KR20070077138A - 금속 퓨즈를 갖는 반도체 디바이스 - Google Patents

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Abstract

반도체 기판의 퓨즈 영역에 트렌치 더미 소자 분리 영역이 형성된다. 반도체 기판에는, 상기 트렌치 더미 소자 분리 영역에 의해 둘러싸이도록 복수의 더미 소자 영역이 형성된다. 상기 퓨즈 영역에서 복수의 더미 소자 영역의 점유율은 특정 값 이상이다. 상기 더미 소자 분리 영역과 상기 더미 소자 영역들을 포함하는 상기 반도체 기판 위에는, 다층 금속 배선으로 구성된 복수의 금속 퓨즈가 층간 절연막을 경유하여 형성된다. 상기 복수의 더미 소자 영역은 상기 복수의 금속 퓨즈의 적어도 일부 아래에만 형성된다.
반도체 기판, 퓨즈 영역, 트렌치 더미 소자 분리 영역, 더미 소자 영역, 금속 퓨즈

Description

금속 퓨즈를 갖는 반도체 디바이스{SEMICONDUCTOR DEVICE WITH METAL FUSES}
도 1은 본 발명의 제1 실시예에 따른 LSI의 평면도.
도 2는 도 1의 LSI에서 하층 금속 배선 및 접촉부의 패턴을 개략적으로 도시하는 평면도.
도 3은 도 1의 LSI에서 4층 금속 배선 아래 제공된 트렌치 더미 소자 분리 영역의 패턴을 개략적으로 도시하는 평면도.
도 4는 도 1 ~ 3에 도시된 LSI 제조 방법에서 제1 단계를 도시하는 단면도.
도 5는 도 4에 후속하는 단계의 설명을 돕는 단면도.
도 6은 도 5에 후속하는 단계의 설명을 돕는 단면도.
도 7은 도 6에 후속하는 단계의 설명을 돕는 단면도.
도 8은 도 7에 후속하는 단계의 설명을 돕는 단면도.
도 9는 도 8에 후속하는 단계의 설명을 돕는 단면도.
도 10은 본 발명의 제2 실시예에 따른 LSI의 평면도.
도 11은 본 발명의 제3 실시예에 따른 LSI의 평면도.
도 12는 본 발명의 제4 실시예에 따른 LSI의 평면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 퓨즈 영역
12 : 금속 퓨즈
13 : 퓨즈 제어 회로 배선
14 : 금속 퓨즈와 퓨즈 제어 회로 배선의 접합부
15 : 퓨즈 개구부
16 : 금속 배선
17 : 상층 금속 배선과 접속하는 접촉부
18 : 더미 소자 분리 영역
19, 20 : 더미 소자 영역
[특허문헌 1] 일본공개특허공보 2000-195280호
[특허문헌 2] 일본공개특허공보 07-302175호
본 출원은 2006년 1월 20일자로 출원된 선행 일본 특허 출원 제2006-12279호 및 2006년 12월 15일자로 출원된 일본 특허 출원 제2006-338719호에 기초한 것으로 그 우선권을 주장하고, 이들 출원의 전체 내용은 여기 참조로 포함된다.
본 발명은 퓨즈를 갖는 반도체 디바이스에 관한 것으로, 보다 구체적으로는, 예를 들어, 메모리 LSI 혹은 메모리를 갖는 LSI에 사용되는, 퓨즈 영역 아래에 있는 더미 소자 분리 영역(dummy element isolation region)의 배치에 관한 것이다.
반도체 메모리의 밀도가 점점 높아지고 용량이 점점 커짐에 따라, 전체 칩의 무결함을 요구하는 것은 불가능하게 되었다. 따라서, 메모리 LSI 및 메모리를 갖는 LSI는 결함 개선 회로(defect remedy circuit)를 포함하는 리던던시 구성을 사용하는 것이 일반적이다. 결함이 있는 셀 대신 여분 셀(spare cell)이 사용될 때, 일반적으로 테스터에 의해 결함이 있는 셀의 어드레스가 기억되고 그 다음 Cu 혹은 Al 등의 다층 금속 배선층으로 구성된 퓨즈들이 레이저광의 조사에 의해 끊기고(혹은 레이저 발사(laser-blown)), 이로써 결함이 있는 셀 대신 여분 셀을 선택한다. LSI들이 보다 큰 용량을 갖는 최근 경향으로 인한 수율(yield)의 감소를 피하기 위해, 퓨즈의 수가 극심하게 많아지고 따라서 퓨즈 영역의 면적(area)이 증가한다.
일반적으로, 더미 소자 분리 영역은 반도체 기판 내의 와이드 소자 형성 영역에 설치되고, 이로써, CMP(chemical mechanical polishing)로 인한 디싱(dishing)을 막는다. 디싱은 절연층 등의 표면이 접시형 막(dish-like film)으로 그라운드되는 현상으로, 그 결과 절연막 및 그외의 것들의 막 두께가 얇아지게 된다.
종래 기술에서는, 레이저 발사 퓨즈 내에서 반도체 기판의 파괴를 피하기 위해, 퓨즈 영역 아래에 와이드 소자 분리 영역이 제공된다. 그 결과, 소자 분리 영역의 형성 후에 CMP 시에, 디싱은 퓨즈 영역 아래에 있는 소자 분리 영역에서 발생한다. 퓨즈에 대한 다층 금속 배선층이 디싱 발생 영역 상에 형성될 때, 저층(bottom layer)에서의 금속 배선들은 충분히 평평해지지 않고, 잔류 Cu를 생성하 는데, 이는, 퓨즈들 사이에 단락-회로(혹은 금속 단락)가 발생한다는 문제를 야기한다. 이러한 문제를 피하기 위해, 퓨즈 영역은 복수의 서브-영역으로 분할되고 서브-영역들 사이에 더미 소자 분리 영역이 제공되어, 칩 면적의 증가를 유도한다.
일본 특허 출원 공개 제2004-319566호는 반도체 기판상에 트렌치 더미 패턴을 갖는 소자 분리 영역을 형성하는 단계와, 나중에 실행될 살리사이드 공정 전에 기판의 표면이 살리사이드로 바뀌는 것을 막기 위해 보호막을 갖는 퓨즈 소자 형성 영역 아래 더미 패턴을 피복하는 단계와, 그 다음에 퓨즈 소자들을 형성하는 단계의 방법을 개시하고 있다.
본 발명의 양태에 따르면, 금속 퓨즈를 갖는 반도체 디바이스가 제공되는데, 이는 퓨즈 영역을 구비한 반도체 기판; 상기 반도체 기판 내에 형성되는 트렌치 더미 소자 분리 영역; 상기 트렌치 더미 소자 분리 영역에 의해 둘러싸이도록 상기 반도체 기판 내에 형성되고 상기 퓨즈 영역 내에서 그의 점유율이 특정 값 이상인 복수의 더미 소자 영역; 및 다층 금속 배선으로 구성되고 상기 트렌치 더미 소자 분리 영역 및 더미 소자 영역들을 포함하는 상기 반도체 기판상에서 상기 퓨즈 영역 내에 층간 절연막을 경유하여 형성되는 복수의 금속 퓨즈를 포함하고, 상기 복수의 더미 소자 영역은 적어도 상기 복수의 금속 퓨즈의 일부 아래에만 형성된다.
이후에, 첨부 도면을 참조하여, 본 발명의 실시예들을 설명할 것이다. 설명에 있어서, 도면 전체의 공통 부분들에 대해서는 공통 참조 번호가 할당된다.
<제1 실시예>
도 1은 본 발명의 제1 실시예에 따른 Cu와 같은 금속으로 구성된 4층 배선을 갖는 반도체 집적 회로(LSI) 내에서 상층 금속 배선과 그 부근으로 구성된 퓨즈 영역의 평면 레이아웃을 개략적으로 도시한다. 도 1에서, 11은 퓨즈 영역, 12는 금속 퓨즈, 13은 퓨즈 제어 회로 배선, 14는 금속 퓨즈와 퓨즈 제어 회로 배선의 접합부, 15는 퓨즈 개구부를 나타낸다.
도 2는 도 1의 LSI에서 저층 금속 배선과 접촉부의 패턴을 개략적으로 도시한다. 16은 금속 배선을 나타내고 17은 상층 금속 배선과 접속하는 접촉부를 나타낸다.
도 3은 도 1의 LSI에서 금속 배선 아래 제공된 트렌치 더미 소자 분리 영역의 패턴을 개략적으로 도시한다. 도 3에서, 사선으로 나타낸 부분이 더미 소자 분리 영역(18)이다. 19는 퓨즈 영역(11) 주변 부분에서 더미 소자 분리 영역(18)에 의해 둘러싸이도록 형성된 복수의 더미 소자 영역을 나타낸다. 20은 퓨즈 영역(11)에서 더미 소자 분리 영역(18)에 의해 둘러싸이도록 형성된 복수의 더미 소자 영역이다. 더미 소자 영역(19, 20) 각각은 더미 소자 분리 영역(18)에 의해 둘러싸인 원 기판의 표면이 노출되는 영역이다. 제조 공정의 모드에 따라, 각 더미 소자 분리 영역(19, 20)의 표면이 살리사이드(salicide)로 바뀔 수도 있고 아닐 수도 있다.
도 9는 도 1의 LSI에서 퓨즈 영역(11)에 초점을 둔 것으로, 도 1 ~ 3에서 Ⅸ-Ⅸ 선을 따라 자른 단면 구조를 개략적으로 도시한다. 도 9는 더미 소자 영 역(20)의 표면이 살리사이드로 바뀌지 않는 경우를 도시한다. 도 9에서, 21은 반도체 기판(실리콘 기판), 14는 금속 퓨즈와 퓨즈 제어 회로 배선의 접합부, 23은 표면 상에 형성된 패시베이션 막을 나타낸다. 18은 퓨즈 영역(11) 아래에서 반도체 기판(21) 내에 형성된 트렌치 더미 소자 분리 영역을 나타낸다. 복수의 더미 소자 영역(20)은 기판(21) 내에서 더미 소자 분리 영역(18)에 의해 둘러싸이도록 형성된다. 복수의 더미 소자 영역(20)이 형성되는데, 퓨즈 영역(11) 내에서 그들의 점유율은 특정 값 이상일 수 있다. 복수의 더미 소자 영역(20)은 적어도 복수의 금속 퓨즈(12)의 일부 아래에 형성된다. 그러나, 복수의 더미 소자 영역(20)은 복수의 금속 퓨즈(12) 전체의 아래에 형성될 수도 있다.
제1 실시예에서, 도 1 ~ 3에 도시된 바와 같이, 복수의 더미 소자 영역(20) 각각은 그 위의 금속 퓨즈들 중 대응하는 금속 퓨즈와 동일한 평면 위치에서 그 금속 퓨즈와 동일한 면 형상을 갖도록 형성된다.
도 4 ~ 9는 도 1 ~ 3에 도시된 LSI 제조 공정에 있어서, 도 1 ~ 3의 Ⅸ-Ⅸ 선을 따라 자른 단면 구조를 개략적으로 도시한다.
우선, 도 4에 도시된 바와 같이, 트렌치 소자 분리 영역(18) 및 더미 소자 영역(20)이 STI(Shallow Trench Isolation) 기법에 의해 실리콘 기판(21)에 형성된다. 그 다음, 확산층 및 폴리실리콘 게이트(도시되지 않음)가 형성된다.
다음으로, 도 5에 도시된 바와 같이, BPSG 막과 같은 제1 층간 절연막(22)이 퇴적된다. 제1 층간 절연막(22)은 CMP 기법을 사용하여 평탄화된다. 그 후에, 층간 절연막(22)에는 포토리소그래피 기법을 사용하여 제1 접촉 홀이 만들어진다. 우선, 접촉 홀에 텅스텐이 매립된다. 그 다음, SiO2 막과 같은 제2 층간 절연막(24)이 퇴적된다. 제2 층간 절연막(24)에 포토리소그래피 기법을 사용하여 특정 형상의 제1 배선 그루브가 만들어진다. 그 후에, 전체 표면에 걸쳐 제1 Cu 층(25)이 퇴적된다. CMP 기법을 사용하여, 제1 Cu 층(25)이 평탄화된다. 그 다음, Cu가 산화되고 확산되는 것을 막기 위해, 얇은 SiN 막과 같은 장벽막(26)이 퇴적된다. 상기 단계들은 Cu 배선 싱글 다마신 공정을 구성한다.
다음으로, 도 6에 도시한 바와 같이, SiO2 막과 같은 제3 층간 절연막(27)이 퇴적된다. 제3 층간 절연막(27)에 포토리소그래피 기법을 사용하여 제2 접촉 홀(28)이 만들어진다. 또한, 제3 층간 절연막(27)에는 포토리소그리피 기법을 사용하여 특정 형상의 제2 배선 그루브가 만들어진다. 그 후에, 전체 표면에 걸쳐 제2 Cu 층(29)이 퇴적된다. CMP 기법을 사용하여, 제2 Cu 층(29)이 평탄화된다. 그 다음, Cu가 산화되고 확산되는 것을 막기 위해, 얇은 SiN 막과 같은 장벽막(30)이 퇴적된다. 상기 단계들은 Cu 배선 듀얼 다마신 공정을 구성한다.
다음으로, 도 7에 도시한 바와 같이, SiO2 막과 같은 제4 층간 절연막(31)이 퇴적된다. 제4 층간 절연막(31)에는 포토리소그래피 기법을 사용하여 제3 접촉 홀(32)이 만들어진다. 또한, 제4 층간 절연막(31)에는 포토리소그래피 기법을 사용하여 특정 형상의 제3 배선 그루브가 만들어진다. 그 후에, 전체 표면에 걸쳐 제3 Cu 층(33)이 퇴적된다. CMP 기법을 사용하여, 제3 Cu 층(33)이 평탄화된다. 그 다음, Cu가 산화되고 확산하는 것을 막기 위해, 얇은 SiN 막과 같은 장벽막(34) 이 퇴적된다.
다음으로, 도 8에 도시한 바와 같이, SiO2 막과 같은 제5 층간 절연막(35)이 퇴적된다. 제5 층간 절연막(35)에는 포토리소그래피 기법을 사용하여 제4 접촉 홀(36)이 만들어진다. 또한, 제5 층간 절연막(35)에는 포토리소그래피 기법을 사용하여 특정 형상의 제4 배선 그루브가 만들어진다. 그 후에, 전체 표면에 걸쳐 제4 Cu 층이 퇴적된다. CMP 기법을 사용하여, 제4 Cu 층이 평탄화되어, 금속 퓨즈 및 금속 퓨즈와 금속 퓨즈 제어 회로 배선의 접합부들(14)이 형성된다. 그 다음, Cu가 산화되고 확산하는 것을 막기 위해, 얇은 SiN 막과 같은 장벽막(37)이 퇴적된다.
다음으로, 도 9에 도시한 바와 같이, PSG 막과 같은 패시베이션 막(23)이 퇴적된다. 포토리소그래피 기법을 사용하여 패시베이션 막(23)이 에칭되고, 이로써 퓨즈 개구부들(도시되지 않음)을 만든다.
제1 실시예의 LSI에 있어서, 도 3에 도시한 바와 같이, 와이드 소자 분리 영역에 배치된 더미 소자 분리 영역(18) 뿐만 아니라 더미 소자 영역(20)도 퓨즈 영역(12) 아래에 배치된다. 이러한 경우에, 각 더미 소자 영역(20)은 금속 퓨즈(12)와 퓨즈 제어 회로 배선 접합부(14) 아래로 연장하도록 형성된다.
상기 구성에 따르면, 도 3에 도시된 바와 같은 더미 소자 분리 영역(18)을 형성하기 위해 소자 분리 그루브 내에 소자 분리 절연막을 매립하는데 있어서 디싱이 전혀 발생하지 않는다. 따라서, 도 5에 도시한 바와 같이, 제1 층간 절연 막(22)이 퇴적되고 그 다음 CMP 기법에 의해 평탄화된 이후에, 제1 Cu 층(25)이 퇴적되고 그 다음에 CMP 기법에 의해 평탄화된다. 이때, 제1 Cu 층(25)은 충분히 평탄화된다. 따라서, 도 2에 도시한 바와 같이, 금속 배선들(16) 사이에 잔류 Cu가 존재하지 않으므로, 금속 퓨즈들 사이에 단선 회로가 발생하지 않는다.
게다가, 금속 퓨즈(도 1에서 12) 아래에는, 금속 퓨즈와 동일한 평면 위치에서 금속 퓨즈와 동일한 면 형상을 갖도록 더미 소자 영역(20)이 제공된다. 다시 말해, 각 더미 소자 영역(20)은 그 위의 금속 퓨즈들(12) 중 대응하는 금속 퓨즈(12)와 동일한 평면 위치에서 그 금속 퓨즈(12)와 동일한 면 형상을 갖도록 형성된다. 이는, 금속 퓨즈(12)에 레이저를 발사하는 경우에 금속 퓨즈가 레이저광을 차단하도록 하여, 금속 퓨즈 아래 있는 더미 소자 영역(20)의 표면에 레이저광이 도달하는 것을 막게 되고, 결과적으로 더미 소자 영역(20)이 파괴되지 않을 것이다. 따라서, 디싱을 피하기 위해, 퓨즈 영역(11)을 분할하고 분할된 퓨즈 영역들 사이에 더미 소자 분리 영역들을 제공할 필요가 없고 따라서 칩 면적이 증가하지 않는다.
CMP 시에, 디싱을 막기 위해 표면이 평탄화되므로, 퓨즈 영역(11)에서 더미 소자 영역(20)이 차지하는 총 면적은 퓨즈 영역(11)의 면적의 20% 이상이 되도록 만들어진다. 표면을 보다 평탄화하기 위해, 퓨즈 영역(11)에서 더미 소자 영역(20)이 차지하는 총 면적은 퓨즈 영역(11)의 면적의 20% 이상이 되도록 만들어지는데, 퓨즈 영역(11)에서 임의의 정방 영역 100㎛×100㎛에서 더미 소자 영역(20) 이 차지하는 면적은 2000㎛2 이상이 되도록 만들어진다.
<제2 실시예>
도 10은 본 발명의 제2 실시예에 따라 4층 금속 배선을 갖는 LSI에서 금속 배선 아래 제공된 트렌치 더미 소자 분리 영역의 패턴을 개략적으로 도시한다. 도 3에서와 마찬가지로, 15는 퓨즈 개구부, 18은 더미 소자 분리 영역, 19는 퓨즈 영역(11) 주변의 영역에서 더미 소자 분리 영역(18)에 의해 둘러싸이도록 형성된 복수의 더미 소자 영역, 20은 퓨즈 영역(11)에서 더미 소자 분리 영역(18)에 의해 둘러싸이도록 형성된 복수의 더미 소자 영역을 나타낸다. 더미 소자 영역(19, 20) 각각은 더미 소자 분리 영역(18)에 의해 둘러싸인 원 기판의 표면이 노출된 영역이다.
제2 실시예는, 더미 소자 영역(20)이 금속 퓨즈와 퓨즈 제어 회로 배선의 접합부(14) 아래 형성되지 않고 더미 소자 분리 영역(18)이 연장되도록 형성된다는 점에서 제1 실시예와 다르다. 일반적으로, 더미 소자 영역(20)의 면적이 커짐에 따라, 디싱이 발생할 가능성이 작다.
<제3 실시예>
도 11은 본 발명의 제3 실시예에 따른 4층 금속 배선을 갖는 LSI에서 금속 배선 아래 제공된 트렌치 더미 소자 분리 영역의 패턴을 개략적으로 도시한다. 도 3에서와 마찬가지로, 15는 퓨즈 개구부, 18은 더미 소자 분리 영역, 19는 퓨즈 영역(11) 주변의 영역에서 더미 소자 분리 영역(18)에 의해 둘러싸이도록 형성된 복 수의 더미 소자 영역, 20은 퓨즈 영역(11)에서 더미 소자 분리 영역(18)에 의해 둘러싸이도록 형성된 복수의 더미 소자 영역을 나타낸다. 더미 소자 영역(19, 20) 각각은 더미 소자 분리 영역(18)에 의해 둘러싸인 원 기판의 표면이 노출된 영역이다.
제3 실시예에서, 퓨즈 영역(12) 아래에 있는 각각의 더미 소자 영역(20)은 금속 퓨즈(12)와 그 위의 대응 금속 퓨즈(12)와 동일한 평면 위치에서 그 금속 퓨즈(12)보다 작은 면 형상을 갖는다. 다시 말해, 더미 소자 영역(20)은 금속 퓨즈와 동일한 평면 위치에서 금속 퓨즈보다 작은 면 형상을 하도록 금속 퓨즈 아래에 제공된다.
이러한 구성을 갖더라도, 더미 소자 분리 영역(18)이 CMP 처리되는 동안 디싱이 발생하지 않으므로, 제2 Cu 층(25)은 도 5에 도시된 바와 같이 충분히 평탄화되고, 잔류 Cu는 존재하지 않는다. 따라서, 금속 퓨즈들 사이에서의 단선 회로 문제를 피할 수 있다. 상술한 바와 동일한 이유로, 금속 퓨즈(12)에 레이저가 발사되는 경우에, 금속 퓨즈 아래에 있는 더미 소자 영역(20)이 파괴되지 않을 것이다. 따라서, 디싱을 피하기 위해, 퓨즈 영역(11)을 분할하고 분할된 퓨즈 영역들 사이에 더미 소자 분리 영역들을 제공할 필요가 없고 따라서 칩 면적이 증가하지 않는다.
<제4 실시예>
도 12는 본 발명의 제4 실시예에 따른 4층 금속 배선을 갖는 LSI에서 퓨즈 영역(11)의 단면 구조를 개략적으로 도시한다. 기본 구조는 도 9의 제1 실시예와 동일하다. 제4 실시예는, 금속 퓨즈 아래의 더미 소자 영역(20)의 표면이 살리사이드로 바뀌고, 이로써 살리사이드 영역(38)을 형성한다는 점에서만 제1 실시예와 다르다.
제4 실시예에서, 금속 퓨즈 아래의 더미 소자 영역(20)은 도 1에 도시된 바와 같이 그 위의 대응 금속 퓨즈(12)와 동일한 평면 위치에서 그 금속 퓨즈와 동일한 면 형상을 갖도록 형성될 수 있다. 대안적으로, 도 10 및 11에서와 같이, 더미 소자 영역(20)이 그 위의 대응 금속 퓨즈와 동일한 평면 위치에서 그 금속 퓨즈보다 작은 면 형상을 갖도록 형성될 수도 있다.
부가적인 장점들 및 변경들이 당업자에 의해 쉽게 발견될 것이다. 따라서, 광범위한 양태에 있어서의 본 발명은 여기 설명되고 도시된 특정 상세 및 대표적인 실시예에 제한되지 않는다. 따라서, 첨부된 특허청구범위 및 그의 등가물에 의해 정의된 바와 같은 전반적인 독창적 개념의 사상 혹은 범위를 벗어나지 않고 다양한 변경이 이루어질 수 있다.
상술한 바와 같은 본 발명에 따르면, 디싱을 피하기 위해, 퓨즈 영역을 분할하고 분할된 퓨즈 영역들 사이에 더미 소자 분리 영역들을 제공할 필요가 없으므로 칩 면적이 증가하지 않게 된다.

Claims (20)

  1. 금속 퓨즈들을 갖는 반도체 디바이스로서,
    퓨즈 영역을 구비하는 반도체 기판;
    상기 반도체 기판에 형성되는 트렌치 더미 소자 분리 영역;
    상기 반도체 기판에 형성되는 복수의 제1 더미 소자 영역 - 상기 복수의 제1 더미 소자 영역은 상기 트렌치 더미 소자 분리 영역에 의해 둘러싸이고, 상기 퓨즈 영역에서 그의 점유율은 특정 값 이상임 - ; 및
    다층 금속 배선으로 구성되고, 상기 트렌치 더미 소자 분리 영역 및 제1 더미 소자 영역들을 포함하는 상기 반도체 기판상의 상기 퓨즈 영역에 층간 절연막을 경유하여 형성되는 복수의 금속 퓨즈
    를 포함하고,
    상기 복수의 제1 더미 소자 영역은 상기 복수의 금속 퓨즈의 적어도 일부 아래에만 형성되는 반도체 디바이스.
  2. 제1항에 있어서, 상기 복수의 제1 더미 소자 영역 각각은 그 위의 금속 퓨즈들 중 대응하는 금속 퓨즈와 동일한 평면 위치에서 그 금속 퓨즈와 동일한 면 형상을 갖는 반도체 디바이스.
  3. 제1항에 있어서, 상기 복수의 제1 더미 소자 영역 각각은 그 위의 금속 퓨즈 들 중 대응하는 금속 퓨즈와 동일한 평면 위치에서 그 금속 퓨즈보다 작은 면 형상을 갖는 반도체 디바이스.
  4. 제1항에 있어서, 상기 복수의 제1 더미 소자 영역 각각은 상기 복수의 금속 퓨즈 각각과 접속하는 퓨즈 제어 회로 배선 접합부 아래로 연장하도록 형성되는 반도체 디바이스.
  5. 제1항에 있어서, 상기 복수의 금속 퓨즈 각각의 아래 형성된 상기 복수의 제1 더미 소자 영역 각각의 상기 기판 표면은 살리사이드로 바뀌는 반도체 디바이스.
  6. 제1항에 있어서, 상기 복수의 금속 퓨즈 각각의 아래 형성된 상기 복수의 제1 더미 소자 영역 각각의 상기 기판 표면은 살리사이드로 바뀌지 않는 반도체 디바이스.
  7. 제1항에 있어서, 상기 퓨즈 영역에서 상기 제1 더미 소자 영역들이 차지하는 총 면적은 상기 퓨즈 영역의 면적의 20% 이상인 반도체 디바이스.
  8. 제1항에 있어서, 상기 퓨즈 영역은 상기 트렌치 더미 소자 영역에 제공되고, 상기 트렌치 더미 소자 영역에는 복수의 제2 더미 소자 영역이 형성되는 반도체 디바이스.
  9. 금속 퓨즈들을 갖는 반도체 디바이스로서,
    퓨즈 영역을 구비하는 반도체 기판;
    상기 반도체 기판에 형성되는 트렌치 더미 소자 분리 영역;
    상기 반도체 기판에 형성되는 복수의 제1 더미 소자 영역 - 상기 복수의 제1 더미 소자 영역은 상기 트렌치 더미 소자 분리 영역에 의해 둘러싸이고, 상기 퓨즈 영역에서 그의 점유율은 특정 값 이상임 - ; 및
    다층 금속 배선으로 구성되고, 상기 트렌치 더미 소자 분리 영역 및 제1 더미 소자 영역들을 포함하는 상기 반도체 기판상의 상기 퓨즈 영역에 층간 절연막을 경유하여 형성되는 복수의 금속 퓨즈
    를 포함하고,
    상기 복수의 제1 더미 소자 영역은 상기 복수의 금속 퓨즈 전체의 아래에 형성되는 반도체 디바이스.
  10. 제9항에 있어서, 상기 복수의 제1 더미 소자 영역 각각은 그 위의 금속 퓨즈들 중 대응하는 금속 퓨즈와 동일한 평면 위치에서 그 금속 퓨즈와 동일한 면 형상을 갖는 반도체 디바이스.
  11. 제9항에 있어서, 상기 복수의 제1 더미 소자 영역 각각은 그 위의 금속 퓨즈들 중 대응하는 금속 퓨즈와 동일한 평면 위치에서 그 금속 퓨즈보다 작은 면 형상 을 갖는 반도체 디바이스.
  12. 제9항에 있어서, 상기 복수의 제1 더미 소자 영역 각각은 상기 복수의 금속 퓨즈 각각과 접속하는 퓨즈 제어 회로 배선 접합부 아래로 연장하도록 형성되는 반도체 디바이스.
  13. 제9항에 있어서, 상기 복수의 금속 퓨즈 각각의 아래 형성된 상기 복수의 제1 더미 소자 영역 각각의 상기 기판 표면은 살리사이드로 바뀌는 반도체 디바이스.
  14. 제9항에 있어서, 상기 복수의 금속 퓨즈 각각의 아래 형성된 상기 복수의 제1 더미 소자 영역 각각의 상기 기판 표면은 살리사이드로 바뀌지 않는 반도체 디바이스.
  15. 제9항에 있어서, 상기 퓨즈 영역에서 상기 제1 더미 소자 영역들이 차지하는 총 면적은 상기 퓨즈 영역의 면적의 20% 이상인 반도체 디바이스.
  16. 제9항에 있어서, 상기 퓨즈 영역은 상기 트렌치 더미 소자 영역에 제공되고, 상기 트렌치 더미 소자 영역에는 복수의 제2 더미 소자 영역이 형성되는 반도체 디바이스.
  17. 금속 퓨즈들을 갖는 반도체 디바이스로서,
    퓨즈 영역을 구비하는 반도체 기판;
    상기 반도체 기판에 형성되는 트렌치 더미 소자 분리 영역;
    상기 반도체 기판에 형성되는 복수의 제1 더미 소자 영역 - 상기 복수의 제1 더미 소자 영역은 상기 트렌치 더미 소자 분리 영역에 의해 둘러싸이고, 상기 퓨즈 영역에서 그의 점유율은 특정 값 이상임 - ;
    상기 반도체 기판 상의 상기 퓨즈 영역에 층간 절연막을 경유하여 형성된 복수의 다층 금속 배선; 및
    상기 복수의 다층 금속 배선 상에 형성되고, 상기 복수의 다층 금속 배선에 일대일 대응으로 전기적으로 접속되는 복수의 금속 퓨즈
    를 포함하고,
    상기 복수의 제1 더미 소자 영역은 상기 복수의 금속 퓨즈 전체의 아래에 형성되는 반도체 디바이스.
  18. 제17항에 있어서, 상기 복수의 제1 더미 소자 영역 각각은 그 위의 금속 퓨즈들 중 대응하는 금속 퓨즈와 동일한 평면 위치에서 그 금속 퓨즈와 동일한 면 형상을 갖는 반도체 디바이스.
  19. 제17항에 있어서, 상기 퓨즈 영역에서 상기 제1 더미 소자 영역들이 차지하는 총 면적은 상기 퓨즈 영역의 면적의 20% 이상인 반도체 디바이스.
  20. 제17항에 있어서, 상기 퓨즈 영역은 상기 트렌치 더미 소자 영역에 제공되고, 상기 트렌치 더미 소자 영역에는 복수의 제2 더미 소자 영역이 형성되는 반도체 디바이스.
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