JPH0287552A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に欠陥救済用の冗長回
路を備えた半導体メモリの高信頼化に適用して有効な技
術に関するものである。

〔従来の技術〕

近年の大容量半導体メモリにおいては、メモリアレイの
一部に予備の行や列を設け、欠陥ビットを含む行や列を
予備の行や列と置き換えることによって欠陥救済を行う
、いわゆる冗長回路技術が導入されている。

欠陥ビットを含む行や列を冗長回路と百き換えるには、
例えば特開昭６０−６５５４５号公報に記載があるよう
に、ポリンリコンなどの導電材料を形成したヒユーズに
レーザービームを照射するか、または、大電流を流して
溶断する方法が用いられている。

上記ヒユーズは、通常層間絶縁膜の下層に形成されるた
め、ヒユーズを溶断するには、ヒユーズの上方領域をエ
ツチングで孔開けして開口部を形成する必要があるため
、冗長回路を備えた半導体メモリの製造プロセスには、
ヒユーズの上方領域に開口部を形成するプロセスが伴わ
れる。

上記ヒユーズ開口プロセスを伴う半導体メモリの製造技
術については、例えば特公昭６０−４４８２９号公報が
あり、層間絶縁膜を開口してヒユーズを露出する際にヒ
ユーズ下層の基板が露出されるのを防ぐため、ヒユーズ
の上層に導電材料からなるヒユーズ保護層を設ける技術
が開示されている。

〔発明が解決しようとする課題〕

しかし、本発明者の検討によれば、ヒユーズの上方領域
に開口部を形成する従来技術においては、開口部の側壁
に露出している層間絶縁膜に湿気が浸入したり、金属イ
オンなどの異物が侵入したりするため、Ａｌ配線の腐食
、トランジスタのしきい値電圧の変動など、内部回路の
信頼性が著しく低下してしまう、という問題のあること
が見出された。

とりわけ、近年の多層配線構造を有する半導体メモリで
は、下地段差を平坦化するために層間絶縁膜にＳ　ＯＧ
　（Ｓｐｉｎ　Ｏｎ　Ｇｌａｓｓ）を用いることが不可
欠となっているが、このＳＯＧは、特に吸湿性が高いた
め、内部回路が劣化し易いという欠点がある。

本発明は、上記した問題点に着目してなされたものであ
り、その目的は、ヒユーズ開口部に露出した層間絶縁膜
の吸湿や汚染に起因する内部回路の劣化を確実に防止す
ることができる技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明
細書の記述および添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。

すなわち、ヒユーズ開口部の周囲をコンタクトホールで
囲むことによって、コンタクトホールで囲まれた領域の
層間絶縁膜と、コンタクトホールの外側の層間絶縁膜と
を分離した半導体メモリ構造である。

〔作用〕

上記した手段によれば、ヒユーズ開口部に露出した層間
絶縁膜に浸入した湿気や異物が内部回路に伝わるのを確
実に防止することができる。

〔実施例〕

第１図は、本発明の一実施例である半導体装置のヒユー
ズ領域を示す第３図Ｘ線方向の部分断面図、第２図は、
同じく第３図Ｘ線方向の部分断面図、第３図は、この半
導体装置のヒユーズ領域を示す半導体基板の要部平面図
である。

本実施例は、例えば４メガピツ）　（！Ｊｂ＋ｔ）　　
の大容量を有するＭＯ５形Ｄ　ＲＡ　Ｍ　（Ｄｙｎａｍ
ｉｃ　ＲａｎｄｏｍＡｃｃｅｓｓ　Ｍｅｍｏｒｙ）であ
り、第１図〜第３図は、その欠陥救済用ヒユーズ領域の
構成である。なお、以下の説明では、ヒユーズ領域を除
いた内お回路の図、符号は省略する。

第１図、第２図に示すように、ンリコン単結晶からなる
ｐ″形半導体基板（以下、基板という）１に形成された
ｐウェル２およびチャネルストッパ領域３の上層には、
選択酸化法（ＬＯＣＯ５法）によってフィールド絶縁膜
４が形成され、このフィールド絶縁膜４の上層にポリ　
（多結晶）シリコンなどからなるヒユーズリンク八がパ
ターン形成されている。

このヒユーズリンクＡは、ヒユーズ領域に複数本形成さ
れ、第３図に示すような配置になっている。このヒユー
ズリンクＡは、例えばメモリセル領域のゲート電極およ
びワード線と同一の工程、マスクで作成される。

ヒユーズリンクＡの上層には、Ｓ１０□からなる絶縁膜
５およびＢ　Ｐ　Ｓ　Ｇ　（Ｂｏｒｏ　Ｐｈｏｓｐｈｏ
　５ｉｌｉｃａｔｅ　Ｇｌａｓｓ）からなる第一層間絶
縁膜６が順次被着されている。この絶縁膜５は、例えば
ゲート電極のＬＤＤ用サイドウオールスペーサと同一の
工程、マスクで作成される。メモリセル領域には、この
絶縁膜５と第一層間絶縁膜６との間にポリシリコンなど
からなる積層形のキヤパンク電極が形成されている。

ヒユーズリンクＡの周囲の第一層間絶縁膜６には、基板
ｌに達するコンタクトホール７が形成され、基板ｌには
、このコンタクトホール７に沿ってｎ°拡散層８が形成
されている。このコンタクトホール７は、第３図に示す
ように、ヒユーズリンクΔを囲むように配置され、コン
タクトホール７で囲まれた領域の第一層間絶縁膜６とコ
ンタクトホール７の外側の第−層間絶、ｔ！膜６とを分
離する構造になっている。

第一層間絶縁膜６の上層には、第−層ＡＩ２配線９ａ、
９ｂがパターン形成されている。Ａｆｌ配線９ａ、９ｂ
は、例えばＡｆ−３ｉ−Ｃｕ合金層とシリサイドからな
るバリアメタル層との二層構造からなり、メモリセル領
域では、ビット線を構成している。

コンタクトホール７を介してＡｌ配線９ａに接続された
ｎ°拡散層８には、電源電圧（Ｖｃｃ）　　がバイアス
され、Ｎａ−イオンなどがヒユーズ領域に侵入するのを
防ぐ構造になっている。

第−層Ａβ配線９ａ、９ｂの上層には、第二層間絶縁膜
１０が被着されている。この第二層間絶縁膜１０は、例
えばプラズマＣＶＤで形成した８１０２層と、Ｓ　ＯＧ
　（Ｓｐｉｎ　Ｏｎ　Ｇｌａｓｓ）層と、同じくプラズ
マＣＶＤで形成した５ｉ０２層との三層構造からなり、
下地の段差部を平坦化する構造になっている。

ヒユーズリンクへの周囲の第二層間絶縁膜１０には、第
一層間絶縁膜６に達するコンタクトホール（スルーホー
ル＞１１が形成されている。このコンタクトホール１１
は、第３図に示すように、ヒユーズリンク八を囲むよう
に配置され、コンタクトホール１１で囲まれた領域の第
二層間絶縁膜１０とコンタクトホール１１の外側の第二
層間絶縁膜１０とを分離する構造になっている。

このコンタクトホール１１がヒユーズリンクＡを横切る
箇所には、このコンタクトホール１１を形成する際、オ
ーバーエツチングによってヒユーズリンクＡまでもがエ
ツチングされるのを防ぐため、第２図に示すように、Ａ
７２配線９ａ、９ｂと同一の工程、マスクで作成された
エツチングストッパ層１２が配置されている。

第二層間絶縁膜１０の上層には、例えばＡＮ−３ｉ−Ｃ
ｕ合金からなる第二層Ａｌ配線１３がパターン形成され
ている。ヒユーズリンクＡは、第２図に示すように、こ
のＡｌ配線１３と第−層Ａβ配線９ｂとを介して欠陥救
済判定回路に接続されている。このＡｆ配線１３は、メ
モリセル領域では、シャント用ワード線を構成している
。

第二層Ａｌｌ’配′ａ１３の上層には、パッシベーショ
ン膜１４が被着されている。このパッシベーション膜１
４は、例えば５１０２　層と、Ｓｉ＊Ｎａ層との二層構
造からなる。

ヒユーズリンクへの上方には、このパッシベーション膜
１４を孔開けして開口部１５が形成されている。開口部
１５の底部においてヒユーズリンクＡの表層は、レーザ
ビームでヒユーズリンクＡを溶断する際に支障がない程
度の薄い第一層間絶縁膜６、絶縁膜５で被覆されている
。

そこで、プローブ試験によって欠陥ビットが見出された
場合には、必要に応じて開口部１５にレーザービームを
照射してヒユーズリンクＡを溶断し、欠陥ビットを含む
行や列を冗長回路と置き換える作業が伴われる。

このように、本実施例では、コンタクトホール１１の外
側の第二層間絶縁膜１０と、開口部１５の側壁に露出し
た第二層間絶縁膜１０とがコンタクトホール１１を介し
て互いに分離されているため、開口部１５から第二層間
絶縁膜１０に浸入した湿気や異物が内お回路に伝わるの
が確実に防止される。

また、コンタクトホール７の外側の第一層間絶縁膜６と
、開口部１５の底部に露出した第一層間絶縁膜６とがコ
ンタクトホール７を介して互いに分離されているため、
開口部１５から第一層間絶縁膜６に浸入した湿気や異物
が内部回路に伝わるのも確実に防止される。

その結果、開口部１５から浸入する湿気や異物による内
部回路の劣化が防止され、欠陥救済用の冗長回路を備え
たＭＯ３形ＤＲＡＭの信頼性を向上させることができる
。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は、前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。

例えば、ヒユーズリンクを構成する材料は、ポリンリコ
ンに限定されるものではなく、ポリサイドなど、レーザ
エネルギー吸収性の高い他の導電材料を使用したもので
あってもよい。

また、Ａｌ二層配線を備えたＭＯ３形ＤＲＡＭに限定さ
れるものではなく、欠陥救済用の冗長回路を備えた他の
半導体メモリに広く適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

すなわち、欠陥救済用の冗長回路を備えた半導体メモリ
のヒユーズ開口部の周囲をコンタクトホールで囲み、上
記コンタクトホールで囲まれた領域の層間絶縁膜を、上
記コンタクトホールの外側の層間絶縁膜と分離したこと
により、ヒユーズ開口部に露出した層間絶縁膜から浸入
した湿気や異物が内部回路に伝わるのを確実に防止する
ことができるため、半導体装置の信頼が向上する。

【図面の簡単な説明】

第１図は本発明の一実施例である半導体装置のヒユーズ
領域を示す第３図Ｘ線方向の部分断面図、第２図は同じ
く第３図Ｘ線方向の部分断面図、第３図はこの半導体装
置のヒユーズ領域を示す半導体基板の要部平面図である
。 ｌ・・・半導体基板、２・・・ｐウニル領域、３・・・
チャネルストッパ層、４・・・フィールド絶縁膜、５・
・・絶縁膜、６・・・第一層間絶縁膜、７．１１・・・
コンタクトホール、８・・・ｎ゛拡牧層、９ａ、９ｂ・
・・第−層Ａ！配線、１０・・第二層間絶縁膜、１２・
・・エツチングストッパ層、１３・・・第二層Ａβ配線
、１４・・・パッシベーンフン膜、■５・・・開口部、
Ａ・・・ヒユーズリンク。

Claims (1)

1. 【特許請求の範囲】 １、欠陥救済用の冗長回路を備えた半導体メモリのヒュ
   ーズ開口部の周囲をコンタクトホールで囲み、前記コン
   タクトホールで囲まれた領域の層間絶縁膜を、前記コン
   タクトホールの外側の層間絶縁膜と分離したことを特徴
   とする半導体装置。 ２、層間絶縁膜の少なくとも一部がＳＯＧで構成成され
   ていることを特徴とする請求項１記載の半導体装置。