JPS6392040A - 冗長ビツトを有する半導体記憶装置 - Google Patents
冗長ビツトを有する半導体記憶装置Info
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- JPS6392040A JPS6392040A JP61238448A JP23844886A JPS6392040A JP S6392040 A JPS6392040 A JP S6392040A JP 61238448 A JP61238448 A JP 61238448A JP 23844886 A JP23844886 A JP 23844886A JP S6392040 A JPS6392040 A JP S6392040A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発面は冗長ビットを有する半導体記憶製置に関し、特
にとニーズ配線金属膜の材料の選択に関する。
にとニーズ配線金属膜の材料の選択に関する。
近年、半導体記憶装置はますます高集積化の一途をたど
っており、それに伴ない製造歩留シは一般的に低下する
傾向を示している。従って、最近の半導体記憶装置は幾
つかの冗長ビット・セルを余分にメモリ・セル・アレイ
内に含んでおシネ良セルが発生したときはこの不良のビ
ット・セルをｆ良品の冗長ビット・セルに置換するよう
にして歩溜り低下を防止する。この不良ビット・セルと
良品の冗長ビット・セルの置換には予かしめ形成してお
いたヒエーズ配Ｉｖｉｌを電気的またはレーザ光照射手
段などにより溶断して回路を継ぎ変える手法が通常用い
られている。この際、形成されるヒユーズ配線は一般に
はリン（Ｐ）を高濃度にドープしたポリシリコン膜から
成る。
っており、それに伴ない製造歩留シは一般的に低下する
傾向を示している。従って、最近の半導体記憶装置は幾
つかの冗長ビット・セルを余分にメモリ・セル・アレイ
内に含んでおシネ良セルが発生したときはこの不良のビ
ット・セルをｆ良品の冗長ビット・セルに置換するよう
にして歩溜り低下を防止する。この不良ビット・セルと
良品の冗長ビット・セルの置換には予かしめ形成してお
いたヒエーズ配Ｉｖｉｌを電気的またはレーザ光照射手
段などにより溶断して回路を継ぎ変える手法が通常用い
られている。この際、形成されるヒユーズ配線は一般に
はリン（Ｐ）を高濃度にドープしたポリシリコン膜から
成る。
しかしながら、このリン・ドープ・ポリシリコンをヒユ
ーズ配線材とした半導体記憶装置では、例えば電Ｒｋ通
じてこれを電気的に溶断しようとすると、拡散プロセス
から来るポリシリコンの膜質上のバラツキ等により溶断
率が不同で確実に溶断しないとか或いは溶断が過度に行
なわれて７−−ズ材が飛散したりする事故がおこる。ま
た、レーザー光で溶断する場合でもレーザ光のパワー調
節およびフォーカス等の調整が難しいので、同じように
パワー不足で溶断が不完全に終わったシ或いは逆に過度
にすぎて下地のフィールド絶縁膜内にダメージを与えて
し１つたシ更には溶断飛沫を飛散せしめたりの事故を生
じる。
ーズ配線材とした半導体記憶装置では、例えば電Ｒｋ通
じてこれを電気的に溶断しようとすると、拡散プロセス
から来るポリシリコンの膜質上のバラツキ等により溶断
率が不同で確実に溶断しないとか或いは溶断が過度に行
なわれて７−−ズ材が飛散したりする事故がおこる。ま
た、レーザー光で溶断する場合でもレーザ光のパワー調
節およびフォーカス等の調整が難しいので、同じように
パワー不足で溶断が不完全に終わったシ或いは逆に過度
にすぎて下地のフィールド絶縁膜内にダメージを与えて
し１つたシ更には溶断飛沫を飛散せしめたりの事故を生
じる。
第４図は従来の冗長ビットを有する半導体記憶装置にお
けるヒユーズ配線のレーザ光による溶断状況図で、フィ
ールド絶縁膜２が過度のレーザ光によシ深く掘削されて
掘削溝６を形成し、また、７ユーズ配線のリン・ドープ
・ポリシリコン膜３がパッシベーション膜５の膜面にま
で飛散して溶断飛沫７として付着している有様？示すも
のである。
けるヒユーズ配線のレーザ光による溶断状況図で、フィ
ールド絶縁膜２が過度のレーザ光によシ深く掘削されて
掘削溝６を形成し、また、７ユーズ配線のリン・ドープ
・ポリシリコン膜３がパッシベーション膜５の膜面にま
で飛散して溶断飛沫７として付着している有様？示すも
のである。
ここで、１および４は半導体基板および層間絶縁膜ヲそ
れぞれ示している。
れぞれ示している。
本発明の目的は、上記の情況に鑑み、溶断操作を正確に
制御し得るヒユーズ配腺全備えた冗長ビットを有する半
導体記憶装置を提供することである。
制御し得るヒユーズ配腺全備えた冗長ビットを有する半
導体記憶装置を提供することである。
本発明によれば、冗長ビットを有しヒユーズ配線を溶断
することにより不良ビット・セルを冗長ビット・セルに
置換する半導体記憶装置は、前記ヒューズ配線が酸化雰
囲気内での加熱によシ昇華する金桟材料から成ることを
含む。
することにより不良ビット・セルを冗長ビット・セルに
置換する半導体記憶装置は、前記ヒューズ配線が酸化雰
囲気内での加熱によシ昇華する金桟材料から成ることを
含む。
すなわち、本発明によればそのにマ断によυ不良ビット
・セルを良品の冗長ビット・セルに継ぎ変えるヒユーズ
配線は、モリブデン（Ｍｏ）ｉたはタングステン（Ｖｖ
’ ）などの熱酸化雰囲気内で直ちに昇華し消失する物
性をもつ金属膜で形成される。
・セルを良品の冗長ビット・セルに継ぎ変えるヒユーズ
配線は、モリブデン（Ｍｏ）ｉたはタングステン（Ｖｖ
’ ）などの熱酸化雰囲気内で直ちに昇華し消失する物
性をもつ金属膜で形成される。
このように溶断操作は金４そのものが有する物性を利用
して行なわれるので、溶断操作をきわめて正確に制御さ
れた状態で行ない得る。従って、従来の如きヒユーズ配
線の過不足事故を生じることは全くない。
して行なわれるので、溶断操作をきわめて正確に制御さ
れた状態で行ない得る。従って、従来の如きヒユーズ配
線の過不足事故を生じることは全くない。
以下、図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例を示すヒユーズ配線部の断面
構造内である。本実施例によれば、冗長ビットを鳴する
半導体記憶装置のフーーズ配線部は、半導体基板１と、
フィールド絶縁Ｂ１４２と、ヒューズ配線を形成するモ
リブデン（Ｍｏ）金属膜８と、一部に開口部９を形成す
る層間絶縁膜４およびパッシベーション膜５とを含む。
構造内である。本実施例によれば、冗長ビットを鳴する
半導体記憶装置のフーーズ配線部は、半導体基板１と、
フィールド絶縁Ｂ１４２と、ヒューズ配線を形成するモ
リブデン（Ｍｏ）金属膜８と、一部に開口部９を形成す
る層間絶縁膜４およびパッシベーション膜５とを含む。
本実施例はパッジベージｌン膜５（Ｉ−被覆する最終工
程までを終えた場合に得られる構造を示し、ヒユーズ配
線を溶断する必要が生じた際はこの開口部９内に露出さ
れたモリブデン金属膜が酸化雰囲気中でレーザ光等で加
熱てれる。
程までを終えた場合に得られる構造を示し、ヒユーズ配
線を溶断する必要が生じた際はこの開口部９内に露出さ
れたモリブデン金属膜が酸化雰囲気中でレーザ光等で加
熱てれる。
第２図は本発明半導体記憶装置におけるヒユーズ配線の
レーザ光による溶断状況図である。すなわち、完属した
記憶装置の一部の記憶セルに不良ビットがあシ冗長ビッ
トに接続し直す必要が生じるとこの記憶装置は酸化雰囲
気内に搬送される。
レーザ光による溶断状況図である。すなわち、完属した
記憶装置の一部の記憶セルに不良ビットがあシ冗長ビッ
トに接続し直す必要が生じるとこの記憶装置は酸化雰囲
気内に搬送される。
第２回の〔０２）は処理室々ζ酸化券囲気にあることを
示している。ここで、開口部９にはレーザ光１０が照射
されモリブデン金属膜８のヒユーズ部のみが温贋９００
℃以上に局部加熱される。このときモリブデン金属膜８
は局部的に昇華し溶断する。従って、従来装置の如くフ
ィールド絶縁Ｍ２にダメージを与えることも、また、溶
断飛沫を発生することもなく、きわめてクリーンな状態
で冗長ｌビットと不良ビットの置換を完了させることが
できる。
示している。ここで、開口部９にはレーザ光１０が照射
されモリブデン金属膜８のヒユーズ部のみが温贋９００
℃以上に局部加熱される。このときモリブデン金属膜８
は局部的に昇華し溶断する。従って、従来装置の如くフ
ィールド絶縁Ｍ２にダメージを与えることも、また、溶
断飛沫を発生することもなく、きわめてクリーンな状態
で冗長ｌビットと不良ビットの置換を完了させることが
できる。
第３肉は本発明の他の実施例を示すヒユーズ配線部の断
面構造図である。本実施例によれば、モリブデン金属膜
８の溶断は製造工程の中間段階で実施される。すなわち
、不良ビットの弔無は中間工程で検査され冗長ビットへ
の切換え操作が全く同様の手法によって実施された場合
を示す。この場合ではモリブデン住属膜８の溶断を完了
した後パッシベーション膜５が被覆される。以上の説明
から明らかなように、モリブテン金ｈ４Ｍ８の昇華には
９００℃以上の温度と酸素雰囲気が必要であるので、通
常の使用状態でフユーズ部が溶断する事故の発生は皆無
であり、また、モリブデン（ＭＯ）以外でも同様な物性
をもつ金属〔例えばタングステン（Ｗ〕〕を用いれば全
く同様の効果をあげることができる。
面構造図である。本実施例によれば、モリブデン金属膜
８の溶断は製造工程の中間段階で実施される。すなわち
、不良ビットの弔無は中間工程で検査され冗長ビットへ
の切換え操作が全く同様の手法によって実施された場合
を示す。この場合ではモリブデン住属膜８の溶断を完了
した後パッシベーション膜５が被覆される。以上の説明
から明らかなように、モリブテン金ｈ４Ｍ８の昇華には
９００℃以上の温度と酸素雰囲気が必要であるので、通
常の使用状態でフユーズ部が溶断する事故の発生は皆無
であり、また、モリブデン（ＭＯ）以外でも同様な物性
をもつ金属〔例えばタングステン（Ｗ〕〕を用いれば全
く同様の効果をあげることができる。
以上詳細に説明したように、本発明によれば、」し
ヒユーズ配線モリブデン等の如く通常状態では低抵抗体
であるが熱酸化されると昇華して消失する金属材料で形
成することによって溶断飛沫を飛び散らせることも、ま
た、下層部へ ダメージを与えることも全くなく精度良
く冗長ビットへの接続換えを完了せしめ得るので、きわ
めて信頼性の高い半導体記憶装置を実現できる効果を有
する。
であるが熱酸化されると昇華して消失する金属材料で形
成することによって溶断飛沫を飛び散らせることも、ま
た、下層部へ ダメージを与えることも全くなく精度良
く冗長ビットへの接続換えを完了せしめ得るので、きわ
めて信頼性の高い半導体記憶装置を実現できる効果を有
する。
第１図は本発明の一実施例を示すヒューズ配線部の断面
構造図、第２図は本発明半導体記憶装置におけるヒユー
ズ配線のレーザ光による溶断状況図、第３図は本発明の
他の実施例全示すヒューズ配線部の断面構造図、第４図
は従来の冗長ビットを有する半導体記憶装置におけるヒ
ユーズ配線のレーザ光による溶断状況図である。 ｌ・・・・・・半導体基板、２・・・・・・フィールド
絶Ｐ＆膜、３・・・・・・リン−ドープ・ポリシリコン
Ｍ（ヒユーズ配線）、４・・・・・・層間絶縁膜、５・
・・・・・パッジベージ宣ン膜、６・・・・・・掘削溝
、７・・・・・・溶断飛沫、８・・・・・・モリブデン
金属膜（ヒユーズ配線）、９・・・・・・開口部、１０
・・・・・・レーザ光、〔０２〕・・・・・・酸化雰囲
気。 代理人 弁理士 内 原 晋 第２図 第３図
構造図、第２図は本発明半導体記憶装置におけるヒユー
ズ配線のレーザ光による溶断状況図、第３図は本発明の
他の実施例全示すヒューズ配線部の断面構造図、第４図
は従来の冗長ビットを有する半導体記憶装置におけるヒ
ユーズ配線のレーザ光による溶断状況図である。 ｌ・・・・・・半導体基板、２・・・・・・フィールド
絶Ｐ＆膜、３・・・・・・リン−ドープ・ポリシリコン
Ｍ（ヒユーズ配線）、４・・・・・・層間絶縁膜、５・
・・・・・パッジベージ宣ン膜、６・・・・・・掘削溝
、７・・・・・・溶断飛沫、８・・・・・・モリブデン
金属膜（ヒユーズ配線）、９・・・・・・開口部、１０
・・・・・・レーザ光、〔０２〕・・・・・・酸化雰囲
気。 代理人 弁理士 内 原 晋 第２図 第３図
Claims (2)
- （１）冗長ビットを有しヒューズ配線を溶断することに
より不良ビット・セルを冗長ビット・セルに置換する半
導体記憶装置において、前記ヒューズ配線が酸化雰囲気
内での加熱により昇華する金属材料から成ることを特徴
とする冗長ビットを有する半導体記憶装置。 - （２）前記ヒューズ配線がモリブデン（Ｍｏ）またはタ
ングステン（Ｗ）の金属膜から成ることを特徴とする特
許請求の範囲第（１）項記載の冗長ビットを有する半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61238448A JPS6392040A (ja) | 1986-10-06 | 1986-10-06 | 冗長ビツトを有する半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61238448A JPS6392040A (ja) | 1986-10-06 | 1986-10-06 | 冗長ビツトを有する半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6392040A true JPS6392040A (ja) | 1988-04-22 |
Family
ID=17030369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61238448A Pending JPS6392040A (ja) | 1986-10-06 | 1986-10-06 | 冗長ビツトを有する半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6392040A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5844295A (en) * | 1995-11-29 | 1998-12-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a fuse and an improved moisture resistance |
| US6004834A (en) * | 1995-11-29 | 1999-12-21 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device having a fuse |
-
1986
- 1986-10-06 JP JP61238448A patent/JPS6392040A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5844295A (en) * | 1995-11-29 | 1998-12-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a fuse and an improved moisture resistance |
| US6004834A (en) * | 1995-11-29 | 1999-12-21 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device having a fuse |
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