JP2007035941A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2007035941A
JP2007035941A JP2005217338A JP2005217338A JP2007035941A JP 2007035941 A JP2007035941 A JP 2007035941A JP 2005217338 A JP2005217338 A JP 2005217338A JP 2005217338 A JP2005217338 A JP 2005217338A JP 2007035941 A JP2007035941 A JP 2007035941A
Authority
JP
Japan
Prior art keywords
film
buffer coat
opening
semiconductor device
coat film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005217338A
Other languages
English (en)
Inventor
Hideji Miyake
秀次 三宅
Kenji Nishihara
謙司 西原
Toru Haruki
徹 春木
Kiyoshi Yano
清志 矢野
Shoji Tochishita
照二 栃下
Minoru Otomo
実 大友
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ricoh Co Ltd filed Critical Ricoh Co Ltd
Priority to JP2005217338A priority Critical patent/JP2007035941A/ja
Publication of JP2007035941A publication Critical patent/JP2007035941A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165Reinforcing structures
    • H01L2224/02166Collar structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01007Nitrogen [N]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】 信頼性の高い半導体装置を製造可能な半導体装置の製造方法を提供する。
【解決手段】 半導体ウエハ上に配線パターンを含んだ積層構造体を形成し、該半導体ウエハを所定形状に切り出して半導体装置を製造する半導体装置の製造方法であって、最上層となるバッファコート膜5を成膜する前の積層構造体のボンディングパッド部6、スクライブライン部7のそれぞれに下地開口を形成する工程と、下地開口を形成した積層構造体の最上層に前記バッファコート膜5を成膜する工程と、バッファコート膜5のボンディングパッド部6及びスクライブライン部7に、下地開口よりも小さい開口を形成する工程とを有する。
【選択図】 図1

Description

本発明は、半導体装置の製造方法に関する。
従来、半導体チップをパッケージングするために用いるモールド材(樹脂)からの応力緩和や、水分侵入阻止などの信頼性向上を目的に、パッケージング前の半導体チップの最上層に保護膜となる膜(バッファコート膜)としてポリイミドやポリベンズオキサゾール等の有機系絶縁膜が使用されている。
また、感光性のバッファコート膜を使用して、フォトリソグラフィーのみでバッファコート膜を開口させ、その後そのバッファコート膜をマスクパターンとしてボンディングパッド等の開口部をエッチングする方法も確立されている。
図7に、従来技術による半導体装置のボンディングパッド部近傍の構成を示す。図8に、この半導体装置でのボンディングパッド部の形成過程を示す。
まず、ウエハ上にパッシベーション膜4を成膜する(図8(a))。その後、バッファコート膜5を成膜する(図8(b))。
その後、バッファコート膜5が感光性のものであれば、ボンディングパッド部6及びスクライブライン部7のバッファコート膜5を、エッチング時のマスクパターンとなるようにフォトリソグラフィーによって開口し(図8(c))、バッファコート膜5の硬化ベーク処理を行う。非感光性のものであれば、バッファコート膜5の硬化ベーク処理後、エッチング時のマスクパターンとなるように、ボンディングパッド部6及びスクライブライン部7のバッファコート膜5をフォトリソグラフィー及びエッチングによって開口する(図8(c))。
次に、開口パターンが形成された硬化処理済みのバッファコート膜5をマスクとしてエッチングを行い、ボンディングパッド部6及びスクライブライン部7の層間絶縁膜2及びパッシベーション膜4を開口し、ボンディングパッド部6及びスクライブライン部7を形成する(図8(d))。
なお、バッファコート膜5を成膜しない場合もあるが、その場合はパッシベーション膜4を成膜した後、フォトリソグラフィー及びエッチングによってボンディングパッド部6及びスクライブライン部7の層間絶縁膜2及びパッシベーション膜4を開口して、ボンディングパッド部6及びスクライブライン部7を形成する。
従って、従来構造の半導体装置は、ボンディングパッド部6及びチップエッジ部の側面では、層間絶縁膜2とパッシベーション膜4との間や、パッシベーション膜4とバッファコート膜5との間や、層間絶縁膜2自体やパッシベーション膜4自体がバッファコート膜5で被覆された構成とはならないため、水などの侵入経路となりやすい。
また、モールド時の応力緩和を目的としてポリイミドなどをバッファコート膜5として用いても、その効果がボンディングパッド開口部側面や半導体チップ側面では得られない。
図9に、従来の半導体装置のトリミングパッド部の構成を示す。従来の半導体装置でのトリミングパッド部の形成過程について説明する。
ウエハ上にパッシベーション膜14を成膜した後、バッファコート膜15を成膜する。
バッファコート膜15が感光性の膜であれば、次にフォトリソグラフィーによってエッチング時にマスクパターンとなるように抵抗体12の部分のバッファコート膜15に開口を形成し、その後バッファコート膜15のベーク硬化処理を行う。非感光性の膜であれば、バッファコート膜15を硬化ベーク処理した後、フォトリソグラフィー及びエッチングによって、エッチング時にマスクパターンとなるように、抵抗体12の部分のバッファコート膜15に開口を形成する。その後、開口が形成された硬化処理済みのバッファコート膜15をマスクとしてエッチングを行い、トリミングパッド部16の部分のパッシベーション膜14及び層間絶縁膜11に開口を形成し、トリミングパッド部16を形成する。
このエッチングの際には、抵抗体12上の層間絶縁膜11の残膜が所定の厚さになるように処理される。また、バッファコート膜15を成膜しない場合もあるが、その場合にはパッシベーション膜14を成膜した後、フォトリソグラフィー及びエッチングによって抵抗体12の部分の層間絶縁膜11及びパッシベーション膜14に開口を形成し、トリミングパッド部16を形成する。
従って、従来の半導体装置では、トリミングパッド部16の側面は、層間絶縁膜11とパッシベーション膜14との間や、パッシベーション膜14とバッファコート膜15との間や、層間絶縁膜11自体、パッシベーション膜14自体がバッファコート膜15で被覆されていない構造となる。このため、従来の半導体装置では、水などが侵入しやすく、隣接するメタル配線13の腐食を引き起こす可能性がある。
また、モールド時の応力緩和を目的にポリイミド等をバッファコート膜15として用いたものでは、トリミングパッド部の開口部ではその効果が得られない。
以上のようにバッファコート膜をマスクパターンとして利用して開口部の最終的なエッチングをした場合には、上記の問題を含め次のような問題が生じる。
(1)開口部及び半導体チップエッジの側面をバッファコート膜で被覆できず、下層膜がむき出しになるため、側面から水などが侵入しやすい環境となり、耐湿性などの信頼性が劣る。例えば、トリミングパッドの近傍にメタル配線が配置されていた場合、その距離が短いとメタル腐食などの不具合を生じやすくなる。
(2)半導体チップエッジの側面をバッファコート膜で被覆できず、下層膜側面がむき出しになるため、半導体チップ側面ではパッケージングの樹脂の応力が弾性の低い絶縁膜等に直接作用するため、バッファコート膜による応力緩衝効果が劣る。
(3)開口部のエッチングの際に用いるエッチングガスにF系(フッ素系)ガスを含んでいた場合、エッチング後にプラズマ処理や加熱処理などの後処理を行わないと、F系残留物などによって開口部の変質や変色が起こりやすい。
(4)開口部のエッチング時のプラズマ処理により半導体チップのゲート電極に電荷が蓄積され、ウエハ面内やウエハ間でトランジスタのしきい値電圧などの電気特性や、後工程処理後の電気特性シフトが生じる。
半導体装置の製造方法に関する従来技術としては、特許文献1に開示される「半導体装置及びその製造方法」がある。
特開2002−289561号公報
しかし、特許文献1に開示される発明は、ダイシング用の溝をパッシベーション膜成膜前に形成し、その後パッシベーション膜、バッファコート膜を順次積層後に半導体チップ内開口部を形成するため、チップ内開口部側面はバッファコート膜で被覆された構造とはならない。
このように、従来の半導体装置は、側面から水などが侵入しやすく、耐湿性などの信頼性が低いという問題があった。
本発明はかかる問題に鑑みてなされたものであり、信頼性の高い半導体装置を製造可能な半導体装置の製造方法を提供することを目的とする。
本発明は、上記目的を達成するために、半導体ウエハ上に配線パターンを含んだ積層構造体を形成し、該半導体ウエハを所定形状に切り出して半導体装置を製造する半導体装置の製造方法であって、最上層となるバッファコート膜を成膜する前の積層構造体のボンディングパッド部、スクライブライン部及びトリミングパッド部のそれぞれに下地開口を形成する工程と、下地開口を形成した積層構造体の最上層にバッファコート膜を成膜する工程と、バッファコート膜のボンディングパッド部、スクライブライン部及びトリミングパッド部に、下地開口よりも小さい開口を形成する工程とを有することを特徴とする半導体装置の製造方法を提供するものである。
以上の構成においては、バッファコート膜が感光性材料で形成された膜であることが好ましい。また、ボンディングパッド部、スクライブライン部及びトリミングパッド部において、下地開口の側面が露出しないように、バッファコート膜に開口を形成することが好ましい。また、スクライブライン部でバッファコート膜が半導体ウエハの基板表面に接するように、該バッファコート膜を形成することが好ましく、これに加えて、バッファコート膜を成膜する工程の前段に、スクライブライン部の半導体ウエハの基板表面に溝を形成する工程を有し、溝の内部にもバッファコート膜を形成することがより好ましい。
上記のいずれの構成においても、下地開口を形成する工程では、フォトレジストを用いたフォトリソグラフィー及びエッチングによって下地開口を形成し、開口を形成する工程では、フォトリソグラフィーによって開口を形成することが好ましく、これに加えて、下地開口を形成する工程と、開口を形成する工程とで、形状の異なるマスク又はレチクルを用いることがより好ましい。これらに加えて、下地開口を形成する工程よりも後段に、バッファコート膜に硬化ベーク処理を施す工程を有することがより好ましい。
本発明によれば、信頼性の高い半導体装置を製造可能な半導体装置の製造方法を提供できる。
〔発明の原理〕
本発明にかかる半導体装置の製造方法は、半導体素子を形成する半導体ウエハを製造する工程において、一つの開口部を2工程に分けて形成する。
(1)下層膜の開口(バッファコート膜成膜前の開口)
ボンディングパッドやトリミングパッドなどの最終的に開口部となる部分に、フォトレジストを用いたフォトリソグラフィー及びエッチングによって開口を形成する。一回の工程で一括して開口を形成しても、2以上の工程に分けて開口を個々に形成しても良い。例えば、トリミングパッド部に開口を形成する工程と、ボンディングパッド部に開口を形成する工程とを別工程としても良い。
(2)バッファコート膜の成膜及び開口
上記のように下層膜に開口を形成した後、バッファコート膜として感光性絶縁膜(ポリイミド、ポリベンズオキサゾールなど)を成膜し(例えばスピンコート法により塗布成膜し)、その後フォトリソグラフィーによってボンディングパッドやトリミングパッドなどの半導体チップの開口部を形成する。この際には、全ての開口を一括して形成する。なお、エッチング(エッチングガス、プラズマ)は用いない。
なお、バッファコート膜に開口を形成する際には、その下に存在する下層膜の開口よりも小さい開口を形成する。また、チップエッジにおいては、バッファコート膜のエッジが下層膜のエッジよりもチップ中心から見て外側に位置する構造とする。
また、以上のようにして形成された本発明にかかる半導体装置は、開口部側面及びチップエッジ側面がバッファコート膜で被覆された構造である。
このため、開口部側面やチップエッジ側面から水などが侵入することがなく、耐湿性などの信頼性が高い。
以下、上記原理に基づく本発明の好適な実施の形態について説明する。
〔第1の実施形態〕
本発明を好適に実施した第1の実施形態について説明する。
図1に、半導体装置のボンディングパッド部及びスクライブライン部近傍の構成を示す。ボンディングパッド部の近傍には、基板1、層間絶縁膜2、メタル配線3、パッシベーション膜4、バッファコート膜5が形成されている。
基板1は、シリコンを主原料として形成された基板である。層間絶縁膜2は、酸化膜などでありCVDのような手法によって形成される。メタル配線3は、アルミ合金などによって形成された配線パターンである。バッファコート膜5は、ポリイミドなどの樹脂によって形成される。
半導体装置の製造工程について説明する。図2に、この半導体装置でのボンディングパッド部及びスクライブライン部の形成の過程を示す。メタル配線3を形成するまでの工程は、従来技術の範疇であるため説明は省略する。
ウエハ上にパッシベーション膜4を成膜する(図2(a))。その後、バッファコート膜5をスピンコート法によって成膜する前に、フォトレジストを用いたフォトリソグラフィーによって、ボンディングパッド部6及びスクライブライン部7のパッシベーション膜4及び層間絶縁膜2に開口を形成する(図2(b))。
その後、感光性のバッファコート膜5をスピンコート法によって成膜する(図2(c))。そして、フォトリソグラフィーによってボンディングパッド部6及びスクライブライン部7のバッファコート膜5に開口を形成する(図2(d))。さらに、開口を形成したバッファコート膜5を硬化ベーク処理する。これにより、ボンディングパッド部6及びスクライブライン部7を形成する。
バッファコート膜5に開口を形成する際は、パッシベーション膜4及び層間絶縁膜2に開口を形成した時点で露出していたボンディングパッド部6及び半導体チップエッジ部の側面がバッファコート膜5で被覆された状態とするために、パッシベーション膜4及び層間絶縁膜2に開口を形成する時とはフォトリソグラフィーの露光・現像条件を変更したり、開口部のパターンサイズの異なるレチクル又はマスクを使い分けたりする。
これにより、ボンディングパッド部6及び半導体チップエッジ部の側面はバッファコート膜5で被覆された構造となり、従来の半導体装置よりも耐湿効果・応力緩和効果が向上する。
また、最終的にボンディングパッド部6及びスクライブライン部7を形成する際(バッファコート膜5に開口を形成する際)にエッチングを行わないため、エッチング残留物によってボンディングパッド部6のメタル配線に変質・変色は起こらない。
また、バッファコート膜5の硬化ベーク処理(窒素雰囲気で300〜350℃での加熱処理)をエッチング処理の後(パッシベーション膜4及び層間絶縁膜2に開口を形成する処理の後)で行うため、エッチング処理時にプラズマ処理によって半導体チップのゲート電極内に蓄積された電荷を除去でき、電気特性(トランジスタのしきい値電圧など)のウエハ面内・ウエハ間でのばらつきや後処理工程後の電気特性シフトを低減できる。
バッファコート膜5は、スピンコート法以外の方法(例えばCVD)で成膜しても良いが、スピンコート法で成膜した膜は、ボンディングパッド部6及びスクライブライン部7のパッシベーション膜4及び層間絶縁膜2に開口を形成した時点での開口形状に対する被覆性がCVDで成膜した膜に比べて優れるため、耐湿効果もより高くなる。また、スピンコート法で成膜できる膜は、CVDで成膜した膜よりも弾性が大きいため、応力緩和効果も優れる。よって、バッファコート膜5は、スピンコート法で成膜することが好ましい。
また、バッファコート膜5が非感光性の膜である場合には、ボンディングパッド部6及びスクライブライン部7のバッファコート膜5を開口する際にエッチングを行わなければならなくなり、エッチングに用いるガスの種類によっては従来と同様にエッチング残留物によってボンディングパッド部6の配線金属の変質・変色の原因となる。また、プラズマ処理によって半導体チップ内部に電荷が蓄積されて特性にばらつきや変動が生じるという不具合が生じる。
このため、非感光性膜はバッファコート5として用いないことが好ましい。
次に、本実施形態にかかる半導体回路のトリミングパッド部16の近傍の構造について説明する。トリミングパッド部16の近傍には、基板9、層間絶縁膜10,11、抵抗体12、メタル配線13、パッシベーション膜14及びバッファコート膜15が配置されている。
トリミングパッド部の形成過程について説明する。パッシベーション膜14を成膜するまでの工程は従来技術の範疇であるため、説明は省略する。
ウエハ上にパッシベーション膜14を成膜した後、バッファコート膜15をスピンコート法で成膜するのに先だって、フォトレジストを用いたフォトリソグラフィー及びエッチングによって、抵抗体12の部分のパッシベーション膜14及び層間絶縁膜11に開口を形成する。このエッチングの際には、抵抗体12上の層間絶縁膜11が所定の膜厚となるように処理する。
次に、感光性のバッファコート膜15をスピンコート法によって成膜する。その後、フォトリソグラフィーによって抵抗体12の部分のバッファコート膜15に開口を形成する。そして、バッファコート膜15に硬化ベーク処理を施すことで、トリミングパッド部16が形成される。
この際、パッシベーション膜14及び層間絶縁膜11に開口を形成した時点で露出していたトリミングパッド部16の側面がバッファコート膜15で被覆された状態となるように、バッファコート膜15に開口を形成する時は、パッシベーション膜14及び層間絶縁膜11に開口を形成する時とはフォトリソグラフィー処理での露光・現像条件を変更したり、開口部のパターンサイズが異なるレチクル又はマスクを使い分ける。
これにより、トリミングパッド部16の側面は、バッファコート膜15で被覆された構造となり、従来の半導体装置よりも耐湿効果や応力緩和効果が向上する。
また、最終的にトリミングパッド部16を形成する際に、エッチングを行わないため、レーザトリミングの際に不具合の原因となるエッチング残留物がトリミングパッド部16の底部に残ることがない。
また、バッファコート膜15の硬化ベーク処理(窒素雰囲気で300〜350℃の加熱処理)はエッチング処理の後(パッシベーション膜14及び層間絶縁膜11に開口を形成する処理)で行われるため、エッチングの際にプラズマ処理によって半導体チップのゲート電極内に蓄積された電荷を除去でき、トランジスタのしきい値電圧などの電気特性のウエハ面内・ウエハ間ばらつきや後工程処理後の電気特性シフトを低減できる。
バッファコート膜15は、スピンコート法以外の方法(例えばCVD)で成膜させる膜でも良いが、スピンコート法で成膜した膜は、トリミングパッド部16の部分のパッシベーション膜14及び層間絶縁膜11に開口を形成した時点での開口形状に対する被覆性がCVDなどで成膜した膜よりも優れるため、耐湿効果も高くなる。また、スピンコート法で成膜できる膜は、CVDで成膜した膜よりも弾性が大きいため、応力緩和効果も高い。このため、バッファコート膜15はスピンコート法で成膜することが好ましい。
バッファコート膜15が非感光性の膜の場合は、トリミングパッド部16の部分のバッファコート膜15に開口を形成するためにエッチングを行う必要が生じる。エッチングに用いるガスの種類によっては、エッチング残留物がトリミングパッド部16の底部に残る不具合や、プラズマ処理によって半導体チップ内部に電荷が蓄積されて特性にばらつきや変動が生じるという不具合が生じる。このため、非感光性の膜をバッファコート膜15として適用することは好ましくない。
半導体チップ全体として見れば、ボンディングパッド部、スクライブライン部、トリミングパッド部のパッシベーション膜及び層間絶縁膜に開口を形成する工程(バッファコート膜成膜前に開口を形成する工程)は、個別に行っても良いし、部分的に同時に行っても良い。同時に行った方が製造プロセスを簡略化できるが、エッチング後の残膜確保・膜厚管理(例えば、トリミングパッド部の抵抗体上の層間絶縁膜の膜厚管理)が困難であるなどの事情を鑑みて、個々に開口を形成するか部分的に同時に開口を形成するかを決定する必要がある。ただし、バッファコート膜成膜後に開口を形成する際には、全ての開口を同時に形成する。
例えば、トリミングパッド部での抵抗体上の層間絶縁膜の膜厚管理・確保が一括開口では困難な場合は、バッファコート膜成膜前に、まずトリミングパッド部のパッシベーション膜及び層間絶縁膜にフォトリソグラフィー及びエッチングで開口を形成し、その後その他の部分にフォトレジストを用いたフォトリソグラフィー及びエッチングで開口を形成すれば良い。
このように、本実施形態にかかる半導体装置は、ボンディングパッド部やトリミングパッド部の側面及びチップエッジの側面がバッファコート膜で被覆されるため、優れた防湿性及び応力緩和性能を有する。
〔第2の実施形態〕
本発明を好適に実施した第2の実施形態について説明する。図4に、本実施形態にかかる半導体装置のボンディングパッド部及びスクライブライン部近傍の構成を示す。本実施形態にかかる半導体装置のボンディングパッド部近傍の構成は、第1の実施形態とほぼ同様である。ただし、本実施形態においては、スクライブライン部では半導体チップの周囲の基板1内にバッファコート膜5が食い込んでいる点が相違する。
本実施形態にかかる半導体装置のボンディングパッド部及びスクライブライン部の形成過程について説明する。ボンディングパッド部及びスクライブライン部の形成の手順は、第1の実施形態とほぼ同様であるが、ボンディングパッド部6及びスクライブライン部7の部分のパッシベーション膜4及び層間絶縁膜2に開口を形成する工程と、バッファコート膜5を成膜する工程との間に、スクライブラインの両端(半導体チップの周囲)にバッファコート膜5の膜厚と同程度(例えば、5μm程度)の幅及び深さの溝8を形成する工程を有する。この工程においては、フォトレジストを用いたフォトリソグラフィー及びエッチングによって溝8を形成する。
この他の工程については、第1の実施形態と同様であるので、重複する説明は省略する。
本実施形態にかかる半導体装置は、基板1と層間絶縁膜2との間もバッファコート膜5で被覆された構造であるため、第1の実施形態にかかる半導体装置よりも耐湿効果や応力緩和効果がさらに向上する。
〔第3の実施形態〕
本発明を好適に実施した第3の実施形態について説明する。
図5に、本実施形態にかかるWLCSP(Wafer Level Chip Size Package)のボンディングパッド部及びスクライブライン部の近傍の構成を示す。チップ間を区切るスクライブラインを中心に、左右2チップ分のチップエッジ部及びポストパッド部の構造を示す。WLCSPのボンディングパッド部及びスクライブライン部の近傍には、基板17、層間絶縁膜18、メタル配線19、パッシベーション膜20、層間絶縁膜22、メタル配線23、樹脂24及びポスト25が配置されている。
ボンディングパッド部及びスクライブライン部の形成工程について説明する。
ウエハ上にWLCSP層間絶縁膜22を形成する。WLCSP層間絶縁膜22が感光性の膜であれば、フォトリソグラフィーによってボンディングパッド部21及びスクライブライン部26のWLCSP層間絶縁膜22に開口を形成した後、硬化ベーク処理を行う。非感光性の膜であれば、WLCSP層間絶縁膜22の硬化ベーク処理を行った後、フォトリソグラフィー及びエッチングによって、ボンディングパッド部21及びスクライブライン部26のWLCSP層間絶縁膜22に開口を形成する。この際、ボンディングパッド部21のパッシベーション膜20及び層間絶縁膜18を開口させた時点で露出していたボンディングパッド部21及び半導体チップエッジ部の側面がWLCSP層間絶縁膜22で被覆されるように、WLCSP層間絶縁膜22の開口条件を設定しておく。これにより、ボンディングパッド部21及び半導体チップエッジ部の側面はWLCSP層間絶縁膜22で被覆された構造となり、耐湿効果を有する構造となる。
次に、WLCSPメタル配線23及びポスト25を形成した後、樹脂24で封止する。このとき、半導体チップエッジ部では、弾性の高いWLCSP層間絶縁膜22が樹脂24と接触する構造となるため。樹脂封止時の応力緩和効果が高くなる。
このように、本実施形態にかかるWLCSPは、ボンディングパッド部及びチップエッジの側面がWLCSP層間絶縁膜で被覆されるため、高い防湿性を有する。さらに、半導体チップエッジ部ではWLCSP層間絶縁膜が封止樹脂と接するため、応力緩和効果も高い。
〔第4の実施形態〕
本発明を好適に実施した第4の実施形態について説明する。
図6に、本実施形態にかかるWLCSPのボンディングパッド部及びスクライブライン部近傍の構成を示す。本実施形態にかかるWLCSPのボンディングパッド部近傍の構成は第3の実施形態とほぼ同様であるが、スクライブライン部ではWLCSP層間絶縁膜が基板に入り込んでいる点が相違する。
本実施形態にかかるWLCSPのボンディングパッド部及びスクライブライン部の形成方法について説明する。本実施形態にかかるWLCSPのボンディングパッド部及びスクライブライン部を形成する手順は第3の実施形態とほぼ同様であるが、ボンディングパッド21及びスクライブライン26の部分のパッシベーション膜20及び層間絶縁膜18に開口を形成するWLCSP再配線前の工程と、WLCSP再配線を開始するWLCSP層間絶縁膜22を成膜する工程との間にスクライブライン26の両端(半導体チップの周囲)に5μm程度の幅及び深さの溝27を形成する工程を有する。この工程においては、フォトリソグラフィー及びエッチングによって溝27が形成される。
本実施形態にかかるWLCSPは、スクライブライン部において基板17と層間絶縁膜18との間もWLCSP層間絶縁膜22によって被覆された構造であるため、第3の実施形態にかかるWLCSPよりも耐湿効果・応力緩和効果に優れる。
なお、上記各実施形態は本発明の好適な実施の一例であり、本発明はこれらに限定されることはない。
例えば、上記第3、第4の実施形態においては、半導体チップ配線及びWLCSPメタル再配線が一層のものを例としたが、層間絶縁膜・メタル配線の各層数は任意である。
このように、本発明は様々な変形が可能である。
本発明を好適に実施した第1の実施形態にかかる半導体装置のボンディングパッド部近傍の構成を示す図である。 第1の実施形態にかかる半導体装置のボンディングパッド部の形成過程を示す図である。 第1の実施形態にかかる半導体装置のトリミングライン部近傍の構成を示す図である。 本発明を好適に実施した第2の実施形態にかかる半導体装置のボンディングパッド部近傍の構成を示す図である。 本発明を好適に実施した第3の実施形態にかかるWLCSPのボンディング部近傍の構成を示す図である。 本発明を好適に実施した第4の実施形態にかかるWLCSPのボンディングパッド部近傍の構成を示す図である。 従来の半導体装置のボンディングパッド部近傍の構成を示す図である。 従来の半導体装置でのボンディングパッド部の形成過程を示す図である。 従来の半導体装置のトリミングパッド部近傍の構成を示す図である。
符号の説明
1、9、17 基板
2、10、11、18 層間絶縁膜
3、13、19、23 メタル配線
4、14、20 パッシベーション膜
5、15 バッファコート膜
6、21 ボンディングパッド部
7、26 スクライブライン部
8 溝
12 抵抗体
16 トリミングパッド部
22 WLCSP層間絶縁膜
24 樹脂
25 ポスト

Claims (8)

  1. 半導体ウエハ上に配線パターンを含んだ積層構造体を形成し、該半導体ウエハを所定形状に切り出して半導体装置を製造する半導体装置の製造方法であって、
    最上層となるバッファコート膜を成膜する前の前記積層構造体のボンディングパッド部、スクライブライン部及びトリミングパッド部のそれぞれに下地開口を形成する工程と、
    前記下地開口を形成した積層構造体の最上層に前記バッファコート膜を成膜する工程と、
    前記バッファコート膜の前記ボンディングパッド部、前記スクライブライン部及び前記トリミングパッド部に、前記下地開口よりも小さい開口を形成する工程とを有することを特徴とする半導体装置の製造方法。
  2. 前記バッファコート膜が感光性材料で形成された膜であることを特徴とする請求項1記載の半導体装置の製造方法。
  3. 前記ボンディングパッド部、前記スクライブライン部及び前記トリミングパッド部において、前記下地開口の側面が露出しないように、前記バッファコート膜に開口を形成することを特徴とする請求項1又は2記載の半導体装置の製造方法。
  4. 前記スクライブライン部で前記バッファコート膜が前記半導体ウエハの基板表面に接するように、該バッファコート膜を形成することを特徴とする請求項1から3のいずれか1項記載の半導体装置の製造方法。
  5. 前記バッファコート膜を成膜する工程の前段に、前記スクライブライン部の半導体ウエハの基板表面に溝を形成する工程を有し、
    前記溝の内部にも前記バッファコート膜を形成することを特徴とする請求項4記載の半導体装置の製造方法。
  6. 前記下地開口を形成する工程では、フォトレジストを用いたフォトリソグラフィー及びエッチングによって前記下地開口を形成し、
    前記開口を形成する工程では、フォトリソグラフィーによって前記開口を形成することを特徴とする請求項1から5のいずれか1項記載の半導体装置の製造方法。
  7. 前記下地開口を形成する工程と、前記開口を形成する工程とで、形状の異なるマスク又はレチクルを用いることを特徴とする請求項6記載の半導体装置の製造方法。
  8. 前記下地開口を形成する工程よりも後段に、前記バッファコート膜に硬化ベーク処理を施す工程を有することを特徴とする請求項6又は7記載の半導体装置の製造方法。
JP2005217338A 2005-07-27 2005-07-27 半導体装置の製造方法 Pending JP2007035941A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005217338A JP2007035941A (ja) 2005-07-27 2005-07-27 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005217338A JP2007035941A (ja) 2005-07-27 2005-07-27 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2007035941A true JP2007035941A (ja) 2007-02-08

Family

ID=37794828

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005217338A Pending JP2007035941A (ja) 2005-07-27 2005-07-27 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP2007035941A (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60145628A (ja) * 1984-01-10 1985-08-01 Nec Corp 半導体装置
JPH03159125A (ja) * 1989-11-17 1991-07-09 Hitachi Ltd 半導体装置
JPH09116052A (ja) * 1995-10-18 1997-05-02 Sony Corp 保護膜
JPH09153552A (ja) * 1995-11-29 1997-06-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
WO1999038208A1 (fr) * 1998-01-22 1999-07-29 Citizen Watch Co., Ltd. Procede de fabrication d'un dispositif a semi-conducteurs

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60145628A (ja) * 1984-01-10 1985-08-01 Nec Corp 半導体装置
JPH03159125A (ja) * 1989-11-17 1991-07-09 Hitachi Ltd 半導体装置
JPH09116052A (ja) * 1995-10-18 1997-05-02 Sony Corp 保護膜
JPH09153552A (ja) * 1995-11-29 1997-06-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
WO1999038208A1 (fr) * 1998-01-22 1999-07-29 Citizen Watch Co., Ltd. Procede de fabrication d'un dispositif a semi-conducteurs

Similar Documents

Publication Publication Date Title
TWI517325B (zh) Semiconductor integrated circuit device and method for manufacturing semiconductor integrated circuit device
JP6635328B2 (ja) 半導体装置およびその製造方法
US7888777B2 (en) Semiconductor device and method for manufacturing the same
US11764164B2 (en) Semiconductor device and method of forming the same
US8164164B2 (en) Semiconductor wafer, and semiconductor device formed therefrom
US7576014B2 (en) Semiconductor device and manufacturing method thereof
US20090108258A1 (en) Semiconductor Device And Method for Fabricating The Same
KR100741990B1 (ko) 반도체 장치 및 그 제조 방법
US20100283129A1 (en) Semiconductor device and method for fabricating the same
US20070284721A1 (en) Semiconductor device and method for producing the semiconductor device
KR100754895B1 (ko) 반도체 장치 및 그 형성 방법
US20220139700A1 (en) Semiconductor device and method making the same
JP2007035941A (ja) 半導体装置の製造方法
JPH0677315A (ja) 半導体装置
JPH1022236A (ja) 半導体装置およびその製造方法
JP3872031B2 (ja) 半導体装置の製造方法
CN113097091B (zh) 一种半导体结构及其制造方法
KR100702301B1 (ko) 반도체소자의 퓨즈박스 형성방법
JP5503626B2 (ja) 半導体ウェハおよびそれにより形成した半導体装置
KR100545216B1 (ko) 반도체 소자의 패드 제조 방법
JP2003092353A (ja) 半導体装置及びその製造方法
JPH09129524A (ja) 半導体装置の製造方法
JP2006005213A (ja) 半導体装置の製造方法及び半導体装置
JP2017034192A (ja) 半導体装置とその製造方法
JP2009021474A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080522

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100202

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100608