JP4672439B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造技術に関し、特に、同一のマスクを用いてボンディングパッド上及びヒューズ上の各々に開口を形成する技術に適用して有効な技術に関するものである。

フラッシュメモリと呼称されるＥＥＰＲＯＭ（Ｅlectrically Ｅrasable Ｐrogrammable Ｒead Ｏnly Ｍemory）や、ＤＲＡＭ（Ｄynamic Ｒandom Ａccess Ｍemory）、ＳＲＡＭ（Ｓratic Ｒandom Ａccess Ｍemory）等の記憶回路を搭載する半導体装置においては、製品の歩留まり向上を図るため、不良ビットを冗長ビットに置き換える欠陥救済機能を備えている。冗長ビットに置き換えられた不良ビットは、ヒューズを溶断することによって切り離される。ヒューズの溶断方式としては、例えばレーザ光の照射によって行うレーザ溶断方式がある。

レーザ溶断方式では、絶縁膜で覆われたヒューズをレーザ光の照射によって溶断するため、ヒューズ上における絶縁膜の厚さがヒューズのブロー特性に大きく影響する。従って、レーザ溶断方式においては、ヒューズ上における絶縁膜の膜厚制御が重要である。ヒューズ上における絶縁膜の膜厚は、ヒューズ上の絶縁膜をエッチングして形成される溝（凹部）の深さで制御される。本発明は、このヒューズ上の絶縁膜厚制御に関するものである。

なお、本発明に関連する公知文献としては、例えば特開２００４−１９３４９１号公報がある。この公報には、配線を覆うようにして順次形成された第１絶縁膜及び第２絶縁膜のうち、第１絶縁膜の導電率を第２絶縁膜の導電率よりも高くして、配線に蓄積された電荷を第１絶縁膜を通じて逃がすことにより、配線間の短絡不良の発生を抑制する技術が開示されている。

また、同公報には、通常の酸化シリコン膜よりもシリコン含有率の高い酸化シリコン膜（シリコンリッチな酸化シリコン膜）をエッチングストッパ膜に用いた技術が開示され、更にシリコンリッチな酸化シリコン膜の成膜方法も開示されている。

特開２００４−１９３４９１号公報

半導体装置の高集積化、低コスト化を実現させるためには、マスク枚数を如何にして低減させるかが重要な技術課題になっている。

なぜならば、マスク枚数の低減は、マスク（レチクル）そのものの製作コストの低減のみならず、マスクを用いたフォトレジストパターン形成のためのフォトレジストの塗布、感光、現像及び洗浄・乾燥の一連の処理を削減することができ、半導体装置のプロセスコストを大幅に低減できるからである。更に、異物による不良発生率を低減でき、半導体装置の歩留まり及び信頼性を向上させることが可能となるからである。

半導体装置においては、ボンディングパッド（外部接続用パッド）と外部との電気的な接続を行うため、ボンディングパッド上の保護膜（絶縁膜）をエッチングしてボンディングパッド上にボンディング開口を形成している。一方、ヒューズ上における絶縁膜の膜厚は、ヒューズ上の絶縁膜をエッチングして形成される溝（凹部）の深さで制御される。そこで、ボンディングパッド上のボンディング開口とヒューズ上の溝とを一括して形成することにより、マスク枚数の低減化を図ることができる。

しかしながら、半導体ウエハの大口径化に伴うウエハ面内の絶縁膜厚均一性低下及びエッチングレートの面内均一性低下による影響や、開口面積の大小でエッチングレートに差が出るローディング効果の影響で、ヒューズ上の溝の深さにバラツキが生じ、ヒューズ上の絶縁膜の厚さがヒューズの溶断を良好に行うために必要な規格から外れてしまうといった不具合（膜厚制御不良）が発生する。このような不具合は、レーザ光を照射してヒューズを溶断する時のブロー特性に影響する。

また、ヒューズは、ヒューズ溶断時の異物による汚染や、ヒューズの腐食などを抑制するため、一般的にボンディングパッドよりも下層の配線層に形成される。この場合、ボンディングパッド上のボンディング開口と、ヒューズ上の溝との深さの違いが大きくなるため、更にヒューズ上の絶縁膜の厚さが規格から外れてしまう不具合が発生する。

本発明の目的は、ボンディングパッド上のボンディング開口と、ヒューズ上の溝とを一括して形成するプロセスにおいて、ヒューズ上における絶縁膜の膜厚精度（膜厚制御精度）を高めることが可能な技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。

半導体装置では、ボンディング開口が形成される保護膜に、例えば酸化シリコン膜が用いられている。この酸化シリコン膜の形成においては、例えばウエハ（半導体基板）にＲＦバイアスを印加しながらプラズマを発生させて成膜するバイアス高密度プラズマ気相化学成長（バイアスＨＤＰ−ＣＶＤ：Ｈigh Ｄensity Ｐlasma−Ｃhemical Ｖapor Ｄeposition）法が用いられている。

バイアスＨＤＰ−ＣＶＤ法は、成膜に加えてスパッタリングが同時進行するため、高アスペクト比の配線間の埋め込み性に優れているが、一方で、配線の角部が削られてしまう肩欠けの問題や、配線に蓄積された電荷によって特性が変化するチャージアップダメージの問題等が生じる。

このような肩欠けの問題やチャージアップダメージの問題を抑制する技術として、ウエハ（半導体基板）にＲＦバイアスを印加しない状態でプラズマを発生させてＳｉＯ組成の酸化シリコン膜（以下、ＳＲＯライナ膜と呼ぶ）と、ウエハにＲＦバイアスを印加した状態でプラズマを発生させてＳｉＯ_２組成の酸化シリコン膜（以下、ＨＤＰ酸化シリコン膜と呼ぶ）とを連続的に形成する技術が提案されている。

そこで、本発明では、ＨＤＰ酸化シリコン膜に対してＳＲＯライナ膜の選択比を高め、ＨＤＰ酸化シリコン膜をエッチングする時のエッチングストッパ膜としてＳＲＯライナ膜を使用する。ＳＲＯライナ膜は、シリコン含有量を多くすることによってＨＤＰ酸化シリコン膜に対する選択比を高めることができる。

また、本発明では、ボンディングパッドの下地膜として、ＳＲＯライナ膜及びＨＤＰ酸化シリコン膜に対して選択性を持つ絶縁膜（例えば窒化シリコン膜）を用いる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。

本発明によれば、ボンディングパッド上のボンディング開口と、ヒューズ上の溝とを一括して成形するプロセスにおいて、ヒューズ上における絶縁膜の膜厚精度（膜厚制御精度）を高めることができる。すなわち、半導体装置の信頼性を高めることができる。

以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。

本実施形態１では、ＳＲＯライナ膜（ＳｉＯ）をエッチングストッパ膜として用いた例について説明する。

図１乃至図１６は、本発明の実施例１である半導体装置に係る図である。
図１は、半導体装置の概略構成を示す模式的断面図である。
図２乃至図１４は、半導体装置の製造工程を示す模式的断面図である。
図１５は、半導体装置の製造に使用されるプラズマＣＶＤ装置の概念図である。
図１６は、プラズマＣＶＤ装置を用いて絶縁膜を成膜する時の時間とガス流量比（Ｏ／ＳｉＨ_４）との関係を示す図である。

図１に示すように、本実施例１の半導体装置は、半導体基板１と、この半導体基板の主面上において絶縁層、配線層の夫々を複数段積み重ねた薄膜積層体１０とを有する構成になっている。半導体基板１の主面には、図示していないが、トランジスタ素子が形成される活性領域を区画するための素子分離領域が形成されており、更に素子分離領域で区画された複数の素子形成領域にはトランジスタ素子が形成されている。本実施例１において、薄膜積層体１０は、これに限定されないが、例えば３層メタル配線構造になっている。

半導体基板１の主面上には、外部との電気的な接続を行うためのボンディングパッド６が設けられており、更にヒューズ４が設けられている。ボンディングパッド６は、薄膜積層体１０の最上層のメタル配線層（本実施例では第３層目のメタル配線層）に形成されている。ヒューズ４は、ボンディングパッドとは異なるメタル配線層に形成されており、本実施例１では第２層目のメタル配線層に形成されている。すなわち、ボンディングパッド６及びヒューズ４は、配線の一部で形成されている。なお、図１において、第１層目のメタル配線層は図示を省略している。

半導体基板１の主面上には層間絶縁膜２が設けられている。この層間絶縁膜２は、第１層目のメタル配線層と、第２層目のメタル配線層とを電気的に分離するためのものである。層間絶縁膜２上には、第２層目のメタル配線層に形成されたヒューズ４が設けられており、更にヒューズ４を覆うようにして層間絶縁膜５が設けられている。層間絶縁膜５上には、第３層目のメタル配線層に形成されたボンディングパッド６が設けられており、更にボンディングパッドを覆うようにして保護膜７が設けられている。

層間絶縁膜５は、これに限定されないが、例えば半導体基板１側から順次成膜された、ＨＤＰ酸化シリコン膜５ａ、及びＰ−ＴＥＯＳ酸化シリコン膜５ｂを含む多層構造になっている。ここで、Ｐ−ＴＥＯＳ酸化シリコン膜５ｂとは、反応ガスとしてテトラエトキシシラン（ＴＥＯＳ：Ｓｉ（ＯＣ_２Ｈ_５）_４）を用いるプラズマＣＶＤ法で成膜された酸化シリコン膜のことをいう。

保護膜７は、これに限定されないが、例えば半導体基板１側から順次成膜された、ＳＲＯライナ膜７ａ、ＨＤＰ酸化シリコン膜７ｂ、Ｐ−窒化シリコン膜７ｃを含む多層構造になっている。ここで、Ｐ−窒化シリコン膜７ｃとは、反応ガスとして［ＳｉＨ_４／ＮＨ_３］を用いるプラズマＣＶＤ法で成膜された窒化シリコン膜のことをいう。

ボンディングパッド６上には、保護膜７をエッチングして形成されたボンディング開口８ａが設けられている。ヒューズ４上には、保護膜７及び層間絶縁膜５をエッチングして形成された溝（凹部、開口）８ｂが設けられている。このボンディング開口８ａ及び溝８ｂは、各々のエッチングパターンを共有した１つのエッチングマスクにより一括して形成される。

ボンディング開口８ａの開口面積ｓ１は、溝８ｂの開口面積ｓ２よりも大きくなっている。本実施例１において、ボンディング開口８ａは、例えば８０μｍ×８０μｍ程度の開口面積で形成され、溝８ｂは、例えば１０μｍ×１０μｍ程度の開口面積で形成されている。

ヒューズ４及びボンディングパッド６は、これに限定されないが、例えば、半導体基板１側から導電膜３ａ、３ｂ、３ｃを順次積層した多層構造になっている。導電膜３ａ及び３ｃは、相対的に導電膜３ｂよりも薄い膜厚で形成されている。導電膜３ｂは、主導体材料（主線材料）であり、例えばアルミニウム（Ａｌ）−シリコン（Ｓｉ）−銅（Ｃｕ）合金からなる。導電膜３ｂ下の導電膜３ａは、主に導電膜３ｂの原子拡散を抑制する機能や、絶縁膜との密着性向上を図るための機能を有し、例えば窒化チタン（ＴｉＮ）の単層膜又は窒化チタン上にチタン（Ｔｉ）を積み重ねた積層膜からなる。導電膜３ｂ上の導電膜３ｃは、主に導電膜３ａと同様の機能を有し、更に配線形成のための露光処理時におけるハレーションを低減する機能を有し、例えば窒化チタンの単層膜又は窒化チタン上にチタンを積み重ねた積層膜からなる。

なお、ボンディングパッド６には、外部との電気的な接続を行うための手段として例えばボンディングワイヤが接続される。この場合、ボンディングワイヤとのボンダビリティ向上を図るため、ボンディングワイヤが接続されるボンディング領域においては、導電膜８ｃが除去されている。

本実施例１の半導体装置は、記憶回路として、例えばフラッシュメモリと呼称されるＥＥＰＲＯＭ（Ｅlectrically Ｅrasable Ｐrogrammable Ｒead Ｏnly Ｍemory）を搭載している。また、本実施例１の半導体装置は、製品の歩留まり向上を図るため、不良ビットを冗長ビットに置き換える欠陥救済機能を備えている。冗長ビットに置き換えられた不良ビットは、ヒューズ４を溶断することによって切り離される。ヒューズ４の溶断方式としては、例えばレーザ光の照射によって行うレーザ溶断方式が採用されている。

レーザ溶断方式では、絶縁膜（層間絶縁膜５）で覆われたヒューズ４をレーザ光の照射によって溶断するため、ヒューズ４上における絶縁膜の膜厚５ｈがヒューズ４のブロー特性に大きく影響する。従って、レーザ溶断方式においては、ヒューズ４上における絶縁膜の膜厚制御が重要である。ヒューズ４上における絶縁膜の膜厚５ｈは、ヒューズ４上の絶縁膜をエッチングして形成される溝８ｂの深さによって制御される。

保護膜７において、ＨＤＰ酸化シリコン膜７ｂは、半導体基板１にＲＦバイアスを印加しながらプラズマを発生させて成膜するバイアスＨＤＰ−ＣＶＤ法で形成される。このバイアスＨＤＰ−ＣＶＤ法は、成膜に加えてスパッタリングが同時進行するため、高アスペクト比の配線間の埋め込み性に優れているが、一方で、配線の角部が削られてしまう肩欠けの問題や、配線に蓄積された電荷によって特性が変化するチャージアップダメージの問題等が生じる。

このような肩欠けの問題やチャージアップダメージの問題を抑制するため、保護膜７の形成においては、半導体基板１にＲＦバイアスを印加しない状態でプラズマを発生させてＳｉＯ組成の酸化シリコン膜（ＳＲＯライナ膜７ａ）と、半導体基板１にＲＦバイアスを印加した状態でプラズマを発生させてＳｉＯ_２組成の酸化シリコン膜（ＨＤＰ酸化シリコン膜７ｂ）とを連続的に形成する技術を採用している。

本実施例１では、ＨＤＰ酸化シリコン膜７ｂの成膜時における配線の肩欠け抑制やチャージアップダメージの抑制に使用されるＳＲＯライナ膜７ａを、ＨＤＰ酸化シリコン膜７ｂをエッチングする時のエッチングストッパ膜としても使用している。ＳＲＯライナ膜７ａ（ＳｉＯ）は、Ｏ／Ｓｉ組成をシリコンリッチにすることによってＨＤＰ酸化シリコン膜７ｂに対する選択比を高めることができる。シリコンリッチとは、Ｏ／Ｓｉ組成比を２．０未満（Ｏ／Ｓｉ＜２）にすることである。

次に、半導体装置の製造について、図２乃至図１６を用いて説明する。

まず、半導体基板１の主面に素子分離領域を形成し、その後、素子分離領域で区画された活性領域にトランジスタ素子を形成する。

次に、前記トランジスタ素子を覆うようにして半導体基板１の主面上に層間絶縁膜を形成し、その後、前記層間絶縁膜上に第１層目のメタル配線を形成する。

次に、前記第１層目のメタル配線を覆うようにして前記層間絶縁膜上に図２に示す層間絶縁膜２を形成する。その後、図２に示すように、層間絶縁膜２の表面を例えばＣＭＰ（Ｃhemical Ｍechanical Ｐolishing）を用いて平坦化する。

次に、第２層目のメタル配線材として、図３に示すように、層間絶縁膜２上に、この層間絶縁膜２側から導電膜３ａ、導電膜３ｂ、導電膜３ｃを順次成膜する。

次に、エッチングにより導電膜３ｃ〜３ａをパターンニングして、第２層目のメタル配線を形成すると共に、図４に示すヒューズ４を形成する。

次に、前記第２層目のメタル配線及びヒューズ４を覆うようにして層間絶縁膜２上に層間絶縁膜５を形成する。その後、図５に示すように、層間絶縁膜５の表面を例えばＣＭＰ法で平坦化する。層間絶縁膜５は、ＨＤＰ酸化シリコン膜５ａ、及びＰ−ＴＥＯＳ酸化シリコン膜５ｂを含む多層構造になっている。ＨＤＰ酸化シリコン膜５ａは、原料ガスとして、ＳｉＨ_４，Ｏ_２，Ａｒを用いたバイアスＨＤＰ−ＣＶＤ法で成膜される。Ｐ−ＴＥＯＳ酸化シリコン膜５ｂは、原料ガスとして、テトラエトキシシラン（ＴＥＯＳ：Ｓｉ（ＯＣ_２Ｈ_５）_４）を用いたプラズマＣＶＤ法で成膜される。

また、図示は省略しているが、第２層目のメタル配線層（ヒューズ４）の形成後、上記のＳＲＯライナ膜を形成している。このＳＲＯライナ膜は、第２層目のメタル配線層（ヒューズ４）上にコンタクトホールを形成する際のエッチングストッパ膜として機能する。ＳＲＯライナ膜の詳細な形成方法については、後述に述べる。

次に、第３層目のメタル配線材として、図６に示すように、層間絶縁膜５上に、この層間絶縁膜５側から導電膜３ａ、導電膜３ｂ、導電膜３ｃを順次成膜する。

次に、エッチングにより導電膜３ｃ〜３ａをパターンニングして、第３層目のメタル配線を形成すると共に、図７に示すボンディングパッド６を形成する。

次に、第３層目のメタル配線及びボンディングパッド６を覆うようにして、層間絶縁膜５上に保護膜（絶縁膜）７を形成する。保護膜７は、図８〜図９に示すように、第３層目のメタル配線（図示せず）上、ボンディングパッド６上、及びヒューズ４上を覆うようにして、層間絶縁膜５上に、この層間絶縁膜５側からＳＲＯライナ膜７ａ、ＨＤＰ酸化シリコン膜７ｂ、Ｐ−窒化シリコン膜７ｃを順次成膜することによって形成される。

ここで、ＳＲＯライナ膜７ａとＨＤＰ酸化シリコン膜７ｂは、図１５に示すプラズマＣＶＤ装置２０で連続的に成膜される。Ｐ−窒化シリコン膜７ｃは、図１５に示すプラズマＣＶＤ装置２０ではなく、他のプラズマＣＶＤ装置で成膜される。

ＳＲＯライナ膜７ａ及びＨＤＰ酸化シリコン膜７ｂは、以下に示す手順で成膜される。まず、図１５に示すプラズマＣＶＤ装置２０において、チャンバ２１内のステージ２２に半導体基板（ウエハ）１を配置する。次に、チャンバ２１内に配置された半導体基板１にバイアスを印加しない状態で原料ガスのプラズマ放電分解によって（プラズマを発生させて）ＳＲＯライナ膜７ａを成膜する（図８参照）。次に、チャンバ２１内に配置された半導体基板１にバイアスを印加した状態で原料ガスのプラズマ放電分解によって（プラズマを発生させて）ＨＤＰ酸化シリコン膜７ｂを成膜する（図９参照）。ＳＲＯライナ膜７ａ及びＨＤＰ酸化シリコン膜７ｂの成膜においては、同一の原料ガスを用いて行われる。原料ガスとしては、例えば、シラン系ガスであるモノシラン（ＳｉＨ_４）ガスと、酸素（Ｏ_２）と、アルゴン（Ａｒ）等のような希釈ガスとの混合ガスを用いている。

ここで、ＨＤＰ酸化シリコン膜７ｂをエッチングする時のエッチングストッパ膜としてＳＲＯライナ膜７ａを使用するためには、ＳＲＯライナ膜７ａのＯ／Ｓｉ組成比をシリコンリッチにする必要がある。ＳＲＯライナ膜７ａのシリコンリッチ化は、成膜時における酸素とモノシランとのガス流量比（Ｏ／ＳｉＨ_４）を１．０未満（Ｏ／ＳｉＨ_４＜１）にすることによって行うことができる。本実施例１では、図１６に示すように、ＳＲＯライナ膜７ａの成膜をガス流量比（Ｏ／ＳｉＨ_４）が１．０未満の条件Ａで行い、ＨＤＰ酸化シリコン膜７ｂの成膜をガス流量比（Ｏ／ＳｉＨ４）が約１．７の条件Ｂで行った。

次に、ボンディングパッド６上のボンディング開口８ａと、ヒューズ４上の溝８ｂとを１つのエッチングマスクを用いて一括して形成する。

ボンディング開口８ａ及び溝８ｂの形成は、まず、図１１に示すように、フォトリソグラフ技術を用いて保護膜７上にマスクＭを形成する。マスクＭは、ボンディングパッド６上に開口ａ１、ヒューズ４上に開口ａ２を有するパターンからなる。

次に、マスクＭをエッチングマスクとして使用し、図１２に示すように、ボンディングパッド６上のＰ−窒化シリコン膜７ｃ、ヒューズ４上のＰ−窒化シリコン膜７ｃを夫々エッチングする。

次に、マスクＭをエッチングマスクとして使用し、図１３に示すように、ボンディングパッド６上のＨＤＰ酸化シリコン膜７ｂ、ヒューズ４上のＨＤＰ酸化シリコン膜７ｂを夫々エッチングする。

次に、マスクＭをエッチングマスクとして使用し、図１４に示すように、ボンディングパッド６の上層の導電膜３ｃ、ヒューズ４上の層間絶縁膜５を夫々エッチングする。これにより、ボンディング開口８ａと溝８ｂとが一括して形成される。この後、マスクＭを除去することにより、図１に示す状態となる。

ここで、ボンディング開口８ａ及び溝８ｂは、主に３回のエッチング工程によって形成される。１回目のエッチングは、主に、Ｐ−窒化シリコン膜７ｃのエッチングを目的に行われる。２回目のエッチングは、主に、ＨＤＰ酸化シリコン膜７ｂのエッチングを目的に行われる。３回目のエッチングは、主に、ボンディングパッド６の上層の導電膜３ｃのエッチング及びヒューズ４上の層間絶縁膜５のエッチングを目的に行われる。

２回目のエッチングにおいて、層間絶縁膜５とＨＤＰ酸化シリコン膜７ｂとの間に、ＨＤＰ酸化シリコン膜７ｂをエッチングする時のエッチングストッパ膜として機能するＳＲＯライナ膜７ａが設けられているため、ＨＤＰ酸化シリコン膜７ｂの膜厚にバラツキが生じていても、層間絶縁膜５をエッチングすることなく、ボンディングパッド６上及びヒューズ４上のＨＤＰ酸化シリコン膜７ｂを除去することができる。

２回目のエッチングにおいて、ＳＲＯライナ膜７ａもエッチングされる。従って、ＨＤＰ酸化シリコン膜７ｂのエッチング時にＳＲＯライナ膜７ａがエッチングされても、層間絶縁膜５上にＳＲＯライナ膜７ａが残存するように、ＳＲＯライナ膜７ａの選択比及び膜厚を設定することが望ましい。残存するＳＲＯライナ膜７ａは、３回目のエッチングにおいて除去することができる。

また、上記ＳＲＯライナ膜７ａの膜厚は７０ｎｍ程度であり、ＨＤＰ酸化シリコン膜７ｂのエッチング時におけるＳＲＯライナ膜７ａの選択比は２．０以上としている。

ヒューズ４上における絶縁膜の膜厚５ｈは、ヒューズ４上の絶縁膜をエッチングして形成される溝８ｂの深さで制御される。溝８ｂの深さは、ウエハの大口径化に伴うウエハ面内の絶縁膜厚均一性低下及びエッチングレートの面内均一性低下による影響や、開口面積の大小でエッチングレートに差ができるローディング効果の影響でバラツキ易い。

本実施例１では、層間絶縁膜５とＨＤＰ酸化シリコン膜７ｂとの間に、ＨＤＰ酸化シリコン膜７ｂをエッチングする時のエッチングストッパ膜として機能するＳＲＯライナ膜７ａが設けられているため、ＨＤＰ酸化シリコン膜７ｂの膜厚にバラツキが生じていても、層間絶縁膜５をエッチングすることなく、ボンディングパッド６上及びヒューズ４上のＨＤＰ酸化シリコン膜７ｂを除去することができる。すなわち、ＳＲＯライナ膜７ａにより、ウエハ面内において、ＨＤＰ酸化シリコン膜７ｂの膜厚バラツキを吸収でき、ＨＤＰ酸化シリコン膜７ｂの膜厚バラツキを実質的に排除できるため、ヒューズ４上の絶縁膜をエッチングして形成される溝７ｂの深さ精度を高めることができる。従って、ヒューズ４上における絶縁膜の膜厚精度を高めることができる。

本実施例１では、ＨＤＰ酸化シリコン膜７ｂと連続して成膜されるＳＲＯライナ膜７ａを、ＨＤＰ酸化シリコン膜７ｂをエッチングする時のエッチングストッパ膜として使用しているため、製造工程数を増加することなく、ヒューズ４上における絶縁膜の膜厚精度を高めることができる。

前述の実施例１では、ＳＲＯライナ膜をエッチングストッパ膜として用いた例について説明したが、本実施例２では、ＳＲＯライナ膜の代わりに窒化シリコン膜をエッチングストッパ膜として用いた例について説明する。

図１７乃至図１９は、本発明の実施例２である半導体装置に係る図である。

図１７は、半導体装置の概略構成を示す模式的断面図であり、図１８及び図１９は、半導体装置の製造工程を示す模式的断面図である。

本実施例２の層間絶縁膜５は、下層からＨＤＰ酸化シリコン膜５ａ、Ｐ−ＴＥＯＳ酸化シリコン膜５ｂ、Ｐ−窒化シリコン膜５ｃを順次成膜した多層構造になっている。Ｐ−窒化シリコン膜５ｃは、原料ガスとして［ＳｉＨ_４／ＮＨ_３］を用いるプラズマＣＶＤ法で成膜される。

ボンディングパッド６は、Ｐ−窒化シリコン膜５ｃ上に設けられており、Ｐ−窒化シリコン膜５ｃは、ヒューズ４上を覆うようにしてＰ−ＴＥＯＳ酸化シリコン膜５ｂ上に設けられている。Ｐ−窒化シリコン膜５ｃは、ＨＤＰ酸化シリコン膜７ｂ及びＳＲＯライナ７ａに対して選択比が高く、ＨＤＰ酸化シリコン膜７ｂ及びＳＲＯライナ膜７ａをエッチングする時のエッチングストッパ膜として使用される。

本実施例２では、ＨＤＰ酸化シリコン膜７ｂ及びＳＲＯライナ膜７ａをエッチングする時のエッチングストッパ膜としてＰ−窒化シリコン膜５ｃを設けているため、ＳＲＯライナ膜７ａにおいては、特にＨＤＰ酸化シリコン膜７ｂに対する選択比を高める必要がない。従って、ＳＲＯライナ膜７ａは、例えば、ＨＤＰ酸化シリコン膜７ｂと同様のガス流量比（図１６中の条件Ｂ）で成膜される。

本実施例２において、ボンディング開口８ａ及び溝８ｂは、主に４回のエッチング工程によって形成される。１回目のエッチングは、主に、Ｐ−窒化シリコン膜７ｃのエッチングを目的に行われる。２回目のエッチングは、主に、ＨＤＰ酸化シリコン膜７ｂ及びＳＲＯライナ膜７ａのエッチングを目的に行われる。１回目及び２回目のエッチングを施した状態を図１８に示す。３回目のエッチングは、主に、Ｐ−窒化シリコン膜５ｃのエッチングを目的に行われる。４回目のエッチングは、主に、ボンディングパッド６の上層の導電膜３ｃのエッチング及びヒューズ４上の層間絶縁膜５のＰ−ＴＥＯＳ酸化シリコン膜５ｂのエッチングを目的に行われる。４回目のエッチングを施した状態を図１９に示す。

２回目のエッチングにおいて、層間絶縁膜５のＰ−ＴＥＯＳ酸化シリコン膜５ｂと保護膜７のＳＲＯライナ膜７ａとの間に、ＨＤＰ酸化シリコン膜７ｂ及びＳＲＯライナ膜７ａをエッチングする時のエッチングストッパ膜として機能するＰ−窒化シリコン膜５ｃが設けられているため、ＨＤＰ酸化シリコン膜７ｂ及びＳＲＯライナ膜７ａの膜厚にバラツキが生じていても、層間絶縁膜５のＰ−ＴＥＯＳ酸化シリコン膜５ｂをエッチングすることなく、ボンディングパッド６上及びヒューズ４上のＨＤＰ酸化シリコン膜７ｂ及びＳＲＯライナ膜７ａを除去することができる。即ち、ウエハ面内において、ＨＤＰ酸化シリコン膜７ｂ及びＳＲＯライナ膜７ａの膜厚バラツキを吸収でき、ＨＤＰ酸化シリコン膜７ｂ及びＳＲＯライナ膜７ａの膜厚バラツキを実質的に排除できるため、ヒューズ４上の絶縁膜をエッチングして形成される溝７ｂの深さ精度を高めることができる。従って、本実施例２においても、ヒューズ４上における絶縁膜の膜厚精度を高めることができる。

但し、本実施例２においては、Ｐ−窒化シリコン膜５ｃの成膜工程及びエッチング工程が必要になるため、前述の実施例１と比較して製造工程数が増加する。

なお、本実施例２では、ＳＲＯライナ膜７ａをエッチングストッパ膜として使用していないが、ＳＲＯライナ膜７ａをシリコンリッチ化して、ＳＲＯライナ膜７ａ及びＰ−窒化シリコン膜５ｃをエッチングストッパ膜として使用しても良い。

以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

本発明の実施例１である半導体装置の概略構成を示す模式的断面図である。 本発明の実施例１である半導体装置の製造工程を示す模式的断面図である。 図２に続く半導体装置の製造工程を示す模式的断面図である。 図３に続く半導体装置の製造工程を示す模式的断面図である。 図４に続く半導体装置の製造工程を示す模式的断面図である。 図５に続く半導体装置の製造工程を示す模式的断面図である。 図６に続く半導体装置の製造工程を示す模式的断面図である。 図７に続く半導体装置の製造工程を示す模式的断面図である。 図８に続く半導体装置の製造工程を示す模式的断面図である。 図９に続く半導体装置の製造工程を示す模式的断面図である。 図１０に続く半導体装置の製造工程を示す模式的断面図である。 図１１に続く半導体装置の製造工程を示す模式的断面図である。 図１２に続く半導体装置の製造工程を示す模式的断面図である。 図１３に続く半導体装置の製造工程を示す模式的断面図である。 半導体装置の製造に使用されるプラズマＣＶＤ装置の概念図である。 図１５のプラズマＣＶＤ装置を用いて絶縁膜を成膜するときの時間とガス流量比（Ｏ／ＳｉＨ_４）との関係を示す図である。 本発明の実施例２である半導体装置の概略構成を示す模式的断面図である。 本発明の実施例２である半導体装置の製造工程を示す模式的断面図である。 図１８に続く半導体装置の製造工程を示す模式的断面図である。

符号の説明

１…半導体基板、２…層間絶縁膜、３ａ，３ｂ，３ｃ…導電膜、４…ヒューズ、５…層間絶縁膜、５ａ…ＨＤＰ酸化シリコン膜、５ｂ…Ｐ−ＴＥＯＳ酸化シリコン膜、５ｃ…Ｐ−窒化シリコン膜、６…ボンディングパッド、７…保護膜、７ａ…ＳＲＯライナ膜、７ｂ…ＨＤＰ酸化シリコン膜、７ｃ…Ｐ−窒化シリコン膜、８ａ…ボンディング開口、８ｂ…溝、１０…薄膜積層体、
２０…プラズマＣＶＤ装置、２１…チャンバ、２２…ステージ。

Claims (10)

1. （ａ）半導体基板上にヒューズを形成する工程と、
   （ｂ）前記ヒューズを覆うようにして前記半導体基板上に第１の絶縁膜を形成する工程と、
   （ｃ）前記第１の絶縁膜上にボンディングパッドを形成する工程と、
   （ｄ）前記ボンディングパッド及びヒューズを覆うようにして前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
   （ｅ）前記ボンディングパッド上の前記第２の絶縁膜、前記ヒューズ上の前記第２及び第１の絶縁膜を夫々エッチングして、前記ボンディングパッド上にボンディング開口、前記ヒューズ上に溝を夫々形成する工程とを有し、
   前記（ｄ）工程は、チャンバ内に配置された前記半導体基板にバイアスを印加しない状態で反応ガスのプラズマ放電分解によって第１の膜と、前記半導体基板にバイアスを印加した状態で反応ガスのプラズマ放電分解によって第２の膜とを連続的に形成する工程を含み、
   前記第１の膜は、前記第２の膜をエッチングする時のエッチングストッパ膜として機能する組成で形成されることを特徴とする半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法において、
   前記第１及び第２の膜は、酸化シリコン膜からなり、
   前記第１の膜は、シリコンの含有量が前記第２の膜よりも多いことを特徴とする半導体装置の製造方法。
3. 請求項１に記載の半導体装置の製造方法において、
   前記第１の膜は、シリコンリッチな酸化シリコン膜からなることを特徴とする半導体装置の製造方法。
4. 請求項２又は３に記載の半導体装置の製造方法において、
   前記第１の膜は、Ｏ／Ｓｉの組成比が２．０未満であることを特徴とする半導体装置の製造方法。
5. 請求項１に記載の半導体装置の製造方法において、
   前記第１の膜は、前記第２の膜よりも膜厚が薄いことを特徴とする半導体装置の製造方法。
6. 請求項１に記載の半導体装置の製造方法において、
   前記（ｅ）工程は、前記第２の膜をエッチングする第１のエッチング工程と、前記第２の絶縁膜をエッチングする第２のエッチング工程とを含み、
   前記第１の膜は、前記第１及び第２のエッチング工程においてエッチングされることを特徴とする半導体装置の製造方法。
7. 請求項１に記載の半導体装置の製造方法において、
   前記ボンディングパッドは、第１の組成からなる主導電膜上に第２の組成からなる導電膜が積層された多層構造からなり、
   前記（ｅ）工程は、前記第２の膜をエッチングする第１のエッチング工程と、前記ボンディングパッドの前記第２の組成からなる導電膜、及び前記第２の絶縁膜をエッチングする第２のエッチング工程とを含むことを特徴とする半導体装置の製造方法。
8. 請求項７に記載の半導体装置の製造方法において、
   前記第１の膜は、前記第１及び第２のエッチング工程においてエッチングされることを特徴とする半導体装置の製造方法。
9. 請求項１に記載の半導体装置の製造方法において、
   前記第１の膜は、前記第２の膜を成膜する時に前記ボンディングパッドに蓄積される電荷によって特性が変化するチャージアップダメージを抑制するためのものであることを特徴とする半導体装置の製造方法。
10. 請求項１に記載の半導体装置の製造方法において、
    前記（ｂ）工程の後であって、前記（ｃ）工程の前に、前記第２の膜に対して選択性を持つ絶縁膜を前記ヒューズを覆うようにして形成する工程を有することを特徴とする半導体装置の製造方法。

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