KR20030014343A - 반도체 장치 - Google Patents

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KR20030014343A
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나가타니히로유키
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미쓰비시덴키 가부시키가이샤
료덴 세미컨덕터 시스템 엔지니어링 (주)
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Abstract

본 발명의 반도체 장치는 반도체 기판(12) 상에 층간 절연막(13)을 거쳐서 형성된 제 1 금속 배선(1)과, 층간 절연막(13) 상에 제 1 금속 배선(1)과 간격을 두고 형성된 퓨즈(11)와, 제 1 금속 배선(1)을 덮고 퓨즈(11) 상에 개구(2a)를 갖는 절연막(2)과, 절연막(2) 상에 형성된 제 2 금속 배선(3)과, 제 2 금속 배선(3)과 퓨즈(11)를 덮는 제 1 패시베이션막(7)과, 제 1 패시베이션막(7) 상에 형성되어 제 1 패시베이션막(7)과 다른 재질로 이루어지고 퓨즈(11) 상에 개구(14a)를 갖는 제 2 패시베이션막(14)을 구비한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE AND PROCESS FOR THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 패시베이션막을 다층화하고, 패시베이션막의 적어도 일부를 퓨즈 상에 연장시킨 반도체 장치 및 그 제조 방법에 관한 것이다.
종래부터 반도체 장치의 일례로서 DRAM(Dynamic Random Access Memory)은 알려져 있다. 이 DRAM에서의 금속 배선 및 퓨즈 구조의 제조 방법에 대하여 도 7 내지 도 9를 이용하여 설명한다.
도 7에 도시하는 바와 같이, 반도체 기판 상에 층간 절연막을 거쳐서 금속막을 퇴적하여 이 금속막을 패터닝한다. 그것에 의해, 메모리 셀 어레이부에 제 1 금속 배선(1)을 형성하고, 퓨즈부에 퓨즈(11)를 형성한다.
그 후, 제 1 금속 배선(1)과 퓨즈(11)를 덮도록 절연막을 퇴적한다. 이 때, 제 1 금속 배선(1) 사이나 제 1 금속 배선(1)과 퓨즈(11) 사이에 매립되도록 절연막을 퇴적한다.
상기 절연막의 퇴적 후에 CMP(Chemical Mechanical Polishing)에 의해 해당 절연막을 평탄화하고, 다시 절연막을 퇴적한다. 이 때, 제 1 금속 배선(1)에 의한 단차를 감소시키기 위해서, 절연막의 두께를 크게 해 놓는다.
이와 같은 평탄화 프로세스를 거쳐 도 7에 나타내는 절연막(2)이 형성된다. 그 때문에, 절연막(2)의 두께는 크게 되어 있다. 이 절연막(2)이 퓨즈 블로우 시에 파열된다.
포토레지스트 마스크를 이용하여 절연막(2)을 선택적으로 에칭하여 제 1 금속 배선(1) 상에 콘택트홀을 형성하고, 해당 콘택트홀 내에 도전층을 매립한다.
다음으로, 절연막(2) 상에 금속막을 퇴적하고, 포토레지스트 마스크를 이용해서 건식 에칭을 행하여 이 금속막을 패터닝한다. 그것에 의해, 메모리 셀 어레이부에 제 2 금속 배선(3)을 형성한다. 이 때, 퓨즈(11) 상에는 금속막을 남기지 않는다.
다음으로, 제 2 금속 배선(3)과 퓨즈부에서의 절연막(2)을 덮도록 패시베이션막(4)을 퇴적한다. 그 후, 도 8에 도시하는 바와 같이, 패시베이션막(4) 상에 반도체 장치를 보호하기 위한 폴리이미드막(5)을 도포하고, 해당 폴리이미드막(5)을 패터닝하여 퓨즈부 상에 개구(5a)를 형성한다.
다음으로, 도 9에 도시하는 바와 같이, 퓨즈(11) 상의 패시베이션막(4)을 건식 에칭에 의해 제거한다. 그런데, 퓨즈(11) 상의 절연막(2)은 상술한 바와 같이 두꺼우므로, 퓨즈(11) 상의 절연막(2) 두께를 감소시켜야 한다. 구체적으로는, 다시 건식 에칭을 실행하여 퓨즈(11) 상의 절연막(2)을 100㎚∼300㎚ 정도 에칭한다.
상기한 바와 같이, 퓨즈(11) 상의 절연막(2)을 형성할 때에, 평탄화 프로세스를 행하기 위한 퓨즈(11) 상 절연막(2)의 막두께가 두꺼워지는 것뿐 아니라, 해당 절연막(2)의 막두께의 균일성도 저하한다. 그것에 부가하여, 상술한 바와 같이 절연막(2)의 막두께를 감소시키기 위한 에칭이 필요해지기 때문에, 퓨즈(11) 상 절연막(2)의 막두께의 편차가 더 커진다. 그 때문에, 안정된 퓨즈 블로우를 행하기 어려워진다.
본 발명은 상기의 과제를 해결하기 위해서 이루어진 것이다. 본 발명의 목적은 안정된 퓨즈 블로우를 행하는 것이다.
도 1, 도 2는 본 발명에 따른 실시예 1에서의 반도체 장치의 제조 공정의 제 1, 제 2 공정을 나타내는 단면도,
도 3은 본 발명에 따른 실시예 1에서의 반도체 장치의 단면도,
도 4는 본 발명에 따른 실시예 3에서의 반도체 장치의 특징적인 제조 공정을 나타내는 단면도,
도 5는 본 발명에 따른 실시예 3에서의 반도체 장치의 단면도,
도 6은 본 발명에 따른 실시예 4에서의 반도체 장치의 단면도,
도 7, 도 8은 종래 반도체 장치의 제조 공정의 제 1, 제 2 공정을 나타내는 단면도,
도 9는 종래 반도체 장치의 단면도.
도면의 주요 부분에 대한 부호의 설명
1 : 제 1 금속 배선1a : 패드
2 : 절연막2a, 5a, 14a : 개구
3 : 제 2 금속 배선3a, 11 : 퓨즈
4 : 패시베이션막5 : 폴리이미드막
6 : 포토레지스트7 : 제 1 패시베이션막
8, 9 : 사이드월 절연막10 : 보호막
12 : 반도체 기판13 : 층간 절연막
14 : 제 2 패시베이션막
본 발명에 따른 반도체 장치는, 한 국면에서는, 반도체 기판 상에 제 1 절연막을 거쳐서 형성된 제 1 금속 배선과, 제 1 절연막 상에 제 1 금속 배선과 간격을 두고 형성된 퓨즈와, 제 1 금속 배선을 덮고 퓨즈 상에 제 1 개구를 갖는 제 2 절연막과, 제 2 절연막 상에 형성된 제 2 금속 배선과, 제 2 금속 배선과 퓨즈를 덮는 제 1 패시베이션막과, 제 1 패시베이션막 상에 형성되는 제 1 패시베이션막과 다른 재질로 이루어져 퓨즈 상에 제 2 개구를 갖는 제 2 패시베이션막을 구비한다.
제 1, 제 2 금속 배선 사이에 형성되는 제 2 절연막에는 상술한 바와 같은평탄화 처리가 실시되고, 제 2 절연막의 막두께는 크고, 또한 막두께의 편차도 큰 것으로 되어 있다. 그래서, 상기한 바와 같이, 제 2 절연막에 제 1 개구를 마련함으로써 퓨즈 상의 제 2 절연막을 제거할 수 있다. 한편 제 1 패시베이션막에는 상기한 바와 같은 평탄화 처리가 실시되지 않고, 제 1 패시베이션막은 절연막의 퇴적만으로 형성할 수 있다. 이 제 1 패시베이션막이 퓨즈 상에 연장되므로, 퓨즈 상에 위치하는 절연막의 두께를 종래예보다도 작고, 또한 균일하게 할 수 있다. 또한, 다른 재질의 패시베이션막을 적층하고 있으므로, 열응력이 작은 막을 하층에 배치할 수 있다. 그것에 의해, 금속 배선이나 퓨즈에 대한 패시베이션막에 의한 압력을 완화할 수 있다.
상기 반도체 장치는 메모리 셀이 형성되는 메모리 셀 어레이부와, 퓨즈가 형성되는 퓨즈부를 구비하는 것이어도 무방하다. 이 경우, 제 1, 제 2 금속 배선은 메모리 셀 어레이부에 형성된다. 본 발명은 이와 같은 반도체 기억 장치에 대하여 유용하다.
상기 제 1 패시베이션막은 150㎚ 이상 300㎚ 이하의 막두께의 산화막을 포함하고, 제 2 패시베이션막은 500㎚ 이상 800㎚ 이하의 막두께의 질화막을 포함한다.
하층의 제 1 패시베이션막으로서 상기한 막두께의 산화막을 사용함으로써, 열에 의해 금속 배선 등에 가해지는 압력을 효과적으로 완화할 수 있어, 금속 배선 등의 결손이나 위치 변화 등을 억제할 수 있다. 또, 산화막의 막두께는 100㎚ 이상이면 압력 완화에 유효하다. 또한, 상층의 제 2 패시베이션막으로서 상기한 막두께의 질화막을 사용함으로써 충분한 내습성을 확보할 수 있다.
상기 반도체 장치는, 바람직하게는 퓨즈와 제 1 금속 배선을 덮는 보호막을 구비한다. 이 경우, 해당 보호막을 덮도록 제 1 패시베이션막을 형성한다.
이와 같이 보호막을 형성함으로써, 퓨즈 상에 위치하는 제 2 절연막에 개구를 마련할 때에 보호막을 에칭 스토퍼로 이용할 수 있다.
상기 제 2 절연막은 산화막을 포함하고, 보호막은 150㎚ 이상 300㎚ 이하의 막두께의 질화막을 포함한다.
제 2 절연막이 산화막으로 구성되는 경우에, 상기 막두께의 질화막을 보호막으로서 이용함으로써 보호막을 에칭 스토퍼로서 유효하게 기능시킬 수 있다.
제 1 패시베이션막은 제 1 개구 내에 연장되고 퓨즈 상에 오목부를 갖는다. 이 경우, 오목부의 측벽 상에 사이드월 절연막을 형성한다.
이와 같이 퓨즈 상에서의 제 1 패시베이션막의 오목부 측벽에 사이드월 절연막을 형성함으로써, 퓨즈 블로우 시에 퓨즈 상 또는 퓨즈 주위의 절연막이 지나치게 파열되는 것을 억제할 수 있다.
본 발명에 따른 반도체 장치는, 다른 국면에서는, 반도체 기판 상에 제 1 절연막을 거쳐서 형성된 제 1 금속 배선과, 제 1 절연막 상에 제 1 금속 배선과 간격을 두고 형성된 금속 패드층과, 제 1 금속 배선과 금속 패드층을 덮는 제 2 절연막과, 제 2 절연막 상에 형성된 제 2 금속 배선과, 제 2 절연막 상에 제 2 금속 배선과 간격을 두고 형성된 퓨즈와, 제 2 금속 배선과 퓨즈를 덮는 제 1 패시베이션막과, 제 1 패시베이션막 상에 형성되어 제 1 패시베이션막과 다른 재질로 이루어지고 퓨즈 상에 개구를 갖는 제 2 패시베이션막을 구비한다.
본 국면의 경우에도, 퓨즈 상에 제 1 패시베이션막을 연장시켜, 제 2 패시베이션막에 상기의 개구를 마련하고 있으므로, 퓨즈 상에 위치하는 절연막의 두께를 작고 또한 균일하게 할 수 있다. 또한, 다른 재질의 패시베이션막을 적층하고 있으므로, 금속 배선 등에 대한 패시베이션막에 의한 압력을 완화할 수도 있다. 또한, 제 2 금속 배선과 동일한 레이어에 있는 도전층을 퓨즈로 사용하고 있으므로, 퓨즈의 위치를 높게 할 수 있고, 또한 제 2 절연막에 개구를 형성할 필요가 없어진다.
상기 반도체 장치는 메모리 셀이 형성되는 메모리 셀 어레이부와, 퓨즈가 형성되는 퓨즈부를 구비하는 것이어도 무방하다. 이 경우, 제 1, 제 2 금속 배선은 메모리 셀 어레이부 내에 형성되고, 금속 패드층은 퓨즈부 내에 형성된다. 본 국면의 경우에도 반도체 기억 장치에 대하여 유용하다.
상기 제 1 패시베이션막은 150㎚ 이상 300㎚ 이하의 막두께의 산화막을 포함하고, 제 2 패시베이션막은 500㎚ 이상 800㎚ 이하의 막두께의 질화막을 포함한다. 제 1, 제 2 패시베이션막으로서 상기의 산화막과 질화막을 사용함으로써, 상술한 한 국면의 경우와 마찬가지로, 금속 배선 등에 가해지는 압력을 효과적으로 완화할 수 있고, 또한 충분한 내습성을 확보할 수 있다.
제 1 패시베이션막에 있어서 퓨즈의 측벽을 덮는 부분 상에 사이드월 절연막을 형성하는 것이 바람직하다. 그것에 의해, 퓨즈 블로우 시에 퓨즈 상 또는 퓨즈 주위의 절연막이 지나치게 파열되는 것을 억제할 수 있다.
본 발명에 따른 반도체 장치는, 또다른 국면에서는, 반도체 기판 상에 제 1절연막을 거쳐서 형성된 제 1 금속 배선과, 제 1 절연막 상에 제 1 금속 배선과 간격을 두고 형성된 금속 패드층과, 제 1 금속 배선과 금속 패드층을 덮는 제 2 절연막과, 제 2 절연막 상에 형성된 제 2 금속 배선과, 제 2 절연막 상에 제 2 금속 배선과 간격을 두고 형성된 퓨즈와, 제 2 금속 배선과 퓨즈를 덮는 제 1 패시베이션막과, 제 2 금속 배선과 퓨즈를 덮도록 제 1 패시베이션막 상에 형성되어 제 1 패시베이션막과 다른 재질로 이루어지는 제 2 패시베이션막을 구비한다.
이와 같이, 제 1, 제 2 패시베이션막을 모두 퓨즈 상에 연장시켜도 무방하다. 이 경우에도, 제 1, 제 2 패시베이션막은 모두 절연막의 퇴적만으로 형성할 수 있으므로, 평탄화 처리가 실시되는 제 2 절연막과 비교하면, 제 1, 제 2 패시베이션막의 막두께를 작게, 또한 막두께를 균일화할 수 있다. 또한, 다른 재질의 패시베이션막을 적층하고 있으므로, 금속 배선 등에 대한 패시베이션막에 의한 압력을 완화할 수도 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 한 국면에서는 다음 각 공정을 구비한다. 반도체 기판 상에 제 1 절연막을 거쳐서 금속막을 형성한다. 이 금속막을 패터닝함으로써, 제 1 금속 배선과 퓨즈를 형성한다. 제 1 금속 배선과 퓨즈를 덮도록 제 2 절연막을 형성한다. 퓨즈 상에 위치하는 제 2 절연막을 에칭함으로써 제 1 개구를 형성한다. 제 2 절연막 상에 제 2 금속 배선을 형성한다. 제 2 금속 배선과 퓨즈를 덮도록 제 1 패시베이션막을 형성한다. 제 1 패시베이션막 상에 제 1 패시베이션막과 재질이 다른 제 2 패시베이션막을 형성한다. 퓨즈 상에 위치하는 제 2 패시베이션막을 에칭함으로써 제 1 패시베이션막에 도달하는 제 2개구를 형성한다.
상기한 바와 같이, 제 2 절연막에 제 1 개구를 형성하고, 퓨즈 상에 제 1 패시베이션막을 연장시킴으로써, 퓨즈 상에 작고 균일한 막두께를 갖는 절연막을 형성할 수 있다. 또한, 다른 재질의 패시베이션막을 적층하고 있으므로, 금속 배선 등에 대한 패시베이션막에 의한 압력을 완화할 수도 있다.
상기 제 2 절연막을 형성하는 공정은, 바람직하게는, 제 1 금속 배선과 퓨즈를 덮도록 제 2 절연막과 다른 재질의 보호막을 형성하는 공정과, 보호막 상에 제 2 절연막을 형성하는 공정을 포함한다. 또한, 제 1 개구를 형성하는 공정은 보호막 상에서 제 2 절연막의 에칭을 정지시키는 공정을 포함한다.
이와 같이 보호막을 형성함으로써 해당 보호막을 에칭 스토퍼로서 기능시켜, 보호막으로 제 2 절연막의 에칭을 정지시킬 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 다른 국면에서는 다음 각 공정을 구비한다. 반도체 기판 상에 제 1 절연막을 거쳐서 제 1 금속막을 형성한다. 제 1 금속막을 패터닝함으로써 제 1 금속 배선과 금속 패드층을 형성한다. 제 1 금속 배선과 금속 패드층을 덮도록 제 2 절연막을 형성한다. 제 2 절연막 상에 제 2 금속막을 형성한다. 제 2 금속막을 패터닝함으로써 제 2 금속 배선과 퓨즈를 형성한다. 제 2 금속 배선과 퓨즈를 덮도록 제 1 패시베이션막을 형성한다. 제 1 패시베이션막 상에 제 1 패시베이션막과 재질이 다른 제 2 패시베이션막을 형성한다. 퓨즈 상에 위치하는 제 2 패시베이션막을 에칭함으로써, 제 1 패시베이션막에 도달하는 개구를 형성한다.
본 국면의 경우에도, 해당 퓨즈 상에 제 1 패시베이션막을 연장시키고 있기 때문에, 퓨즈 상에 작고 균일한 막두께를 갖는 절연막을 형성할 수 있다. 또한, 다른 재질의 패시베이션막을 적층하고 있으므로, 금속 배선 등에 대한 패시베이션막에 의한 압력을 완화할 수도 있다. 또한, 제 2 절연막 상에 퓨즈를 형성하고 있으므로, 퓨즈 상의 절연막의 두께를 감소시키기 위해 제 2 절연막에 개구를 형성할 필요가 없어진다. 또한, 제 2 금속 배선과 퓨즈를 동일한 레이어에 형성할 수 있으므로, 퓨즈의 위치를 높게 할 수 있다.
이하, 본 발명의 실시예에 대하여 도 1 내지 도 3을 이용하여 설명한다. 또, 하기의 설명에서는 본 발명을 DRAM(반도체 기억 장치)에 적용한 경우에 대하여 설명하지만, 본 발명은 퓨즈를 갖는 다른 반도체 장치에 대하여도 적용할 수 있다.
(실시예 1)
도 1과 도 2는 본 발명에 따른 실시예 1에서의 반도체 장치의 특징적인 제조 공정을 나타내는 단면도이다. 도 3은 본 실시예 1에서의 반도체 장치를 나타내는 단면도이다.
도 1에 도시하는 바와 같이, 반도체 기판(12) 상에 층간 절연막(13)을 거쳐서 Al-Cu, Al-Si-Cu 등의 금속막(Al 합금막)을 퇴적하고, 포토레지스트 마스크를 이용하여 RIE(Reactive Ion Etching)법 등의 건식 에칭을 실행해서 이 금속막을 패터닝한다. 그것에 의해, 메모리 셀 어레이부에 제 1 금속 배선(제 1 Al 배선) 1을 형성하여, 퓨즈부에 상기 Al 합금 등으로 이루어지는 퓨즈(11)를 형성한다.
퓨즈(11)는 메모리 셀 어레이부 내의 결함 구제를 위해 마련되고, 결함 셀이 검출된 때에 퓨즈(11)를 절단함으로써 결함 셀에 대응하는 어드레스를 용장 셀에 할당한다.
또, 메모리 셀 어레이부에서의 반도체 기판(12) 상에는 다수의 메모리 셀(도시하지 않음)이 형성되고, 해당 메모리 셀은 층간 절연막(13)으로 덮인다. 메모리 셀 어레이부에 인접하여 메모리 셀의 동작 제어를 하는 주변 회로가 형성되는 주변 회로부를 마련하고, 상기 퓨즈부는 주변 회로부에 마련된다.
다음으로, CVD(Chemical Vapor Deposition)법 등에 의해 제 1 금속 배선(1)과 퓨즈(11)를 덮도록 보호막(10)을 퇴적한다. 보호막(10)으로서는, 150㎚∼300㎚ 정도 두께의 질화막을 이용하는 것이 바람직하다.
그 후, 보호막(1O)을 덮도록 산화막(SiO2) 등의 절연막을 퇴적한다. 이 때, 제 1 금속 배선(1) 사이나 제 1 금속 배선(1)과 퓨즈(11) 사이에 매립되도록 절연막을 퇴적하고, 이 퇴적 후에 CMP에 의해 절연막을 평탄화하며, 다시 산화막(SiO2) 등의 절연막을 퇴적한다. 그것에 의해, 두꺼운 절연막(2)을 형성할 수 있다.
포토레지스트 마스크를 이용해서 절연막(2)을 선택적으로 에칭하여 제 1 금속 배선(1) 상에 콘택트홀을 형성하고, 해당 콘택트홀 내에 도전층을 매립한다.
다음으로, 상기와 마찬가지의 금속막을 퇴적하고, 포토레지스트 마스크를 이용하여 RIE법 등의 건식 에칭을 실행해서 이 금속막을 패터닝한다. 그것에 의해, 메모리 셀 어레이부에 제 2 금속 배선(3)을 형성한다. 이 때, 퓨즈(11) 상에는 금속막을 남기지 않는다.
다음으로, 절연막(2) 상에 포토레지스트(6)를 도포하고, 퓨즈부 상에 위치하는 포토레지스트(6)에 개구를 마련한다. 이 포토레지스트(6)를 마스크로서 절연막(2)에 건식 에칭을 실시한다. 그것에 의해, 도 1에 도시하는 바와 같이, 퓨즈(11) 상의 보호막(10)을 노출시킨다. 이 때, 질화막에 대한 선택성이 높은 조건으로 절연막(2)의 에칭을 실행하고, 보호막(10)에 의해 해당 에칭을 정지시킨다.
다음으로, 포토레지스트(6)를 제거하고, 도 2에 도시하는 바와 같이, 제 2 금속 배선(3)과 퓨즈부 상에서의 보호막(10)을 덮도록 CVD법 등으로 제 1 패시베이션막(7)을 퇴적한다. 제 1 패시베이션막(7)으로는 150㎚∼300㎚ 정도 두께의 산화막을 이용하는 것이 바람직하다.
제 1 패시베이션막(7)은 상기한 바와 같이, 막의 퇴적에 의해 형성되고, 평탄화 처리를 실시하지 않는다. 따라서, 제 1 패시베이션막(7) 두께의 편차는 상술한 절연막(2)보다도 두께의 편차가 작다.
또한, 제 1 패시베이션막(7)은 개구(2a) 내에 연장되므로, 퓨즈(11) 상에 위치하는 표면에 오목부가 형성된다. 해당 오목부의 개구 직경은 퓨즈(11)의 폭보다도 커지고 있다.
다음으로, 제 1 패시베이션막(7) 상에 CVD법 등으로 제 2 패시베이션막(14)을 퇴적한다. 제 2 패시베이션막(14)으로는 500㎚∼800㎚ 정도 두께의 내습성이 우수한 질화막(SiN 등)을 이용하는 것이 바람직하다.
다음으로, 도 3에 도시하는 바와 같이, 제 2 패시베이션막(14) 상에 반도체장치를 보호하기 위한 감광성 폴리이미드막(5)을 도포하고, 해당 폴리이미드막(5)을 패터닝하여 퓨즈부 상에 개구(5a)를 형성하며, RIE법 등의 건식 에칭에 의해 퓨즈(11) 상의 제 2 패시베이션막(14)을 에칭한다.
그것에 의해, 제 1 패시베이션막(7)에 도달하는 개구(14a)를 형성한다. 이 때, 퓨즈(11) 상에 위치하는 제 1 패시베이션막(7)의 표면이 노출되고, 또한, 개구(14a) 내에 위치하는 제 1 패시베이션막(7) 표면의 오목부 측벽 상에 사이드월 절연막(8)을 형성한다. 이 사이드월 절연막(8)은 퓨즈(11)를 둘러싸도록 형성된다.
상기한 바와 같이, 퓨즈(11) 상에 개구(14a)를 형성함으로써, 퓨즈(11)를 덮는 것은 제 1 패시베이션막(7)만으로 이루어진다. 따라서, 제 1 패시베이션막(7)이 퓨즈 블로우 시에 파열하게 된다.
상술한 바와 같이 패시베이션막을 열응력이 다른 복수의 막(예컨대, 산화막과 질화막)의 적층 구조로 구성함으로써 열응력이 작은 막을 응력 완충막으로서 기능하게 할 수 있다. 그것에 의해, 열을 가한 경우에 발생하는 패시베이션막에 의한 압력을 완화할 수 있어, 제 1 금속 배선(1)이나 퓨즈(11)의 결손 등을 저지할 수 있다.
또한, 패시베이션막을 다층화함으로써, 하층 패시베이션막만을 퓨즈(11) 상에 연장시킬 수 있어, 퓨즈(11) 상에 위치하는 절연막의 두께를 감소시킬 수 있다.
또한, 퓨즈(11)를 덮도록 보호막(10)을 형성하고 있으므로, 보호막(10)을 에칭 스토퍼로 이용하고, 막두께가 크고 또한 막두께의 균일성도 양호하지 않은 절연막(2)을 퓨즈(11) 상에서 에칭에 의해 제거할 수 있다. 그 때문에, 퓨즈(11) 상에 위치하는 절연막은 절연막(2)과 비교하면 두께가 작은 보호막(10)과 제 1 패시베이션막(7)의 적층막으로 이루어진다. 이것도 퓨즈(11) 상에 위치하는 절연막의 박막화에 기여할 수 있다.
또한, 이 보호막(10)과 제 1 패시베이션막(7)은 절연막의 퇴적만으로 형성할 수 있으므로, 평탄화 프로세스를 거쳐서 형성되는 절연막(2)보다도 막두께의 균일성이 우수하다. 따라서, 퓨즈(11) 상에 위치하는 절연막의 막두께의 균일성을 향상할 수 있어, 안정된 퓨즈 블로우를 행할 수 있다.
또한, 퓨즈(11) 상에 위치하는 오목부의 측벽 상에 사이드월 절연막(8)을 형성함으로써, 퓨즈 블로우 시에 퓨즈(11)의 주위에 위치하는 제 l 패시베이션막(7)이나 절연막(2)을 보호할 수 있다. 그것에 의해, 퓨즈 블로우 후의 반도체 장치의 신뢰성을 향상할 수 있다.
(실시예 2)
다음으로, 본 발명의 실시예 2에 대하여 설명한다.
상술한 실시예 1에서는, 패시베이션막을 2층화했지만, 패시베이션막을 3층 이상의 다층막으로 구성해도 무방하다. 그것에 의해, 실시예 1과 같은 효과를 기대할 수 있다.
또, 이 실시예 2의 경우에도, 패시베이션막의 1층째는 산화막으로 구성하는 것이 바람직하다.
(실시예 3)
다음으로, 본 발명의 실시예 3에 대하여 도 4 및 도 5를 이용하여 설명한다. 도 4는 본 실시예에서의 반도체 장치의 특징적인 제조 공정을 나타내는 단면도이며, 도 5는 본 실시예에서의 반도체 장치의 단면도이다.
도 4에 도시하는 바와 같이, 반도체 기판(12) 상에 층간 절연막(13)을 거쳐서 실시예 1과 마찬가지의 금속막을 퇴적하고, 실시예 1과 같은 방법으로 해당 금속막을 패터닝한다. 그것에 의해, 메모리 셀 어레이부에 제 1 금속 배선(1)을 형성하고, 퓨즈부에 패드(1a)를 형성한다.
다음으로, 실시예 1과 마찬가지의 방법으로 절연막(2)을 퇴적한다. 그리고, 메모리 셀 어레이부뿐만 아니라 퓨즈부에도, 상하의 금속막 사이를 접속하는 콘택트부를 형성한다. 구체적으로는, 메모리 셀 어레이부 내에 위치하는 절연막(2)에 콘택트홀을 형성하고, 또한, 퓨즈부 내에 위치하는 절연막(2)에 콘택트홀을 형성하여, 이들의 콘택트홀 내에 도전막을 매립한다.
그 후, 상기 콘택트부 상에 실시예 1과 마찬가지의 금속막을 퇴적하고, 해당 금속막을 패터닝함으로써 메모리 셀 어레이부 내에 제 2 금속 배선(3)을 형성하며, 퓨즈부 내에 퓨즈(3a)를 형성한다.
다음으로, 제 2 금속 배선(3)과 퓨즈(3a)를 덮도록 실시예 1과 마찬가지의 방법으로 제 1, 제 2 패시베이션막(7, 14)을 형성하고, 도 5에 도시하는 바와 같이, 이들을 덮도록 폴리이미드막(5)을 형성한다.
이 폴리이미드막(5)을 소정 형상으로 패터닝하여 퓨즈부 상에 개구(5a)를 형성하고, RIE법 등의 건식 에칭에 의해 제 2 패시베이션막(14)을 에칭해서 개구(14a)를 형성한다. 이 때, 퓨즈(3a)를 덮는 제 1 패시베이션막(7)의 측벽 상에 사이드월 절연막(9)이 형성된다. 이 사이드월 절연막(9)은 퓨즈(3a)를 둘러싸도록 형성된다.
본 실시예 3의 경우에도, 실시예 1의 경우와 마찬가지로, 패시베이션막에 의한 압력을 완화할 수 있다. 또한, 퓨즈(3a) 상에 하층의 패시베이션막(7)만이 연장되어 있으므로, 퓨즈(11) 상에 위치하는 절연막의 두께를 감소시킬 수 있다.
또한, 제 1 패시베이션막(7)은 퇴적만으로 형성할 수 있으므로, 종래예보다도 퓨즈(3a) 상에 위치하는 절연막의 막두께의 균일성을 향상할 수 있어, 안정된 퓨즈 블로우를 행할 수 있다.
또한, 퓨즈(3a)를 덮는 제 1 패시베이션막(7)의 측벽 상에 사이드월 절연막(9)을 형성함으로써, 퓨즈 블로우 시에, 퓨즈(3a)의 주위에 위치하는 제 1 패시베이션막(7)이나 절연막(2)을 보호할 수 있다. 그것에 의해, 퓨즈 블로우 후의 반도체 장치의 신뢰성을 향상할 수 있다.
(실시예 4)
다음으로, 본 발명의 실시예 4에 대하여 도 6을 이용하여 설명한다. 도 6은 본 실시예에서의 반도체 장치의 단면도이다.
도 6에 도시하는 바와 같이, 실시예 3과 마찬가지의 방법으로 제 2 패시베이션막(14)까지 형성하고, 제 2 패시베이션막(14)을 덮도록 폴리이미드막(5)을 형성한다. 그리고, 퓨즈부 상에 위치하는 폴리이미드막(5)에 개구(5a)를 형성한다. 이 때, 제 2 패시베이션막(14)을 에칭하지 않고 그대로 퓨즈(3a) 상에 남겨둔다.
즉, 본 실시예에서는, 제 1, 제 2 패시베이션막(7, 14)을 모두 퓨즈(3a) 상에 연장시킨다.
본 실시예 4의 경우에도, 실시예 1의 경우와 마찬가지로, 패시베이션막에 의한 압력을 완화할 수 있다.
또한, 제 1, 제 2 패시베이션막(7, 14)의 두께는 절연막(2)의 두께보다도 작으므로, 퓨즈(11) 상에 위치하는 절연막의 두께를 종래예보다도 감소시킬 수 있다.
또한, 제 1, 제 2 패시베이션막(7)은 절연막의 퇴적만으로 형성할 수 있으므로, 종래예보다도 퓨즈(3a) 상에 위치하는 절연막의 막두께의 균일성을 향상할 수 있어, 안정된 퓨즈 블로우를 행할 수 있다.
본 발명에 의하면, 퓨즈 상에 위치하는 절연막의 두께를 작고 또한 균일하게 할 수 있으므로 안정된 퓨즈 블로우를 행할 수 있다. 또한, 패시베이션막을 다층막으로 구성함으로써 금속 배선이나 퓨즈에 대한 패시베이션막에 의한 압력을 완화할 수 있으므로, 해당 압력에 기인하는 금속 배선의 결손이나 위치 변화 등을 억제할 수 있다. 그것에 의해, 반도체 장치의 신뢰성을 향상할 수 있다.

Claims (3)

  1. 반도체 기판 상에 제 1 절연막을 거쳐서 형성된 제 1 금속 배선과,
    상기 제 1 절연막 상에 상기 제 1 금속 배선과 간격을 두고 형성된 퓨즈와,
    상기 제 1 금속 배선을 덮고 상기 퓨즈 상에 제 1 개구를 갖는 제 2 절연막과,
    상기 제 2 절연막 상에 형성된 제 2 금속 배선과,
    상기 제 2 금속 배선과 상기 퓨즈를 덮는 제 1 패시베이션막과,
    상기 제 1 패시베이션막 상에 형성되고, 상기 제 1 패시베이션막과 다른 재질로 이루어지며, 상기 퓨즈 상에 제 2 개구를 갖는 제 2 패시베이션막
    을 구비한 반도체 장치.
  2. 반도체 기판 상에 제 1 절연막을 거쳐서 형성된 제 1 금속 배선과,
    상기 제 1 절연막 상에 상기 제 1 금속 배선과 간격을 두고 형성된 금속 패드층과,
    상기 제 1 금속 배선과 상기 금속 패드층을 덮는 제 2 절연막과,
    상기 제 2 절연막 상에 형성된 제 2 금속 배선과,
    상기 제 2 절연막 상에 상기 제 2 금속 배선과 간격을 두고 형성된 퓨즈와,
    상기 제 2 금속 배선과 상기 퓨즈를 덮는 제 1 패시베이션막과,
    상기 제 1 패시베이션막 상에 형성되고, 상기 제 1 패시베이션막과 다른 재질로 이루어지며, 상기 퓨즈 상에 개구를 갖는 제 2 패시베이션막을 구비한 반도체 장치.
  3. 반도체 기판 상에 제 1 절연막을 거쳐서 형성된 제 1 금속 배선과,
    상기 제 1 절연막 상에 상기 제 1 금속 배선과 간격을 두고 형성된 금속 패드층과,
    상기 제 1 금속 배선과 상기 금속 패드층을 덮는 제 2 절연막과,
    상기 제 2 절연막 상에 형성된 제 2 금속 배선과,
    상기 제 2 절연막 상에 상기 제 2 금속 배선과 간격을 두고 형성된 퓨즈와,
    상기 제 2 금속 배선과 상기 퓨즈를 덮는 제 1 패시베이션막과,
    상기 제 2 금속 배선과 상기 퓨즈를 덮도록 상기 제 1 패시베이션막 상에 형성되고, 상기 제 1 패시베이션막과 다른 재질로 이루어지는 제 2 패시베이션막
    을 구비한 반도체 장치.
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