KR100724267B1 - 식각 저지층을 이용한 패드 및 퓨즈 오픈 방법 - Google Patents

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Abstract

본 발명에 따르면, 반도체 기판 상에 퓨즈(fuse)를 형성하고, 퓨즈 상을 덮는 절연층을 형성하고, 절연층 상에 식각 저지층을 형성한 후, 식각 저지층 상에 퓨즈에 중첩되지 않게 패드를 형성한 후, 패드를 덮는 패시베이션층을 형성한다. 식각 저지층 상의 패시베이션층 식각하여 패드 상을 여는 패드창 및 퓨즈 상을 여는 퓨즈창을 형성한다. 식각 저지층 부분을 선택적으로 제거하고, 식각 저지층 하부의 절연층 부분을 퓨즈가 노출되지 않게 일부 식각하는 식각 저지층을 이용한 패드 및 퓨즈 오픈 방법을 제시한다.
퓨즈, 패드, 패시베이션, 식각 저지층, MIM

Description

식각 저지층을 이용한 패드 및 퓨즈 오픈 방법{Method of opening pad and fuse by using etch stop layer}
도 1은 종래의 패드 및 퓨즈(fuse) 오픈(open) 방법을 설명하기 위해서 개략적으로 도시한 단면도이다.
도 2 내지 도 4는 본 발명의 제1실시예에 따른 식각 저지층을 이용한 패드 및 퓨즈 오픈 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 5 내지 도 7은 본 발명의 제2실시예에 따른 식각 저지층을 이용한 패드 및 퓨즈 오픈 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는, 식각 저지층을 이용한 패드 및 퓨즈(fuse) 오픈(open) 방법에 관한 것이다.
반도체 소자, 예컨대, RAM 소자나 CMOS 이미지 센서(image sensor) 소자의 경우, 셀(cell) 내부의 불량(fail) 부분이 있더라도, 제조 과정 중에 이러한 불량 문제 부분을 사용하지 않게 하고 워킹 다이(working die)를 반들 수 있다. 이러한 기술은 퓨즈 식각을 행한 이후에 가능하다.
퓨즈 식각 공정 중에서는 셀 내부의 문제 부분을 회로 상으로 끊어주기 위해서, 퓨즈부의 금속층 라인(metal line)을 대기 중에 노출시켜야 하나, 부식성이 강하기 때문에 일정 두께의 절연층을 금속층 라인 상에 남겨야만 한다.
도 1은 종래의 패드 및 퓨즈(fuse)부 오픈(open) 방법을 설명하기 위해서 개략적으로 도시한 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상의 하부 절연층(21) 상에 Ti/TiN의 제1장벽 금속층(barrier metal: 31), 구리(Cu)-알루미늄(Al) 합금의 제1도전층(33) 및 TiN의 제1반사방지층(ARC: 35)의 제1배선층을 패터닝하여 패드부에 제1패드(30) 및 주변회로 영역(periphery region)의 퓨즈부에 퓨즈(32)들을 형성한다. 제1패드(30)는 또한 제1배선으로 이해될 수도 있다. 이후에, 상부 절연층(23)을 형성하고, 관통하여 제1패드(30)에 연결되는 비아(37)를 형성한다.
이후에, 제2장벽 금속층(41), 제2도전층(43) 및 제2반사방지층(45)을 형성하고 패터닝하여 제2패드(40)를 형성한다. 제2패드(40)를 덮는 산화물층의 제1패시베이션층(passivation layer: 51)을 형성하고, 질화물층의 제2패시베이션층(53)을 형성한다. 이후에, 포토레지스트 패턴(60)을 형성하고, 이를 식각 마스크로 이용하여 노출된 부분을 식각하여 제2패드(40)를 노출하는 패드창(pad window: 55) 및 퓨즈(32) 상을 열되 일부 상부 절연층(23)을 잔류시키는 퓨즈창(57)을 형성한다.
그런데, 퓨즈부 위에 적정 두께의 상부 절연층(23)을 잔류하도록 타겟(target)을 정하고 식각을 수행할 경우, 공정 여유도(margin)가 적어 제2패드(40)의 최상층인 제1반사방지층(45)의 TiN이 잔류하는 문제가 발생한다. TiN이 잔존할 경우, 와이어 본딩(wire bonding) 시 접착력이 떨어짐은 물론, 제2패드(40)의 색상차(discolor) 문제가 생기게 된다. 또한, 제2도전층(43)의 알루미늄 합금과의 전기 음성도의 차에 의해 갈바닉 부식(galvanic corrosion) 문제가 야기될 수 있다.
이와 반대로 TiN을 제거하기 위해서 충분한 시간 동안 식각을 수행할 경우, 퓨즈(32)가 노출되어 부식되는 문제가 또한 발생될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 퓨즈의 노출 또는 패드의 반사방지층의 잔류 불량을 방지할 수 있는 패드 및 퓨즈부 오픈 방법을 제시하는 데 있다.
상기의 기술적 과제를 위한 본 발명의 일 실시예는, 반도체 기판 상에 퓨즈를 형성하는 단계; 상기 퓨즈 상을 덮는 절연층을 형성하는 단계; 상기 절연층 상에 식각 저지층을 형성하는 단계; 상기 식각 저지층 상에 상기 퓨즈에 중첩되지 않게 패드를 형성하는 단계; 상기 패드를 덮는 패시베이션층을 형성하는 단계; 상기 식각 저지층 상의 상기 패시베이션층 식각하여 상기 패드 상을 여는 패드창 및 상기 퓨즈 상을 여는 퓨즈창을 형성하는 단계; 상기 노출된 식각 저지층 부분을 선택적으로 제거하는 단계; 및 상기 식각 저지층 하부의 상기 절연층 부분을 상기 퓨즈가 노출되지 않게 일부 식각하는 단계를 포함하는 식각 저지층을 이용한 패드 및 퓨즈 오픈 방법을 제시한다.
상기 식각 저지층은 실리콘 질화물(SiN) 또는 실리콘 산질화물(SiON)을 포함하여 형성된다.
상기 패시베이션층, 상기 식각 저지층 및 상기 절연층의 일부 식각 단계는 동일한 식각 마스크를 이용하여 수행된다.
상기의 기술적 과제를 위한 본 발명의 일 실시예는, 반도체 기판 상에 퓨즈를 형성하는 단계; 상기 퓨즈를 덮는 제1절연층을 형성하는 단계; 상기 제1절연층 상에 상기 퓨즈에 중첩되지 않게 하부 금속층 패턴을 형성하는 단계; 상기 하부 금속층 패턴을 덮고 상기 제1절연층 상으로 연장되는 절연 물질의 식각 저지층을 형성하는 단계; 상기 식각 저지층 상에 상부 금속층을 형성하는 단계; 상기 식각 저지층 및 상기 상부 금속층을 패터닝하여 상기 퓨즈 상에 중첩되는 식각 저지층 제1패턴을 형성하는 단계; 상기 제1절연층 및 상기 식각 저지층 제1패턴, 상기 상부 금속층의 패턴을 덮는 제2절연층을 형성하는 단계; 상기 제2절연층 상에 패드를 형성하는 단계; 상기 패드를 덮는 패시베이션층을 형성하는 단계; 상기 패시베이션층 및 상기 식각 저지층 패턴 상의 제2절연층을 식각하여 상기 패드 상을 여는 패드창 및 상기 퓨즈 상을 여는 퓨즈창을 형성하는 단계; 상기 노출된 식각 저지층 패턴을 선택적으로 제거하는 단계; 및 상기 식각 저지층 패턴 하부의 상기 제1절연층 부분을 상기 퓨즈가 노출되지 않게 일부 식각하는 단계를 포함하는 식각 저지층을 이용한 패드 및 퓨즈 오픈 방법을 제시한다.
상기 식각 저지층 제1패턴을 형성하는 단계에서, 상기 하부 금속층 패턴에 대향되는 상기 상부 금속층 패턴 및 계면의 식각 저지층 제2패턴이 패터닝되어 금속층-유전층-금속층(MIM) 구조의 커패시터가 형성될 수 있다.
본 발명에 따르면, 패드의 최상층 하부의 절연층에 실리콘 질화물층의 식각 저지층을 도입하거나 또는 MIM(Metal-Insulator-Metal) 구조의 하부 금속층을 퓨즈로 이용하여 MIM 구조의 실리콘 질화물층을 식각 저지층으로 사용하여 안정적인 패드 및 퓨즈 오픈을 구현할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2 내지 도 4는 본 발명의 제1실시예에 따른 식각 저지층을 이용한 패드 및 퓨즈 오픈 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 2를 참조하면, 반도체 기판(100) 상의 하부 절연층(210) 상에 퓨즈(320)를 형성한다. 구체적으로, 하부 절연층(210) 상에 Ti/TiN의 제1장벽 금속층(301), 구리(Cu)-알루미늄(Al) 합금의 제1도전층(303) 및 TiN의 제1반사방지층(305)의 제1배선층을 패터닝하여 패드부에 제1패드(310) 및 주변회로 영역의 퓨즈부에 퓨즈(320)들을 형성한다. 제1패드(300)는 또한 제1배선으로 이해될 수도 있다. 이후에, 상부 절연층(230)을 형성하고, 관통하여 제1패드(300)에 연결되는 비아(350)를 형성한다.
상부 절연층(230) 상에 식각 저지층(250)을 실리콘 질화물(SiN) 또는 실리콘 산질화물(SiON) 등으로 형성한다. 이때, 식각 저지층(250)의 두께는 대략 500 내지 2000?? 정도일 수 있다.
이후에, 제2장벽 금속층(401), 제2도전층(403) 및 제2반사방지층(405)을 형성하고 패터닝하여 제2패드(400)를 형성한다. 제2패드(400)를 덮는 산화물층 및 질화물층의 패시베이션층(500)을 형성한다. 이후에, 포토레지스트 패턴(600)을 형성한다.
도 3을 참조하면, 포토레지스트 패턴(600)을 식각 마스크로 이용하여 노출된 부분을 식각하여 제2패드(400)를 노출하는 패드창(501) 및 퓨즈(320) 상을 여는 퓨즈창(505)을 형성한다. 이때, 식각은 식각 저지층(250) 상에 저지되게 되며, 식각 저지층(250)이 노출되게 된다.
이러한 식각은 대략 1000 내지 1500W의 소스 파워(source power)와 100 내지 150mTorr의 공정 챔버 압력, 100 내지 200 sccm으로 공급되는 CF4/ 10 내지 20 sccm으로 공급되는 C5F8/ 100 내지 300 sccm으로 공급되는 Ar 및 대략 20??의 공정 온도 조건의 플라즈마 건식 식각 과정으로 수행될 수 있다. 이러한 식각은 패시베이션층(500)을 이루는 질화물층에 대한 식각 과정으로 이해될 수 있다.
이후에, 대략 1000 내지 1500W의 소스 파워(source power)와 50 내지 100mTorr의 공정 챔버 압력, 70 내지 140 sccm으로 공급되는 CF4/ 20 내지 30 sccm으로 공급되는 C5F8/ 100 내지 300 sccm으로 공급되는 Ar 및 대략 20??의 공정 온도 조건의 플라즈마 건식 식각 과정이 수행될 수 있다. 이러한 과정은 질화물층 아래의 산화물층의 패시베이션층(500) 부분에 대한 식각으로 이해될 수 있다.
도 4를 참조하면, 노출된 식각 저지층(250) 부분을 선택적으로 제거하고, 드러나는 하부의 절연층(230) 부분을 퓨즈(320)가 노출되지 않게 일부 두께(d) 잔류하도록 일부 식각하여 퓨즈창(505)을 완성한다. 이때, 제2패드(400) 상에 잔류할 수 있는 제2반사방지층(405)은 완전히 제거되게 된다.
이러한 식각 과정은 대략 1000 내지 1500W의 소스 파워(source power)와 100 내지 150mTorr의 공정 챔버 압력, 100 내지 150 sccm으로 공급되는 CF4/ 10 내지 30 sccm으로 공급되는 C5F8/ 100 내지 300 sccm으로 공급되는 Ar 및 대략 20??의 공정 온도 조건의 플라즈마 건식 식각 과정으로 수행될 수 있다. 이러한 식각은 식각 저지층을 이루는 질화물층 및 하부의 절연층(230)을 이루는 산화물층에 대한 식각 과정으로 이해될 수 있다.
이러한 본 발명의 제1실시예는 식각 저지층을 도입하여 안정적인 패드 식각을 이룰 수 있다.
도 5 내지 도 7은 본 발명의 제2실시예에 따른 식각 저지층을 이용한 패드 및 퓨즈 오픈 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 5를 참조하면, 반도체 기판(100) 상의 하부 절연층(210) 상에 퓨즈(340)를 형성한다. 구체적으로, 하부 절연층(210) 상에 Ti/TiN의 제1장벽 금속층(331), 구리(Cu)-알루미늄(Al) 합금의 제1도전층(333) 및 TiN의 제1반사방지층(335)의 하부 배선층을 패터닝하여 배선(330) 및 주변회로 영역의 퓨즈부에 퓨즈(340)들을 형성한다. 이후에, 제1절연층(240)을 형성하고, 관통하여 배선(330)에 연결되는 제1비아(360)를 형성한다.
이후에, 제2장벽 금속층(421), 제2도전층(423) 및 제2반사방지층(425)을 형성하고 패터닝하여 하부 금속층 패턴(420)을 형성한다. 이러한 하부 금속층 패턴(420)은 금속층-유전층-금속층 구조(MIM)의 커패시터의 하부 전극을 형성하는 과정으로 이해될 수도 있다. 이후에, 하부 금속층 패턴(420)을 덮는 절연 물질의 식각 저지층(260)을 실리콘 질화물(SiN) 또는 실리콘 산질화물(SiON) 등으로 형성한다. 이때, 식각 저지층(260)의 두께는 대략 500 내지 2000?? 정도일 수 있다. 이러한 식각 저지층(260)은 MIM 구조의 유전층으로 이용되는 것으로 이해될 수 있다.
식각 저지층(260) 상에 상부 금속층(430)을 형성한다. 이에 따라, 상부 금속층(430) 및 식각 저지층(260)의 유전층, 하부 금속층 패턴(420)의 MIM 구조의 커패시터 구조가 형성되게 된다.
이후에, 포토레지스트 패턴(650)을 형성한다.
도 6을 참조하면, 포토레지스트 패턴(650)을 식각 마스크로 상부 금속층(430) 및 식각 저지층(260)을 패터닝하여, 퓨즈(340) 상에 중첩되는 식각 저지층 제1패턴(261)을 형성한다. 이때, 식각 저지층 제1패턴(261) 상에 상부 금속층 제1패턴(431)이 잔류할 수 있다. 이와 함께, 상부 전극으로서의 상부 금속층 제2패턴(433) 및 유전층으로서의 식각 저지층 제2패턴(263)이 패터닝된다.
이러한 식각 과정은 Cl2, HBr 등의 혼합 가스를 이용하는 플라즈마 식각 과정으로 수행될 수 있다.
도 7을 참조하면, 제2절연층(280)을 형성하고, 관통하여 상부 금속층 제2패턴(433)에 연결되는 제2의 비아(365)를 형성하고, 제2절연층(280) 상에 패드(440)를 형성한다. 구체적으로, 제3장벽 금속층(441), 제3도전층(443) 및 제3반사방지층(445)을 형성하고 패터닝하여 패드(440)를 형성한다.
연후에, 패드(440)를 덮는 산화물층 및 질화물층의 패시베이션층(500)을 형 성한다. 이후에, 포토레지스트 패턴을 형성하고, 식각하여 패드(400)를 노출하는 패드창(502) 및 퓨즈(340) 상을 여는 퓨즈창(506)을 형성한다. 이때, 식각은 식각 저지층 제1패턴(261) 상에 저지되게 되며, 식각 저지층 제1패턴(261)이 노출되게 된다.
노출된 식각 저지층 제1패턴(261) 부분을 선택적으로 제거하고, 드러나는 하부의 제1절연층(240) 부분을 퓨즈(340)가 노출되지 않게 일부 두께(d') 잔류하도록 일부 식각하여 퓨즈창(506)을 완성한다. 이때, 패드(440) 상에 잔류할 수 있는 제3반사방지층(445)은 완전히 제거되게 된다.
이러한 본 발명의 제2실시예에 의해서 퓨즈부 위의 절연층(240)의 두께(d')는 안정되게 관리될 수 있다.
상술한 본 발명에 따르면, 퓨즈부 위의 절연층의 잔류 두께를 안정되게 관리하며 패드 상의 반사방지층의 잔류물을 완전히 제거할 수 있다.
이상, 본 발명을 구체적인 실시예들을 통하여 설명하였지만, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 본 발명은 여러 형태로 변형될 수 있다.

Claims (5)

  1. 반도체 기판 상에 퓨즈를 형성하는 단계;
    상기 퓨즈 상을 덮는 절연층을 형성하는 단계;
    상기 절연층 상에 실리콘 질화물(SiN) 또는 실리콘 산질화물(SiON)을 포함하여 형성되는 식각 저지층을 형성하는 단계;
    상기 식각 저지층 상에 상기 퓨즈에 중첩되지 않게 패드를 형성하는 단계;
    상기 패드를 덮는 패시베이션층을 형성하는 단계;
    상기 식각 저지층 상의 상기 패시베이션층을 일부 식각하여 상기 패드 상을 여는 패드창 및 상기 퓨즈 상을 여는 퓨즈창을 형성하는 단계;
    상기 노출된 식각 저지층 부분을 선택적으로 제거하는 단계; 및
    상기 식각 저지층 하부의 상기 절연층 부분을 상기 퓨즈가 노출되지 않게 일부 식각하는 단계;를 포함하는 것을 특징으로 하는 식각 저지층을 이용한 패드 및 퓨즈 오픈 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 패시베이션층, 상기 식각 저지층 및 상기 절연층의 일부 식각 단계는 동일한 식각 마스크를 이용하여 수행되는 것을 특징으로 하는 식각 저지층을 이용한 패드 및 퓨즈 오픈 방법.
  4. 반도체 기판 상에 퓨즈를 형성하는 단계;
    상기 퓨즈를 덮는 제1절연층을 형성하는 단계;
    상기 제1절연층 상에 상기 퓨즈에 중첩되지 않게 하부 금속층 패턴을 형성하는 단계;
    상기 하부 금속층 패턴을 덮고 상기 제1절연층 상으로 연장되는 절연 물질의 식각 저지층을 형성하는 단계;
    상기 식각 저지층 상에 상부 금속층을 형성하는 단계;
    상기 식각 저지층 및 상기 상부 금속층을 패터닝하여 상기 퓨즈 상에 중첩되는 식각 저지층 제1패턴을 형성하는 단계;
    상기 제1절연층 및 상기 식각 저지층 제1패턴, 상기 상부 금속층의 패턴을 덮는 제2절연층을 형성하는 단계;
    상기 제2절연층 상에 패드를 형성하는 단계;
    상기 패드를 덮는 패시베이션층을 형성하는 단계;
    상기 패시베이션층 및 상기 식각 저지층 패턴 상의 제2절연층을 일부 식각하여 상기 패드 상을 여는 패드창 및 상기 퓨즈 상을 여는 퓨즈창을 형성하는 단계;
    상기 노출된 식각 저지층 패턴을 선택적으로 제거하는 단계; 및
    상기 식각 저지층 패턴 하부의 상기 제1절연층 부분을 상기 퓨즈가 노출되지 않게 일부 식각하는 단계를 포함하는 것을 특징으로 하는 식각 저지층을 이용한 패드 및 퓨즈 오픈 방법.
  5. 제4항에 있어서,
    상기 식각 저지층 제1패턴을 형성하는 단계에서
    상기 하부 금속층 패턴에 대향되는 상기 상부 금속층 패턴 및 계면의 식각 저지층 제2패턴이 패터닝되어 금속층-유전층-금속층(MIM) 구조의 커패시터가 형성되는 것을 특징으로 하는 식각 저지층을 이용한 패드 및 퓨즈 오픈 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100859491B1 (ko) * 2007-06-25 2008-09-24 주식회사 동부하이텍 반도체 소자 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020001019A (ko) * 2000-06-23 2002-01-09 윤종용 퓨즈를 갖는 반도체 장치의 제조 방법
US20040014260A1 (en) * 2002-07-19 2004-01-22 United Microelectronics Corp. Copper fuse structure and method for manufacturing the same
JP2005217122A (ja) * 2004-01-29 2005-08-11 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
KR20050101023A (ko) * 2004-04-16 2005-10-20 주식회사 하이닉스반도체 반도체 장치의 퓨즈 박스 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020001019A (ko) * 2000-06-23 2002-01-09 윤종용 퓨즈를 갖는 반도체 장치의 제조 방법
US20040014260A1 (en) * 2002-07-19 2004-01-22 United Microelectronics Corp. Copper fuse structure and method for manufacturing the same
JP2005217122A (ja) * 2004-01-29 2005-08-11 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
KR20050101023A (ko) * 2004-04-16 2005-10-20 주식회사 하이닉스반도체 반도체 장치의 퓨즈 박스 형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100859491B1 (ko) * 2007-06-25 2008-09-24 주식회사 동부하이텍 반도체 소자 제조방법

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