KR20070070870A - 플래쉬 메모리 제조 방법 - Google Patents
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Abstract
본 발명은 저항 관리를 용이하게 하면서 일정한 저항값을 유지하는데 적합한 플래쉬 메모리 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 플래쉬 메모리 제조 방법은 액티브 영역과 필드 영역이 정의된 반도체 기판을 제공하는 단계; 상기 액티브 영역 상에 플로팅 게이트용 물질막을 형성하는 단계; 상기 반도체 기판의 전면에 유전체막, 컨트롤 게이트용 제1물질막 및 컨트롤 게이트용 제2물질막을 차례로 형성하는 단계; 상기 필드 영역 상의 상기 컨트롤 게이트용 제2물질막을 식각하여 상기 컨트롤 게이트용 제1물질막을 오픈하는 단계; 상기 필드 영역 및 액티브 영역의 프로파일을 따라 하드마스크용 물질막을 형성하는 단계; 상기 하드마스크용 물질막의 소정 영역 상에 마스크를 형성하는 단계; 상기 마스크를 사용하여 상기 액티브 영역은 상기 하드마스크용 물질막, 상기 컨트롤 게이트용 제2물질막, 상기 컨트롤 게이트용 제1물질막, 상기 유전체막, 및 상기 플로팅 게이트용 물질막을 차례로 식각하고, 상기 필드 영역은 상기 하드마스크용 물질막 및 상기 컨트롤 게이트용 제1물질막을 차례로 식각하는 단계; 결과물의 전면에 층간절연막을 형성하는 단계; 및 상기 층간절연막을 선택적으로 식각하여 상기 액티브 영역은 상기 컨트롤 게이트용 제2물질막을 오픈하면서, 상기 필드 영역은 상기 컨트롤 게이트용 제1물질막을 오픈하는 홀을 형성하는 단계를 포함하며 이에 따라 본 발명은 컨트롤 게이트의 폴리실리콘막의 소자의 저항 패턴으로 사용하여, 저항 변화 또는 저항 변화에 의한 관리를 용이하게 하여 개발 속도를 증가시키는 효과가 있다.
플래쉬 메모리, 플로팅 게이트, 더미 패턴, 컨트롤 게이트, 플로팅 게이트
Description
도 1a 내지 도 1f는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 단면도,
* 도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 액티브 영역
13 : 필드 영역 14 : 플로팅 게이트
15 : 유전체막 16a : 컨트롤 게이트 폴리실리콘
17a : 컨트롤 게이트 텅스텐실리사이드
18 : 제1마스크 19a : 게이트 하드마스크
20 : 제2마스크 21 : 층간절연막
22 : 콘택홀
본 발명은 반도체 제조 기술에 관한 것으로, 특히 플래쉬 메모리 소자의 더미 형성 방법에 관한 것이다.
디바이스가 고집적화 됨에 따라 도전층 패턴의 어려움도 있지만, 주변회로영역의 레이 아웃(Layout) 또는 크리티컬(Critical)하게 되어 있다. 그 중 저항 패턴으로 형성하기 위하여 종래에는 플로팅 게이트의 양 끝단을 콘택홀로 연결하여 저항체로 사용하고 있다.
그러나, 최근 소자가 더 고집적화 됨에 따라 플로팅 게이트의 저항체가 같이 메인으로 사용하고 있는 셀 패턴에서의 저항 수준에 따라 실질적으로 드로잉된 지역의 저항 수준이 계속적으로 바뀌게 됨으로 지속적인 저항 관리가 어렵게 되었다.
따라서, 이러한 문제점 특히, 개발 단계에서의 플로팅 게이트 농도 변경을 해결하고, 계속적인 저항 유지를 위하여 다른 저항 물질을 고려하게 되었다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 저항 관리를 용이하게 하면서 일정한 저항값을 유지하는데 적합한 플래쉬 메모리 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 플래쉬 메모리 제조 방법은 액티브 영역과 필드 영역이 정의된 반도체 기판을 제공하는 단계, 상기 액티브 영역 상에 플로팅 게이트용 물질막을 형성하는 단계, 상기 반도체 기판의 전면에 유전체막, 컨트롤 게이트용 제1물질막 및 컨트롤 게이트용 제2물질막을 차례로 형성하는 단계, 상기 필드 영역 상의 상기 컨트롤 게이트용 제2물질막을 식각하여 상기 컨트롤 게이트용 제1물질막을 오픈하는 단계, 상기 필드 영역 및 액티브 영역의 프로파일을 따라 하드마스크용 물질막을 형성하는 단계, 상기 하드마스크용 물질막의 소정 영역 상에 마스크를 형성하는 단계, 상기 마스크를 사용하여 상기 액티브 영역은 상기 하드마스크용 물질막, 상기 컨트롤 게이트용 제2물질막, 상기 컨트롤 게이트용 제1물질막, 상기 유전체막, 및 상기 플로팅 게이트용 물질막을 차례로 식각하고, 상기 필드 영역은 상기 하드마스크용 물질막 및 상기 컨트롤 게이트용 제1물질막을 차례로 식각하는 단계, 결과물의 전면에 층간절연막을 형성하는 단계, 및 상기 층간절연막을 선택적으로 식각하여 상기 액티브 영역은 상기 컨트롤 게이트용 제2물질막을 오픈하면서, 상기 필드 영역은 상기 컨트롤 게이트용 제1물질막을 오픈하는 홀을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참 조하여 설명하기로 한다.
도 1a 내지 도 1f는 본 발명의 일실시예에 따른 플래쉬 메모리 제조 방법을 도시한 단면도이다.
도 1a에 도시된 바와 같이, 액티브 영역(12)과 필드 영역(13)이 정의된 반도체 기판(11)의, 액티브 영역(12) 상에 플로팅 게이트용 폴리실리콘막(14)을 증착한다.
이어서, 액티브 영역(12) 및 필드 영역(13)의 단차를 따라 ONO(Oxide Nitride Oxide) 구조의 유전체막체(15)을 증착한다.
계속해서, 유전체막체(15) 상에 컨트롤 게이트용 폴리실리콘막(16) 및 컨트롤 게이트용 텅스텐실리사이드(17)를 차례로 형성한다.
도 1b에 도시된 바와 같이, 컨트롤 게이트용 텅스텐실리사이드(17)의 소정 영역을 오픈하는 제1마스크(18)를 형성한다. 제1마스크(18)는, 저항 패턴 영역의 텅스텐실리사이드를 식각하기 위한 마스크이며, 포토레지스트로 형성한다.
이어서, 제1마스크(18)를 식각베리어로 하여 필드 영역(13) 상의 컨트롤 게이트용 텅스텐실리사이드(17)를 컨트롤 게이트용 폴리실리콘막(16)이 드러날 때까지 선택적으로 식각한다. 컨트롤 게이트용 텅스텐실리사이드(17) 식각 후 제1마스크(18)를 스트립한다. 이하, 컨트롤 게이트용 텅스텐실리사이드를 컨트롤 게이트 텅스텐실리사이드(17a)로 나타낸다.
도 1c에 도시된 바와 같이, 액티브 영역(12)과 필드 영역(13)의 단차를 따라 게이트 하드마스크용 물질막(18)을 증착한다. 게이트 하드마스크용 물질막(18)은 질화막 계열의 물질을 사용한다.
도 1d에 도시된 바와 같이, 게이트 하드마스크용 물질막(18)의 소정 영역 상에 제2마스크(20)를 형성한다. 제2마스크(20)는, 저항체로 사용될 부분과 플래쉬 디바이스를 형성할 부분을 패터닝하는 마스크이며, 포토레지스트로 형성한다.
도 1e에 도시된 바와 같이, 제2마스크(20)를 식각베리어로 하여 액티브 영역(12) 상의 게이트용 하드마스크(19), 컨트롤 게이트용 텅스텐실리사이드(17a), 컨트롤 게이트용 폴리실리콘막(16), 유전체막(15) 및 플로팅 게이트용 폴리실리콘막(15)을 차례로 식각하여 게이트 패턴을 형성한다.
이어서, 제2마스크(20)를 식각베리어로 하여 필드 영역(13) 상의 게이트 하드마스크용 물질막(19) 및 컨트롤 게이트용 폴리실리콘막(16)을 식각하여 저항 패턴을 형성한다. 패터닝 후, 제2마스크(20)는 스트립한다.
이하, 게이트용 하드마스크(19a), 컨트롤 게이트 텅스텐실리사이드(17b), 컨트롤 게이트 폴리실리콘막(16a), 유전체막(15a) 및 플로팅 게이트 폴리실리콘막(15a)으로 나타낸다.
도 1f에 도시된 바와 같이, 액티브 영역 상의 게이트 패턴과 필드 영역 상의 저항 패턴을 포함하는 전면에 층간절연막(21)을 증착한다.
이 후, 층간절연막을 선택적으로 식각하여 액티브 영역의 게이트 패턴에서 컨트롤 게이트 텅스텐실리사이드(17b)가 드러나는 타겟으로, 필드 영역의 컨트롤 게이트 폴리실리콘막(15a)이 드러나는 타겟으로 콘택홀(22)을 형성한다.
콘택홀(22)을 저항 패턴의 양 끝단에 형성하여 저항체로 사용한다.
상술한 바와 같이, 저항 패턴으로 도핑 농도 변경이 없는 컨트롤 게이트의 폴리실리콘막을 사용하여, 종래에 문제가 되었던 저항 관리의 어려움을 개선할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 컨트롤 게이트의 폴리실리콘막의 소자의 저항 패턴으로 사용하여, 저항 변화 또는 저항 변화에 의한 관리를 용이하게 하여 개발 속도를 증가시키는 효과가 있다.
Claims (6)
- 액티브 영역과 필드 영역이 정의된 반도체 기판을 제공하는 단계;상기 액티브 영역 상에 플로팅 게이트용 물질막을 형성하는 단계;상기 반도체 기판의 전면에 유전체막, 컨트롤 게이트용 제1물질막 및 컨트롤 게이트용 제2물질막을 차례로 형성하는 단계;상기 필드 영역 상의 상기 컨트롤 게이트용 제2물질막을 식각하여 상기 컨트롤 게이트용 제1물질막을 오픈하는 단계;상기 필드 영역 및 액티브 영역의 프로파일을 따라 하드마스크용 물질막을 형성하는 단계;상기 하드마스크용 물질막의 소정 영역 상에 마스크를 형성하는 단계;상기 마스크를 사용하여 상기 액티브 영역은 상기 하드마스크용 물질막, 상기 컨트롤 게이트용 제2물질막, 상기 컨트롤 게이트용 제1물질막, 상기 유전체막, 및 상기 플로팅 게이트용 물질막을 차례로 식각하고, 상기 필드 영역은 상기 하드마스크용 물질막 및 상기 컨트롤 게이트용 제1물질막을 차례로 식각하는 단계;결과물의 전면에 층간절연막을 형성하는 단계; 및상기 층간절연막을 선택적으로 식각하여 상기 액티브 영역은 상기 컨트롤 게이트용 제2물질막을 오픈하면서, 상기 필드 영역은 상기 컨트롤 게이트용 제1물질막을 오픈하는 홀을 형성하는 단계를 포함하는 플래쉬 메모리 제조 방법.
- 제1항에 있어서,상기 플로팅 게이트용 물질막과 상기 컨트롤 게이트용 제1물질막은 폴리실리콘막을 사용하는 플래쉬 메모리 제조 방법.
- 제1항에 있어서,상기 컨트롤 게이트용 제2물질막은 텅스텐막 또는 텅스텐실리사이드를 사용하는 플래쉬 메모리 제조 방법.
- 제1항에 있어서,상기 마스크를 사용하여 상기 액티브 영역은 상기 하드마스크용 물질막, 상기 컨트롤 게이트용 제2물질막, 상기 컨트롤 게이트용 제1물질막, 상기 유전체막, 및 상기 플로팅 게이트용 물질막을 차례로 식각하고, 상기 필드 영역은 상기 하드마스크용 물질막 및 상기 컨트롤 게이트용 제1물질막을 차례로 식각하는 단계는,동시에 식각하거나 상기 필드 영역을 분리 하여 식각하는 플래쉬 메모리 제조 방법.
- 제1항에 있어서,상기 마스크는 포토레지스트로 형성하는 플래쉬 메모리 제조 방법.
- 제1항에 있어서,상기 유전체막은,ONO 구조로 형성하는 플래쉬 메모리 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020050133841A KR20070070870A (ko) | 2005-12-29 | 2005-12-29 | 플래쉬 메모리 제조 방법 |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
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Family
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|---|---|---|---|
| KR1020050133841A KR20070070870A (ko) | 2005-12-29 | 2005-12-29 | 플래쉬 메모리 제조 방법 |
Country Status (1)
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|---|---|
| KR (1) | KR20070070870A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120037974A1 (en) * | 2010-08-16 | 2012-02-16 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US8772855B2 (en) | 2009-09-15 | 2014-07-08 | Samsung Electronics Co., Ltd. | Semiconductor device including resistor and method of fabricating the same |
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2005
- 2005-12-29 KR KR1020050133841A patent/KR20070070870A/ko not_active Application Discontinuation
Cited By (3)
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| US20120037974A1 (en) * | 2010-08-16 | 2012-02-16 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US8502298B2 (en) * | 2010-08-16 | 2013-08-06 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
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