KR20050097223A - 반도체 장치 제조방법 - Google Patents

Abstract

본 발명은 반도체 장치 제조방법에 관한 것으로, 기판의 상부에 패드산화막과 질화막을 증착하고, 그 질화막을 식각의 하드 마스크로 사용하는 식각공정으로 얕은 트렌치를 형성하고, 그 얕은 트렌치 내에 위치하는 산화막을 형성하는 단계와, 상기 산화막의 상부 일부를 식각하여 기판의 트렌치 상부 측면 일부가 노출되도록 하는 단계와, 상기 노출된 기판 영역에 터널 산화막, 플로팅 게이트, 콘트롤 게이트를 순차적으로 형성하는 단계로 구성된다. 이와 같이 구성된 본 발명은 이이피롬 또는 플래시 이이피롬의 제조공정에서 전체 집적도를 저하시키지 않으면서, 셀의 면적을 실질적으로 증가시켜 셀 전류를 증가시킬 수 있는 효과가 있다. 또한, 그 셀 전류의 증가에 따라 센스 앰프의 센싱 수준이 상대적으로 낮은 것을 사용하여도 정확한 센싱이 이루어지도록 할 수 있어, 제조비용과 전체 반도체 장치의 집적도를 보다 향상시킬 수 있는 효과가 있다.

Description

반도체 장치 제조방법{manufacturing method for semiconductor device}

본 발명은 반도체 장치 제조방법에 관한 것으로, 특히 이이피롬(EEPROM) 또는 플래시 이이피롬(flash EEPROM) 셀의 면적을 증가시키기 않고 셀 전류를 증가시킬 수 있는 반도체 장치 제조방법에 관한 것이다.

일반적으로 이이피롬(Electrically Erasable and Programmable Read Only Memory} 또는 플래시 이이피롬은 전기적으로 데이터를 삭제할 수 있으며, 프로그램을 할 수 있는 방식의 롬을 지칭한다.

이와 같은 이이피롬 또는 플래시 이이피롬은 그 집적도의 심화에 따라 셀 트랜지스터의 크기 또한 작아지게 되어, 셀에 저장되는 전류의 양은 극히 미세한 수준이다.

이와 같이 미세한 셀 전류를 센싱하기 위해서는 보다 센싱 수준이 높은 센스 앰프를 사용해야 하며, 그에 따르는 부가 회로의 면적이 증가하게 되었다.

상기와 같은 문제점을 감안한 본 발명은 이이피롬 또는 플래시 이이피롬의 집적도의 변화 없이 셀 전류를 증가시킬 수 있는 반도체 장치 제조방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명은 기판의 상부에 패드산화막과 질화막을 증착하고, 그 질화막을 식각의 하드 마스크로 사용하는 식각공정으로 얕은 트렌치를 형성하고, 그 얕은 트렌치 내에 위치하는 산화막을 형성하는 단계와, 상기 산화막의 상부 일부를 식각하여 기판의 트렌치 상부 측면 일부가 노출되도록 하는 단계와, 상기 노출된 기판 영역에 터널 산화막, 플로팅 게이트, 콘트롤 게이트를 순차적으로 형성하는 단계로 구성함에 그 특징이 있다.

상기와 같이 구성되는 본 발명의 실시 예들을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 1a 내지 도 1l은 본 발명에 따르는 반도체 장치의 일실시 제조공정 수순단면도이다.

이에 도시한 바와 같이 먼저, 도 1a에서와 같이 기판(1)의 상부에 패드산화막(2)과 질화막(3)을 순차적으로 증착한다.

그 다음, 도 1b와 같이 상기 질화막(3)의 상부일부를 소정의 면적으로 노출시키는 포토레지스트(PR) 패턴을 형성한다.

이때 상기 질화막(3)의 노출 영역간의 간격은 동일하며, 그 다수로 노출된다.

그 다음, 도 1c에 도시한 바와 같이 상기 포토레지스트(PR) 패턴을 식각마스크로 사용하는 식각공정으로 상기 노출된 질화막(3)과 그 하부의 패드산화막(2)을 식각하여 그 하부의 기판(1) 상부를 노출시킨다.

그 다음, 상기 포토레지스트(PR)를 제거하고, 노출된 질화막(3)을 식각의 하드 마스크로 사용하는 식각공정으로 기판(1)에 얕은 트렌치를 형성한다.

그 다음, 도 1d에 도시한 바와 같이 상기 구조의 상부전면에 산화막(4)을 증착한다.

그 다음, 도 1e에 도시한 바와 같이 상기 증착된 산화막(4)을 평탄화하여 상기 얕은 트렌치 내에만 산화막(4)을 위치시켜 얕은 트렌치 아이솔레이션을 형성한다.

그 다음, 도 1f에 도시한 바와 같이 상기 구조의 상부전면에 포토레지스트(PR)를 도포하고, 상기 산화막(4)의 상부를 노출시키는 패턴을 형성한다.

그 다음, 도 1g에 도시한 바와 같이 상기 노출된 산화막(4)의 상부일부를 제거하여, 기판(1)에 형성된 얕은 트렌치의 상부 측면 일부를 노출시킨다.

그 다음, 도 1h에 도시한 바와 같이 상기 질화막(3)과 패드산화막(2)을 제거하고, 산화막 증착공정을 통해 상기 노출된 기판(1)영역에 터널 산화막(5)을 형성한다.

상기 터널 산화막(5)의 기판(1)의 평탄한 상면뿐만 아니라 트렌치의 상부 경사면에도 형성된다.

이처럼 터널 산화막(5)의 기판(1)과의 접촉 면적은 동일한 집적도를 가지는 소자에 대하여 보다 넓어지게 되며, 이에 따라 셀 전류를 증가시킬 수 있게 된다.

그 다음, 도 1i에 도시한 바와 같이 상기 구조의 상부전면에 다결정 실리콘(6)을 증착한다.

그 다음, 도 1j에 도시한 바와 같이 상기 다결정 실리콘(6)의 상부에 포토레지스트(PR) 패턴을 형성하여 상기 터널 산화막(5)의 상부 측에 위치하는 포토레지스트(PR) 패턴을 형성한다.

그 다음, 도 1k에 도시한 바와 같이 상기 포토레지스트(PR) 패턴을 식각마스크로 사용하는 식각공정으로 상기 노출된 다결정 실리콘(6)을 식각하여 상기 터널 산화막(5) 상에 선택적으로 위치하는 다결정 실리콘(6) 플로팅 게이트를 형성한다.

그 다음, 도 1l에 도시한 바와 같이 상기 구조의 상부 전면에 콘트롤 게이트(7)를 형성한다.

이와 같이 본 발명은 이이피롬 또는 플래시 이이피롬의 소자간의 절연을 위한 아이솔레이션을 형성하는 과정에서 그 산화막(4)이 트렌치의 하부측에만 위치하도록 하고, 그 트렌치의 상부일부를 셀 영역으로 사용함으로써, 전체 면적의 증가 없이 셀의 면적을 증가시키게 된다.

이에 따라 각 셀의 셀 전류는 보다 증가하게 되며, 센스 앰프의 센싱 수준이 조금 낮은 것을 사용하여도 셀 전류를 충분히 센싱할 수 있게 된다.

도 2a 내지 도 2k는 본 발명에 따르는 반도체 장치 제조방법의 다른 실시 예의 제조공정 수순 단면도이다.

이와 같은 실시 예는 상기 도 1a 내지 도 1l을 통해 설명한 실시 예의 공정단계를 줄일 수 있는 예이며, 이를 보다 상세히 설명한다.

먼저, 도 2a에 도시한 바와 같이 기판(1)의 상부에 패드산화막(2)과 질화막(3)을 순차적으로 증착한다.

그 다음, 도 2b와 같이 상기 질화막(3)의 상부일부를 소정의 면적으로 노출시키는 포토레지스트(PR) 패턴을 형성한다.

이때 상기 질화막(3)의 노출 영역간의 간격은 동일하며, 그 다수로 노출된다.

그 다음, 도 2c에 도시한 바와 같이 상기 포토레지스트(PR) 패턴을 식각마스크로 사용하는 식각공정으로 상기 노출된 질화막(3)과 그 하부의 패드산화막(2)을 식각하여 그 하부의 기판(1) 상부를 노출시킨다.

그 다음, 상기 포토레지스트(PR)를 제거하고, 노출된 질화막(3)을 식각의 하드 마스크로 사용하는 식각공정으로 기판(1)에 얕은 트렌치를 형성한다.

그 다음, 도 2d에 도시한 바와 같이 상기 구조의 상부전면에 산화막(4)을 증착한다.

그 다음, 도 2e에 도시한 바와 같이 상기 증착된 산화막(4)을 평탄화하여 상기 얕은 트렌치 내에만 산화막(4)을 위치시켜 얕은 트렌치 아이솔레이션을 형성한다.

그 다음, 도 2f에 도시한 바와 같이 상기 질화막(3)과 패드산화막(2)을 제거한다.

이때의 질화막(3)과 패드산화막(2)을 제거하는 과정에서 상기 형성된 산화막(4)의 상부일부도 식각되며, 이에 따라 기판(1)에 형성된 트렌치의 상부 측면이 일부 노출된다.

이와 같은 방법은 상기 도 1f와 도 1g에 도시한 과정을 단일공정으로 단축함으로써, 제공공정을 보다 단순화 할 수 있게 된다.

그 다음, 도 2g에 도시한 바와 같이 산화막 증착공정을 통해 상기 노출된 기판(1)영역에 터널 산화막(5)을 형성한다.

상기 터널 산화막(5)의 기판(1)의 평탄한 상면뿐만 아니라 트렌치의 상부 경사면에도 형성된다.

이처럼 터널 산화막(5)의 기판(1)과의 접촉 면적은 동일한 집적도를 가지는 소자에 대하여 보다 넓어지게 되며, 이에 따라 셀 전류를 증가시킬 수 있게 된다.

그 다음, 도 2h에 도시한 바와 같이 상기 구조의 상부전면에 다결정 실리콘(6)을 증착한다.

그 다음, 도 2i에 도시한 바와 같이 상기 다결정 실리콘(6)의 상부에 포토레지스트(PR) 패턴을 형성하여 상기 터널 산화막(5)의 상부 측에 위치하는 포토레지스트(PR) 패턴을 형성한다.

그 다음, 도 3j에 도시한 바와 같이 상기 포토레지스트(PR) 패턴을 식각마스크로 사용하는 식각공정으로 상기 노출된 다결정 실리콘(6)을 식각하여 상기 터널 산화막(5) 상에 선택적으로 위치하는 다결정 실리콘(6) 플로팅 게이트를 형성한다.

그 다음, 도 2k에 도시한 바와 같이 상기 구조의 상부 전면에 콘트롤 게이트(7)를 형성한다.

상기한 바와 같이 이이피롬 또는 플래시 이이피롬의 제조공정에서 전체 집적도를 저하시키지 않으면서, 셀의 면적을 실질적으로 증가시켜 셀 전류를 증가시킬 수 있는 효과가 있다.

또한, 그 셀 전류의 증가에 따라 센스 앰프의 센싱 수준이 상대적으로 낮은 것을 사용하여도 정확한 센싱이 이루어지도록 할 수 있어, 제조비용과 전체 반도체 장치의 집적도를 보다 향상시킬 수 있는 효과가 있다.

도 1a 내지 도 1l은 본 발명에 따르는 반도체 장치 제조공정 일실시예의 수순단면도.

도 2a 내지 도 2k는 본 발명에 따르는 반도체 장치 제조공정 다른 실시예의 수순단면도.

*도면의 주요 부분에 대한 부호의 설명*

1:기판 2:패드산화막

3:질화막 4:산화막

5:터널 산화막 6:다결정실리콘

7:콘트롤 게이트

Claims (2)

1. 기판의 상부에 패드산화막과 질화막을 증착하고, 그 질화막을 식각의 하드 마스크로 사용하는 식각공정으로 얕은 트렌치를 형성하고, 그 얕은 트렌치 내에 위치하는 산화막을 형성하는 단계와,

   상기 산화막의 상부 일부를 식각하여 기판의 트렌치 상부 측면 일부가 노출되도록 하는 단계와,

   상기 노출된 기판 영역에 터널 산화막, 플로팅 게이트, 콘트롤 게이트를 순차적으로 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 장치 제조방법.
2. 제 1항에 있어서, 상기 산화막의 상부 일부를 식각하여 기판의 트렌치 상부 측면 일부를 노출시키는 단계는 포토레지스트를 식각마스크로 사용하여 산화막의 상부 일부를 식각하거나, 상기 질화막과 패드 산화막을 식각하는 과정에서 트렌치 내의 산화막의 상부 일부가 식각되도록 하는 것을 특징으로 하는 반도체 장치 제조방법.