KR102566157B1 - 표시장치 - Google Patents

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Abstract

표시장치가 제공된다. 표시장치는 표시영역 및 비표시영역을 포함하는 표시장치로서, 복수의 박막 트랜지스터를 포함하는 제1 표시 기판, 상기 제1 표시 기판과 대향하는 제2 표시 기판 및 상기 제1 표시 기판과 상기 제2 표시 기판 사이의 상기 비표시영역에 배치되어 상기 제1 표시 기판과 상기 제2 표시 기판을 접합시키는 시일 부재를 포함하되, 상기 각 박막 트랜지스터는 게이트 전극을 포함하고, 상기 복수의 박막 트랜지스터 중 적어도 하나의 박막 트랜지스터의 상기 게이트 전극은 상기 시일 부재와 두께 방향으로 중첩하는 표시장치일 수 있다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것으로, 더욱 상세하게는 서로 대향하는 기판을 시일 부재에 의해 결합하는 구조를 갖는 표시장치이다.
표시장치는 이미지 또는 영상과 같은 시각 정보를 사용자에게 제공하기 위하여 사용되는 장치이다. 이러한 표시장치는 이미지 또는 영상과 같은 시각 정보를 표현하기 위하여 다양한 형태로 제작되고 있다.
표시장치는 하부 기판과 상부 기판을 접합할 때 시일 부재를 이용할 수 있다. 시일 부재로 통상 사용되는 프릿은 접합을 위해 레이저가 사용된다. 레이저는 시일 부재에 중첩한 배선들에 영향을 줄 수 있다. 이를 회피하기 위해 구동 소자를 시일 부재의 내측으로 위치시키면 데드 스페이스가 늘어날 수 있다.
본 발명이 해결하고자 하는 과제는 데드 스페이스를 줄이고 베젤이 얇은 표시장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시장치는 표시영역 및 비표시영역을 포함하는 표시장치로서, 복수의 박막 트랜지스터를 포함하는 제1 표시 기판, 상기 제1 표시 기판과 대향하는 제2 표시 기판 및 상기 제1 표시 기판과 상기 제2 표시 기판 사이의 상기 비표시영역에 배치되어 상기 제1 표시 기판과 상기 제2 표시 기판을 접합시키는 시일 부재를 포함하되, 상기 각 박막 트랜지스터는 게이트 전극을 포함하고, 상기 복수의 박막 트랜지스터 중 적어도 하나의 박막 트랜지스터의 상기 게이트 전극은 상기 시일 부재와 두께 방향으로 중첩하는 표시장치다.
상기 적어도 하나의 박막 트랜지스터는 제1 박막 트랜지스터이고, 상기 복수의 박막 트랜지스터는 상기 제1 박막 트랜지스터에 인접 배치되고 상기 비표시영역에 위치하는 제2 박막 트랜지스터를 더 포함하되, 상기 제1 박막 트랜지스터의 소스/드레인 전극은 제1 도전층으로 이루어지고, 상기 제2 박막 트랜지스터의 소스/드레인 전극은 상기 제1 도전층과 상이한 층에 위치하는 제2 도전층으로 이루어질 수 있다.
상기 제1 박막 트랜지스터의 게이트 전극 및 상기 제2 박막 트랜지스터의 게이트 전극은 상기 제1 도전층 및 상기 제2 도전층과 상이한 층에 위치하는 제3 도전층으로 이루어질 수 있다.
표시장치의 상기 복수의 박막 트랜지스터는 상기 표시영역에 배치된 제3 박막 트랜지스터를 더 포함할 수 있다.
상기 제3 박막 트랜지스터의 상기 게이트 전극은 상기 제3 도전층으로 이루어지고, 상기 제3 박막 트랜지스터의 소스/드레인 전극은 상기 제2 도전층으로 이루어질 수 있다.
상기 비표시 영역은 게이트 구동부를 포함하되, 상기 게이트 구동부는 상기 제1 박막 트랜지스터와 상기 제2 박막 트랜지스터를 포함할 수 있다.
상기 표시장치는 직사각형 형상을 갖고, 상기 게이트 구동부는 상기 표시장치의 제1 변 에지에 위치할 수 있다.
상기 제1 도전층은 몰리브덴(Mo)을 포함하고, 상기 제2 도전층은 알루미늄(Al)을 포함할 수 있다.
표시장치는 상기 제1 박막 트랜지스터의 상기 드레인 전극과 연결되고, 상기 제2 도전층으로 이루어진 전원 배선을 더 포함할 수 있다.
상기 제2 박막 트랜지스터의 게이트 전극은 상기 시일 부재와 두께 방향으로 비중첩할 수 있다.
상기 표시장치는 직사각형 형상을 갖고, 상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터는 상기 표시장치의 제1 변 에지에 위치할 수 있다.
표시장치는 상기 제1 변에 대향하는 상기 표시장치의 제2 변 에지에 위치하는 금속 패턴층을 더 포함할 수 있다.
상기 금속 패턴층은 시일 부재와 두께 방향으로 중첩할 수 있다.
상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터는 각각 복수개이고, 상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터는 상기 제1 변에 대향하는 상기 표시장치의 제2 변 에지에 더 위치할 수 있다.
표시장치는 상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터 사이에 배치된 클럭 배선을 더 포함할 수 있다.
상기 적어도 하나의 박막 트랜지스터는 제1 박막 트랜지스터이고, 상기 복수의 박막 트랜지스터는 상기 제1 박막 트랜지스터에 인접 배치되고 상기 비표시영역에 위치하는 제2 박막 트랜지스터 및 제3 박막 트랜지스터를 더 포함하되, 상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터의 소스/드레인 전극은 제1 도전층으로 이루어지고, 상기 제3 박막 트랜지스터의 소스/드레인 전극은 상기 제1 도전층과 상이한 층에 위치하는 제2 도전층으로 이루어질 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시장치는 표시영역 및 비표시영역을 포함하는 기판, 상기 기판 상의 제1 도전층, 상기 제1 도전층 상의 제1 절연층, 상기 제1 절연층 상의 제2 도전층, 상기 제2 도전층 상의 제2 절연층 및 상기 제2 절연층 상의 제3 도전층을 포함하되, 상기 제3 도전층은 몰리브덴(Mo)을 포함하고, 상기 제3 도전층은 상기 표시영역에는 위치하지 않고, 상기 비표시영역에 위치하는 표시장치다.
표시장치는 상기 제3 도전층 상에 중첩 배치된 시일 부재를 더 포함할 수 있다.
표시장치는 상기 제3 도전층과 상기 시일 부재 사이에 배치된 전원 배선을 더 포함할 수 있다.
상기 제2 도전층은 알루미늄(Al)을 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시장치에 의하면, 데드 스페이스를 줄이고 베젤이 얇은 표시장치를 구현할 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 유기발광 표시장치의 블럭도이다.
도 2는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 3은 본 발명의 일 실시예에 따른 게이트 구동회로의 구동 스테이지의 블럭도이다.
도 4는 본 발명의 일 실시예에 따른 유기발광 표시장치의 배치도이다.
도 5은 도 4의 I1-I1’ 및 I2-I2’를 따라 자른 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 유기발광 표시장치의 배치도이다.
도 7은 도 6의 II1-II1’ 및 II2-II2’를 따라 자른 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 유기발광 표시장치의 배치도이다.
도 9은 도 8의 III-III’’을 따라 자른 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 유기발광 표시장치의 배치도이다.
도 11은 도 10의 IV1-IV1’ 및 IV2-IV2’를 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
명세서 전체를 통하여 동일하거나 유사한 부분에 대해서는 동일한 도면 부호를 사용한다.
표시장치는 동영상이나 정지영상을 표시하는 장치로서, 표시장치는 이동 통신 단말기, 스마트폰, 태블릿, 스마트 워치 및 내비게이션 등과 같은 휴대용 전자 기기뿐만 아니라 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시장치는 유기발광 표시장치, 액정 표시장치이나, 전계 방출 디스플레이(field emission display, FED) 패널이나, 전기영동장치 등일 수 있다. 이하의 실시예에서는 표시장치로서 유기발광 표시장치를 예로 하여 설명하지만, 이에 제한되지 않고 발명의 사상을 변경하지 않는 한 다른 표시장치에도 적용될 수 있다.
이하, 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 유기발광 표시장치의 블럭도이다.
유기발광 표시장치는 타이밍 제어부(TC), 게이트 구동부(GDC), 데이터 구동부(DDC) 및 표시부(DP)를 포함한다.
타이밍 제어부(TC)는 입력 영상신호들(미도시)을 수신하고, 게이트 구동부(GDC)와의 인터페이스 사양에 맞도록 입력 영상신호들의 데이터 포맷을 변환하여 영상 데이터들(D-RGB)을 생성한다. 타이밍 제어부(TC)는 영상 데이터들(D-RGB)과 각종 제어 신호들(DCS, GCS)을 출력한다.
게이트 구동부(GDC)는 타이밍 제어부(TC)로부터 게이트 제어 신호(GCS)를 수신한다.　게이트 제어 신호(GCS)는 게이트 구동부(GDC)의 동작을 개시하는 수직개시신호, 신호들의 출력 시기를 결정하는 클럭신호 등을 포함할 수 있다. 게이트 구동부(GDC)는 복수 개의 주사 신호들을 생성하고, 복수 개의 주사 신호들을 후술하는 복수 개의 주사 라인들(SL1~SLn)에 순차적으로 출력한다.　또한, 게이트 구동부(GDC)는 게이트 제어 신호(GCS)에 응답하여 복수 개의 발광 제어 신호들을 생성하고, 후술하는 복수 개의 발광 라인들(EL1~ELn)에 복수 개의 발광 제어 신호들을 출력한다.
도 1에서 복수 개의 주사 신호들과 복수 개의 발광 제어 신호들이 하나의 게이트 구동부(GDC)로부터 출력되는 것으로 도시하였지만, 본 발명은 이에 한정되는 것은 아니다. 본 발명의 일 실시예에서, 복수 개의 게이트 구동부(GDC)가 복수 개의 주사 신호들을 분할하여 출력하고, 복수 개의 발광 제어 신호들을 분할하여 출력할 수 있다. 또한, 본 발명의 일 실시예에서, 복수 개의 주사 신호들을 생성하여 출력하는 구동회로와 복수 개의 발광 제어 신호들을 생성하여 출력하는 구동회로는 별개로 구분될 수 있다.
데이터 구동부(DDC)는 타이밍 제어부(TC)로부터 데이터 제어 신호(DCS) 및 영상 데이터들(D-RGB)을 수신한다. 데이터 구동부(DDC)는 영상 데이터들(D-RGB)을 데이터 신호들로 변환하고, 데이터 신호들을 후술하는 복수 개의 데이터 라인들(DL1~DLm)에 출력한다. 데이터 신호들은 영상 데이터들(D-RGB)의 계조값에 대응하는 아날로그 전압들이다.
표시부(DP)는 복수 개의 주사 라인들(SL1~SLn), 복수 개의 발광 라인들(EL1~ELn), 복수 개의 데이터 라인들(DL1~DLm), 및 복수 개의 화소들(PX)을 포함한다. 복수 개의 주사 라인들(SL1~SLn)은 제1 방향(DR1)으로 연장되고, 제1 방향(DR1)에 직교하는 제2 방향(DR2)으로 나열된다. 복수 개의 발광 라인들(EL1~ELn) 각각은 복수 개의 주사 라인들(SL1~SLn) 중 대응하는 주사 라인에 나란하게 배열될 수 있다. 복수 개의 데이터 라인들(DL1~DLm)은 복수 개의 주사 라인들(SL1~SLn)과 절연되게 교차한다. 복수 개의 화소들(PX) 각각은 복수 개의 주사 라인들(SL1~SLn) 중 대응하는 주사 라인, 복수 개의 발광 라인들(EL1~ELn) 중 대응하는 발광 라인, 및 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들에 접속된다.
복수 개의 화소들(PX) 각각은 제1 전압(ELVDD) 및 제1 전압(ELVDD)보다 낮은 레벨의 제2 전압(ELVSS)을 수신한다. 복수 개의 화소들(PX) 각각은 제1 전압(ELVDD)이 인가되는 전원 라인(PL)에 접속된다. 복수 개의 화소들(PX) 각각은 초기화 전압(Vint)을 수신하는 초기화 라인(RL)에 접속된다.
복수 개의 화소들(PX) 각각은 3개의 주사 라인들에 전기적으로 연결될 수 있다. 도 1에 도시된 것과 같이, 제2 번째 화소행의 화소들은 제1 번째 내지 제3 번째 주사 라인(SL1 내지 SL3)에 연결될 수 있다.
복수 개의 화소들(PX)은 레드 컬러를 발광하는 레드 화소들, 그린 컬러를 발광하는 그린 화소들, 및 블루 컬러를 발광하는 블루 화소들을 포함할 수 있다. 복수 개의 화소들(PX) 각각은 유기발광 다이오드(미도시) 및 유기발광 다이오드의 발광을 제어하는 화소의 구동회로(미도시)를 포함한다. 레드 화소의 유기발광 다이오드, 그린 화소의 유기발광 다이오드, 및 블루 화소의 유기발광 다이오드는 서로 다른 물질의 발광층을 포함할 수 있다.
도시하진 않았으나, 표시부(DP)은 복수 개의 더미 주사 라인들을 더 포함할 수 있다. 표시부(DP)은 제1 번째 화소행의 화소들(PX)에 연결된 더미 주사 라인 및 제n 번째 화소행의 화소들(PX)에 연결된 더미 주사 라인을 더 포함할 수 있다. 또한, 복수 개의 데이터 라인들(DL1~DLm) 중 어느 하나의 데이터 라인에 연결된 화소들(이하, 화소열의 화소들)은 서로 연결될 수 있다. 화소열의 화소들 중 인접하는 2개의 화소들이 전기적으로 연결될 수 있다.
타이밍 제어부(TC), 데이터 구동부(DDC) 및 게이트 구동부(GDC)는 칩의 형태로 기판에 실장 되거나, 기판의 외부에 실장 되어 표시부(DP)와 연결될 수 있다.
이상에서, 도 1을 참조하여 일 실시예에 따른 유기발광 표시장치를 설명하였으나, 본 발명의 표시장치는 이에 제한되지 않는다. 화소 구동회로의 구성에 따라 신호라인들이 더 추가되거나, 생략될 수 있다. 또한, 하나의 화소와 주사 라인들의 연결관계도 변경될 수 있다.
도 2는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 2에는 복수 개의 데이터 라인들(DL1~DLm) 중 k번째 데이터 라인(DLk)에 연결된 i번째 화소(PXi)를 예시적으로 도시하였다. i번째 화소(PXi)는 i번째 주사 라인(SLi)에 인가된 i번째 주사 신호(Si)에 응답하여 활성화된다.
i번째 화소(PXi)는 유기발광 다이오드(OLED) 및 유기발광 다이오드를 제어하는 화소 구동회로를 포함한다. 화소 구동회로는 7개의 박막 트랜지스터들(T1~T7) 및 하나의 커패시터(Cst)를 포함할 수 있다. 이하, 7개의 박막 트랜지스터들(T1~T7)은 N타입의 박막 트랜지스터인 것으로 설명된다. 본 발명의 일 실시예에서 박막 트랜지스터들(T1~T7)은 P타입의 박막 트랜지스터일 수도 있다. 도 2를 설명함에 있어서 트랜지스터는 박막 트랜지스터를 의미한다.
구동 트랜지스터는 유기발광 다이오드(OLED)에 공급되는 구동전류를 제어한다. 본 발명의 실시예에서 구동 트랜지스터는 제1 트랜지스터(T1)일 수 있다. 제1 트랜지스터(T1)의 출력전극은 유기발광 다이오드(OLED)와 전기적으로 연결된다. 제1 트랜지스터(T1)의 출력전극은 유기발광 다이오드(OLED)의 애노드와 직접 접촉하거나, 다른 트랜지스터를 경유하여 연결될 수 있다.
제어 트랜지스터의 제어 전극은 제어 신호를 수신할 수 있다. i번째 화소(PXi)에 인가되는 제어 신호는 i-1번째 주사 신호(Si-1), i번째 주사 신호(Si), i+1번째 주사 신호(Si+1), 데이터 신호(Dk), 및 i번째 발광 제어 신호(Ei)를 포함할 수 있다. 본 발명의 실시예에서 제어 트랜지스터는 제2 내지 제7 트랜지스터들(T2~T7)을 포함할 수 있다.
제4 트랜지스터(T4)의 출력 전극과 제1 트랜지스터(T1)의 제어 전극 사이의 노드는 제1 노드(N1)로 정의되고, 제7 트랜지스터(T7)와 커패시터(Cst) 사이의 노드는 제2 노드(N2)로 정의된다.
제1 트랜지스터(T1)는 제5 트랜지스터(T5)를 경유하여 제1 전압(ELVDD)을 수신하는 입력 전극, 제1 노드(N1)에 접속된 제어 전극, 및 출력 전극을 포함한다. 제1 트랜지스터(T1)의 출력 전극은 제6 트랜지스터(T6)를 경유하여 유기발광 다이오드(OLED)에 제1 전압(ELVDD)을 제공한다. 제1 트랜지스터(T1)의 입력 전극은 제3 트랜지스터(T3)를 경유하여 제1 노드(N1)에 접속된다. 제1 트랜지스터(T1)는 제1 노드(N1)의 전위에 대응하여 유기발광 다이오드(OLED)에 공급되는 구동전류를 제어한다.
제2 트랜지스터(T2)는 k번째 데이터 라인(DLk)에 접속된 입력 전극, i번째 주사 라인(SLi)에 접속된 제어 전극, 및 제1 트랜지스터(T1)의 출력 전극에 접속된 출력 전극을 포함한다. 제2 트랜지스터(T2)는 i번째 주사 라인(SLi)에 인가된 주사 신호(Si, 이하 i번째 주사 신호)에 의해 턴-온되고, k번째 데이터 라인(DLk)에 인가된 데이터 신호(Dk)를 커패시터(Cst)에 제공한다. 제2 트랜지스터(T2)는 스위칭 트랜지스터로 지칭될 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 입력 전극에 접속된 입력 전극, i번째 주사 라인(SLi)에 접속된 제어 전극, 및 제1 노드(N1)에 접속된 출력 전극을 포함한다. 제3 트랜지스터(T3)는 i번째 주사 신호(Si)에 응답하여 턴-온된다.
제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴-온될 때, 제1 트랜지스터(T1)는 제2 트랜지스터(T2)와 제3 트랜지스터(T3) 사이에 다이오드 형태로 접속된다. 그에 따라, 제2 트랜지스터(T2)는 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)를 경유하여 제1 노드(N1)에 접속된다.
커패시터(Cst)는 제1 노드(N1)와 유기발광 다이오드(OLED)의 애노드 사이에 접속된다. 커패시터(Cst)는 제1 노드(N1)에 인가된 전압에 대응하는 전압을 충전한다.
제4 트랜지스터(T4)는 전원 라인(PL)에 접속된 입력 전극, i-1번째 주사 신호(Si-1)를 수신하는 제어 전극, 및 제1 노드(N1)에 접속된 출력 전극을 포함한다. 제4 트랜지스터(T4)는 i-1번째 주사 신호(Si-1)에 응답하여 스위칭된다. 제4 트랜지스터(T4)의 제어 전극은 i-1번째 주사 라인(SLi-1)에 접속될 수 있다. i-1번째 주사 신호(Si-1)가 인가되는 신호라인은 더미 신호라인 등으로 변경될 수도 있다.
제5 트랜지스터(T5)는 전원 라인(PL)에 접속된 입력 전극, i번째 발광 라인(ELi)에 접속된 제어 전극, 및 제1 트랜지스터(T1)의 입력 전극에 접속된 출력 전극을 포함한다. 제5 트랜지스터(T5)는 i번째 발광 제어 신호(Ei)에 응답하여 스위칭된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 출력 전극에 접속된 입력 전극, i번째 발광 라인(ELi)에 접속된 제어 전극, 및 유기발광 다이오드(OLED)의 애노드에 접속된 출력 전극을 포함한다. 제6 트랜지스터(T6)는 i번째 발광 라인(ELi)으로부터 공급되는 i번째 발광 제어 신호(Ei)에 응답하여 스위칭된다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)의 동작에 따라 전원 라인(PL)과 유기발광 다이오드(OLED) 사이에 전류패스가 형성 또는 차단된다. 본 발명의 일 실시예에서 제5 트랜지스터(T5) 및 제6 트랜지스터(T6) 중 어느 하나는 생략될 수도 있다.
제7 트랜지스터(T7)는 초기화 라인(RL)에 접속된 입력 전극, i+1번째 주사 신호(Si+1)를 수신하는 제어 전극, 및 유기발광 다이오드(OLED)의 애노드에 접속된 출력 전극을 포함한다. 제7 트랜지스터(T7)의 제어 전극은 i+1번째 주사 라인(SLi+1)에 접속될 수 있다. i+1번째 주사 신호(Si+1)가 인가되는 신호라인은 더미 신호라인 등으로 변경될 수도 있다.
제4 트랜지스터(T4)가 턴-온되면, 제1 노드(N1)는 제1 전압(ELVDD)에 의해 리셋된다. 제7 트랜지스터(T7)가 턴-온되면, 제2 노드(N2)는 초기화 전압(Vint)에 의해 초기화된다. 유기발광 다이오드(OLED)의 애노드는 제7 트랜지스터(T7)가 턴-온될 때 초기화 전압(Vint)에 의해 초기화된다. 초기화 전압(Vint)과 유기발광 다이오드(OLED)의 캐소드에 인가된 제2 전압(ELVSS) 사이의 전위차는 유기발광 다이오드(OLED)의 발광 문턱전압 보다 작을 수 있다.
도 3은 본 발명의 일 실시예에 따른 게이트 구동회로의 구동 스테이지의 블럭도이다.
도 3에서는 복수 개의 게이트 구동부(GDC)의 구동 스테이지들 중 i번째 게이트 라인(GLi) 및 i번째 발광 라인(ELi)에 연결된 구동 스테이지(GDSi)를 예시적으로 도시하였다.
구동 스테이지(GDSi)는 발광 제어 스테이지(EC-Ci) 및 게이트 구동 스테이지(GC-Ci)를 포함할 수 있다. 구동 스테이지(GDSi)의 발광 제어 스테이지(EC-Ci)에는 제1 클록 신호 라인(CL1), 제2 클록 신호 라인(CL2), 제1 전압 라인(VL1), 제2 전압 라인(VH1), 제1 개시신호 라인(EF1)을 통해 발광 제어 신호들(CLK1, CLK2, VGL, VGH, EMFLM)이 제공될 수 있다. 게이트 구동 스테이지(GC-Ci)에는 제3 클록 신호 라인(CL3), 제4 클록 신호 라인(CL4), 제3 전압 라인(VL2), 제4 전압 라인(VH2), 제2 개시신호 라인(EF2)을 통해 게이트 제어 신호들(CLK3, CLK4, VGH1, VGL1, FLM)이 제공될 수 있다.
본 실시예에서는 하나의 구동 스테이지(GDSi)안에 발광 제어 스테이지(EC-Ci) 및 게이트 구동 스테이지(GC-Ci)가 포함되는 것을 예시적으로 도시하였으나, 이에 제한되는 것은 아니다. 예컨대, 발광 제어 스테이지(EC-Ci) 및 게이트 구동 스테이지(GC-Ci)는 서로 다른 구동 스테이지 안에 포함될 수 있다.
발광 제어 스테이지(EC-Ci)는 제1 클록 단자(CK1), 제2 클록 단자(CK2), 제1 전압 입력 단자(VPL1), 제2 전압 입력 단자(VPH1), 입력 단자(IN), 캐리단자(CR), 및 출력 단자(OUT1)를 포함할 수 있다.
제1 클록 단자(CK1)는 제1 클록 신호(CLK1)를 수신하고, 제2 클록 단자(CK2)는 제2 클록 신호(CLK2)를 수신한다. 제1 클록 신호(CLK1)와 제2 클록 신호(CLK2)는 위상이 다른 신호일 수 있다. 제2 클록 신호(CLK2)는 제1 클록 신호(CLK1)의 위상이 반전된 신호이거나 위상이 지연된 신호일 수 있다.
제1 전압 입력 단자(VPL1)는 제1 전압(VGL)을 수신하고, 제2 전압 입력 단자(VPH1)는 제2 전압(VGH)을 수신한다. 제1 전압(VGL)의 전압 레벨은 제2 전압(VGH)의 전압 레벨보다 낮을 수 있다.
입력 단자(IN)는 이전 발광 제어 스테이지(예를 들어, EC-Ci-1(미도시))의 캐리 신호를 수신할 수 있고, 캐리단자(CR)는 다음 발광 제어 스테이지(예를 들어, EC-Ci+1(미도시))로 캐리 신호를 출력할 수 있다. 출력 단자(OUT1)는 발광 제어 스테이지(EC-Ci)로부터 생성된 발광 제어 신호를 발광 라인(ELi)에 제공할 수 있다.
개시신호(EMFLM)는 발광 제어 스테이지 중 첫 번째 발광 제어 스테이지(예를 들어, EC-C1(미도시))의 입력 단자(IN)로 입력될 수 있다.
게이트 구동 스테이지(GC-Ci)는 제3 클록 단자(CK3), 제4 클록 단자(CK4), 제3 전압 입력 단자(VPL2), 제4 전압 입력 단자(VPH2), 입력 단자(IN), 캐리단자(CR), 및 출력 단자(OUT2)를 포함할 수 있다.
제3 클록 단자(CK3)는 제3 클록 신호(CLK3)를 수신하고, 제4 클록 단자(CK4)는 제4 클록 신호(CLK4)를 수신한다. 제3 클록 신호(CLK3)와 제4 클록 신호(CLK4)는 위상이 다른 신호일 수 있다. 제4 클록 신호(CLK4)는 제3 클록 신호(CLK3)의 위상이 반전된 신호이거나 위상이 지연된 신호일 수 있다.
제3 전압 입력 단자(VPL2)는 제3 전압(VL)을 수신하고, 제4 전압 입력 단자(VPH2)는 제4 전압(VGH1)을 수신한다. 제3 전압(VGL1)의 전압 레벨은 제4 전압(VGH1)의 전압 레벨보다 낮을 수 있다.
입력 단자(IN)는 이전 게이트 구동 스테이지(예를 들어, GC-Ci-1(미도시))의 캐리 신호를 수신할 수 있고, 캐리단자(CR)는 다음 게이트 구동 스테이지(예를 들어, GC-Ci+1(미도시))로 캐리 신호를 출력할 수 있다. 출력 단자(OUT2)는 게이트 구동 스테이지(GC-Ci)로부터 생성된 게이트 신호 게이트 라인(GLi)에 제공할 수 있다.
개시신호(FLM)는 게이트 구동 스테이지 중 첫 번째 게이트 구동 스테이지(예를 들어, GC-C1(미도시))의 입력 단자(IN)로 입력될 수 있다.
도 3에서는 발광 제어 스테이지(EC-Ci)의 입력 단자(IN) 및 게이트 구동 스테이지(GC-Ci)의 입력 단자(IN)가 이전 스테이지의 캐리단자들 각각과 연결된 것을 예시적으로 설명하였으나, 이에 제한되는 것은 아니다. 구동 스테이지 간의 연결은 다양하게 변경될 수 있다.
도 4는 본 발명의 일 실시예에 따른 유기발광 표시장치의 배치도이다.
도 4에 도시된 것과 같이, 유기발광 표시장치(10)은 평면상 표시영역(DA)과 비표시영역(NDA)을 포함한다.
표시부(DP)은 복수 개의 화소들(PX)을 포함한다. 복수 개의 화소들(PX)이 배치된 영역이 표시영역(DA)으로 정의된다. 본 실시예에서 비표시영역(NDA)은 표시영역(DA)의 테두리를 따라 정의될 수 있다.
유기발광 표시장치(10)는 게이트 라인들(GL), 데이터 라인들(DL), 발광 라인들(EL), 초기화 전압 라인(SL-Vint), 제1 전압(ELVDD) 라인, 제2 전압(ELVSS) 라인 및 패드부(PD)를 포함할 수 있다.
상기 게이트 라인들(GL), 상기 데이터 라인들(DL), 상기 발광 라인들(EL), 상기 초기화 전압 라인(SL-Vint), 상기 제1 전압(ELVDD) 라인 및 상기 제2 전압(ELVSS) 라인 중 일부는 동일층에 배치되고, 일부는 다른 층에 배치될 수 있다.
비표시영역(NDA)에 표시영역(DA)을 둘러싸는 시일(seal) 부재(220)가 배치된다. 시일 부재(220)에 대한 설명은 도 5에서 자세히 후술된다.
비표시영역(NDA)의 일측에는 상기 게이트 라인들(GL) 및 상기 발광 라인들(EL)이 연결된 게이트 구동부(GDC)가 배치된다. 본 도면에서 게이트 구동부(GDC)가 유기발광 표시장치(10)의 일측에 배치된 것으로 도시하였으나, 이에 한정되는 것은 아니다. 다른 실시예에서, 게이트 구동부(GDC)는 도 6과 같이 비표시영역의 양측에 배치될 수 있다. 이에 대한 설명은 도 6에서 후술된다.
게이트 구동부(GDC)는 시일 부재(220)와 평면상 중첩되는 부분을 포함할 수 있다. 시일 부재(220)와 그와 가장 인접한 픽셀(PX)간의 간격은 게이트 구동부(GDC)가 시일 부재(220)와 중첩되게 배치함으로써 줄어들 수 있다.
상기 게이트 라인들(GL)은 복수 개의 화소들(PX) 중 대응하는 화소(PX)에 각각 연결되고, 상기 데이터 라인들(DL)은 복수 개의 화소들(PX) 중 대응하는 화소(PX)에 각각 연결된다. 상기 발광 라인들(EL) 각각은 상기 게이트 라인들(GL) 중 대응하는 상기 게이트 라인(GL)에 나란하게 배열될 수 있다. 상기 제어신호 라인은 게이트 구동부(GDC)에 제어신호들을 제공할 수 있다. 상기 초기화 전압 라인은 복수 개의 화소들(PX)에 초기화 전압을 제공할 수 있다. 상기 제1 및 제2 전압 라인은 복수 개의 화소들(PX)에 연결되며, 복수 개의 화소들(PX)에 제1 전압을 제공할 수 있다. 제1 전압(ELVDD)은 제1 방향(DR1)으로 연장하는 복수의 라인들 및 제2 방향(DR2)으로 연장하는 복수의 라인들을 포함할 수 있다. 제2 전압(ELVSS)의 복수 개의 화소들(PX)에 공통 전압을 제공할 수 있다. 제2 전압(ELVSS)은 상기 제1 전압(ELVDD)보다 낮은 레벨의 전압일 수 있다.
패드부(PD)는 상기 게이트 라인들(GL), 상기 데이터 라인들(DL), 상기 발광 라인들(EL), 상기 초기화 전압 라인(SL-Vint), 상기 제1 전압(ELVDD) 라인 및 상기 제2 전압(ELVSS) 라인의 말단에 연결될 수 있다.
도 5은 도 4의 I1-I1’ 및 I2-I2’를 따라 자른 단면도이다.
유기발광 표시장치(10)은 제1 기판(201)과 제1 기판(201) 상에 대향하여 배치된 제2 기판(210)을 포함한다.
제1 기판(201)은 리지드(rigid)한 글래스(glass) 기판 또는 내열성을 지니는 플라스틱 기판일 수 있다. 제1 기판(201)은 투명하거나, 불투명하거나, 반투명할 수 있다.
제1 기판(201)은 표시 영역(DA)과 표시 영역(DA)의 바깥으로 연장된 비표시 영역(NDA)이 배치될 수 있다.
표시 영역(DA)은 화상을 표시하는 영역을 포함하며, 표시 소자가 배치될 수 있다. 예를 들면, 상기 표시 소자는 유기발광 소자일 수 있다.
비표시 영역(NDA)에는 표시 영역(DA)의 소자들에 전기적인 신호를 전달하는 복수의 회로 배선이 배치될 수 있고, 제1 기판(201)과 제2 기판(210) 사이의 내부 공간을 밀폐시키는 시일 부재(220)가 배치될 수 있다.
제1 기판(201) 상에는 버퍼층(202)이 배치된다. 버퍼층(202)은 제1 기판(201)의 표면을 평활하게 하고, 수분 또는 외부 공기의 침투를 방지하는 역할을 한다. 버퍼층(202)은 무기막일 수 있다. 버퍼층(202)은 단일막 또는 다층막일 수 있다.
표시 영역(DA)에는 제1 박막 트랜지스터(Ta) 및 스토리지 커패시터(Cst)가 배치될 수 있다. 일 실시예에 있어서 제1 박막 트랜지스터(Ta)는 구동 박막 트랜지스터일 수 있으나 이에 한정되는 것은 아니다.
제1 박막 트랜지스터(Ta)는 반도체층(A1), 게이트 전극(G1_1, G2_2), 소스 전극(S1), 드레인 전극(D1)을 포함한다.
버퍼층(202) 상에는 반도체층(A1)이 배치된다. 반도체층(A1)은 비정질 실리콘(amorphous silicon), 폴리 실리콘(poly silicon), 유기 반도체를 포함할 수 있다. 다른 실시예에서, 반도체층(A1)은 산화물 반도체일 수 있다. 반도체층(A1)은 채널 영역과, 채널 영역의 양 측에 배치되며, 불순물이 도핑된 소스 영역 및 드레인 영역을 포함할 수 있다.
반도체층(A1) 상에는 게이트 절연막(203)이 배치된다. 게이트 절연막(203)은 무기막일 수 있다. 게이트 절연막(203)은 단일막 또는 다층막일 수 있다.
게이트 절연막(203) 상에는 제1 게이트 전극(G1_1)이 배치된다. 제1 게이트 전극(G1_1)은 도전성을 가지는 금속 물질로 형성될 수 있다. 예를 들면, 제1 게이트 전극(G1_1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti)을 포함할 수 있다. 제1 게이트 전극(G1_1)은 단일막 또는 다층막일 수 있다.
제1 게이트 전극(G1_1) 상에는 제1 층간 절연막(204)이 배치된다. 제1 층간 절연막(204)은 무기막일 수 있다. 제1 층간 절연막(204)은 단일막 또는 다층막일 수 있다.
제1 층간 절연막(204) 상에는 제2 게이트 전극(G1_2)이 배치된다. 제2 게이트 전극(G1_2)은 도전성을 가지는 금속 물질로 형성될 수 있다. 예를 들면, 제2 게이트 전극은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti)을 포함할 수 있다. 제2 게이트 전극은 단일막 또는 다층막일 수 있다.
제1 게이트 전극(G1_1)과 제2 게이트 전극(G1_2)은 같은 물질로 형성될 수 있다. 예를 들면 제1 게이트 전극(G1_1)이 알루미늄(Al)으로 형성되어 있다면, 제2 게이트 전극(G1_2) 또한 알루미늄(Al)으로 형성되어 있을 수 있다.
제2 게이트 전극(G1_2) 상에는 제2 층간 절연막(205)이 배치 배치된다. 제2 층간 절연막(205)은 무기막일 수 있다. 제2 층간 절연막(205)은 단일막 또는 다층막일 수 있다.
제2 층간 절연막(205) 상에는 소스 전극(S1)과, 드레인 전극(D1)이 배치된다. 제1 층간 절연막(204)과 제2 층간 절연막(205)의 일부 및 게이트 절연막(203)의 일부를 제거하여서 컨택 홀을 형성하고, 컨택 홀을 통하여 반도체층(A1)의 소스 영역 및 드레인 영역에 소스 전극(S1) 및 드레인 전극(D1)이 각각 전기적으로 연결될 수 있다.
소스 전극(S1)과 드레인 전극(D1)은 도전성을 가지는 금속 물질로 형성된다. 예를 들면, 소스 전극(S1)과 드레인 전극(D1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti)을 포함할 수 있다.
소스 전극(S1, S2)과 드레인 전극(D1, D2)은 단일막, 또는, 다층막일 수 있다. 예를 들면, 상기 소스 전극(S1, S2)과 드레인 전극(D1, D2)은 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)이 적층된 구조일 수 있다.
소스 전극(S1)과 드레인 전극(D1) 상에는 제3 층간 절연막(206)이 배치될 수 있다. 제3 층간 절연막(206)은 무기막일 수 있다. 제3 층간 절연막(206)은 단일막 또는 다층막일 수 있다. 다른 실시예에서 제3 층간 절연막(206)은 생략될 수 있다.
제3 층간 절연막(206) 상에 보호막(207)이 배치될 수 있다. 보호막(207)은 유기막, 또는, 무기막일 수 있다. 보호막(207)은 패시베이션막 또는 평탄화막일 수 있다. 상기 패시베이션 막 또는 평탄화막중 어느 하나는 생략될 수 있다.
스토리지 커패시터(Cst)는 제1 커패시터 전극(CE1), 제2 커패시터 전극(CE2), 및 이들 사이에 개재되는 유전체층을 포함한다. 일 실시예에 있어서, 상기 유전체층은 층간 절연막(204)에 대응될 수 있다. 제1 커패시터 전극(CE1)은 제1 게이트 전극(G1_1) 또는 제2 게이트 전극(G1_2)과 동일한 층에 동일한 물질로 형성될 수 있다. 제2 커패시터 전극은(CE2) 소스 전극(S1)과 드레인 전극(D1)과 동일한 층에 동일한 물질로 형성될 수 있다. 보호막(207)은 상기 제 2 커패시터 전극(CE2)을 덮을 수 있다.
제1 박막 트랜지스터(Ta)는 유기발광 소자(OLED)에 전기적으로 연결될 수 있다.
유기발광 소자(OLED)는 보호막(207) 상에 배치될 수 있다. 유기발광 소자(OLED)는 제1 전극(231), 유기발광층(232) 및 제2 전극(233)을 포함한다.
제1 전극(231)은 화소마다 배치된 화소 전극일 수 있다. 또한, 제1 전극은 유기발광 다이오드의 애노드(anode) 전극일 수 있다.
제1 전극(231)은 일함수가 높은 물질을 포함하여 이루어질 수 있다. 제1 전극은 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 산화인듐(Induim Oxide: In2O3) 등을 포함할 수 있다. 상기 예시된 도전성 물질들은 상대적으로 일함수가 크면서도, 투명한 특성을 갖는다. 유기발광 표시장치가 전면 발광형일 경우, 상기 예시된 도전성 물질 이외에 반사성 물질, 예컨대 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오듐(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물이 더 포함될 수 있다. 따라서, 제1 전극은 상기 예시된 도전성 물질 및 반사성 물질로 이루어진 단일층 구조를 갖거나, 이들이 적층된 복수층 구조를 가질 수 있다.
제1 전극(231) 상에는 화소 정의막(208)이 배치된다. 화소 정의막(208)은 제1 전극(231)의 적어도 일부를 노출하는 개구부를 포함한다. 화소 정의막(208)은 유기 물질 또는 무기 물질을 포함할 수 있다. 일 실시예로, 화소 정의막은 포토 레지스트, 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물, 폴리아크릴계 수지 등의 재료를 포함할 수 있다.
화소 정의막(208)에 의해 노출된 제1 전극(231)상에는 유기발광층(232)이 배치된다. 적색 화소에는 적색의 유기발광층이 배치되고, 녹색 화소에는 녹색 유기발광층이 배치되고, 청색 화소에는 청색 유기발광층이 배치된다.
유기발광층(232) 상에는 제2 전극(233)이 배치된다. 제2 전극(233)은 화소의 구별없이 전체에 걸쳐 배치된 공통 전극일 수 있다. 또한, 제2 전극(233)은 유기발광 다이오드의 캐소드(cathod) 전극일 수 있다.
제2 전극(233)은 일함수가 낮은 물질을 포함하여 이루어질 수 있다. 제2 전극(233)은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물 등)을 포함할 수 있다. 제2 전극(233)은 보조 전극을 더 포함할 수 있다. 상기 보조 전극은 상기 물질이 증착되어 형성된 막, 및 상기 막 상에 투명 금속 산화물, 예를 들어, 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 인듐-주석-아연-산화물 (Indium-Tin-Zinc-Oxide) 등을 포함할 수 있다.
유기발광 표시장치가 전면 발광형일 경우, 제2 전극(233)으로서 일함수가 작은 도전층을 박막으로 형성하고, 그 상부에 투명한 도전막, 예컨대, 인듐-주석-산화물(Indium-Tin-Oxide: ITO)층, 인듐-아연-산화물(Indium-Zinc-Oxide: IZO)층, 산화아연(Zinc Oxide: ZnO)층, 산화인듐(Induim Oxide: In2O3)층 등을 적층할 수 있다.
상술한 제1 전극(231), 유기발광층(232) 및 제2 전극(233)은 유기발광 다이오드를 구성할 수 있다.
도시하지는 않았지만, 제1 전극과(231) 유기발광층(232) 사이에는 정공 주입층 및/또는 정공 수송층이 배치되고, 유기발광층과 제2 전극 사이에는 전자 수송층 및/또는 전자 주입층이 배치될 수 있다.
일 실시예에 있어서 제1 기판(201) 상에는 복수의 서브 화소 전극을 형성할 수 있다. 예컨대, 각 서브 화소 전극별로 적색, 녹색, 청색, 또는, 백색의 색을 구현할 수 있다.
일 실시예에 있어서, 서브 화소 전극의 둘레에는 스페이서(209)가 더 배치될 수 있다. 스페이서(209)는 외부 충격에 의하여 표시 특성이 저하되지 않기 위하여 설치될 수 있다.
제1 기판(201) 상에는 제2 기판(210)이 결합될 수 있다. 제2 기판(210)은 수분이나, 외기로부터 유기발광 소자(OLED) 및 다른 소자들을 보호하는 역할을 한다. 예시적으로, 제2 기판(210)은 봉지기판일 수 있다. 몇몇 실시예에서, 상기 봉지기판은 리지드(rigid)한 기판일 수 있다. 예시적으로 상기 봉지기판은 글래스 기판이나, 내열성을 지니는 플라스틱 기판일 수 있다.
비표시 영역(NDA)에는 다양한 회로 패턴, 이를테면, 전원 공급 패턴, 정전기 방지 패턴 및 기타 다양한 회로패턴이 형성될 수 있다. 일 실시예에 있어서, 비표시 영역(NDA)에는 제2 박막 트랜지스터(Tb), 제3 박막 트랜지스터(Tc) 및 제4 박막 트랜지스터(Td)가 배치될 수 있다. 제2 박막 트랜지스터(Tb) 및 제3 박막 트랜지스터(Tc)는 주사 신호용 박막 트랜지스터일 수 있고, 제4 박막 트랜지스터(Td)는 발광 제어 신호용 박막 트랜지스터일 수 있다.
제2 박막 트랜지스터(Tb) 및 제3 박막 트랜지스터(Tc)는 반도체층(A2, A3), 제1 게이트 전극(G2_1, G3_1), 제2 게이트 전극(G2_2, G3_2), 소스 전극(S2, S3) 및 드레인 전극(D2, D3)을 포함한다. 제2 박막 트랜지스터(Tb) 및 제3 박막 트랜지스터(Tc)는 제1 박막 트랜지스터(Ta) 와 적층 구조와 동일하나, 이에 한정되는 것은 아니다. 예를 들면, 다른 실시예에서 제2 박막 트랜지스터(Tb) 및 제3 박막 트랜지스터(Tc)는 제2 게이트 전극(G2_2, G3_2)은 생략되고, 제1 게이트 전극(G2_1, G3_1)상에 소스 전극(S2, S3) 및 드레인 전극(D2, D3)이 배치될 수 있다.
비표시 영역(NDA)에는 회로 배선(211)이 배치될 수 있다. 회로 배선(211)은 제3 층간 절연막(206) 상에 배치될 수 있다. 회로 배선(211)은 상기 제1 전극(231)과 동일한 물질로 형성될 수 있다. 회로 배선(211)은 제2 전극(233)에 전기적으로 연결될 수 있다.
비표시 영역(NDA)에는 시일 부재(220)가 배치될 수 있다. 시일 부재(220)는 제1 기판과 제2 기판(210) 사이에 배치될 수 있다. 시일 부재(220)는 프릿 글래스(frit glass)를 포함한다. 프릿 글래스는 글래스 분말에 산화물 분말을 포함한다. 산화물 분말이 포함된 프릿 글래스에 유기물을 첨가하여 젤 상태의 페이스트를 제조하고, 대략 300℃ 내지 500℃의 온도 범위에서 소성할 수 있다. 프릿 글래스를 소성하면, 유기물은 대기 중으로 소멸되고, 젤 상태의 페이스트는 경화되어서 고체 상태의 프릿으로 존재할 수 있다.
시일 부재(220)의 두께는 370μm 내지 540μm일 수 있다.
시일 부재(220)의 하부에 전원 전원 배선(213)이 배치될 수 있다. 전원 배선(213)은 제2 전압(ELVSS) 공급 라인일 수 있다.
전원 배선(213)은 회로 배선(211)과 연결될 수 있다. 전원 배선(213)은 회로 배선(211)과 같은 층에 배치될 수 있다. 예를 들면, 전원 배선(213)은 제3 층간 절연막(213) 상에 배치될 수 있다.
전원 배선(213)은 외부로부터 전원이 인가되는 배선일 수 있다. 전원 배선(213)은 후술하는 소스 전극(S4) 및 드레인 전극(D4)과 동일한 소재로 형성될 수 있다. 예를 들어, 전원 배선(213)은 몰리브덴(Mo)을 포함할 수 있다. 다만, 이에 제한되는 것은 아니고, 다른 실시예에서 전원 배선(213)은 금(Au), 은(Ag), 구리(Cu), 니켈(Ni), 백금(Pt), 팔라듐(Pd) 또는 크롬(Cr)을 포함할 수 있다.
회로 배선(211) 및 전원 배선(213)의 각각은 드레인 전극(D4)에 접촉될 수 있고, 회로 배선(211)과 전원 배선(213)은 전기적으로 연결될 수 있다. 예를 들면, 제3 층간 절연막(206)의 일부를 제거하여서 컨택 홀을 형성하고, 컨택 홀을 통하여 드레인 전극(D4)이 전원 배선(213) 및 회로 배선(211)과 연결될 수 있다. 다만, 이에 제한되는 것은 아니고, 다른 실시예에서 상기 회로 배선(211)과 전원 배선(213)은 직접 연결되어 있을 수 있다.
제4 박막 트랜지스터(Td)는 반도체층(A4), 제1 게이트 전극(G4_1), 제2 게이트 전극(G4_2), 소스 전극(S4) 및 드레인 전극(D4)을 포함한다. 소스 전극(S4) 및 드레인 전극(D4)은 몰리브덴(Mo)을 포함할 수 있다.
일 실시예에서 제4 박막 트랜지스터(Td)의 소스 전극(S4) 및 드레인 전극(D4)은 몰리브덴(Mo)을 포함하고, 제1 내지 제3 박막 트랜지스터(Ta, Tb, Tc)의 소스 전극(S1, S2, S3) 및 드레인 전극(S1, S2, S3)은 알루미늄(Al)을 포함할 수 있다.
다른 실시예에서 제3 박막 트랜지스터(Tc) 및 제4 박막 트랜지스터(Td)의 소스 전극(S3, S4) 및 드레인 전극(D3, D4)은 모두 몰리브덴(Mo)을 포함하고 같은층에 배치될 수 있다. 이 경우, 제2 박막 트랜지스터(Te)의 소스 전극(S2) 및 드레인 전극(D2)은 몰리브덴(Mo)이 아닌 물질을 포함할 수 있고, 제3 박막 트랜지스터(Tc) 및 제4 박막 트랜지스터(Td)와 다른층에 배치될 수 있다.
제4 박막 트랜지스터(Td)가 전원 배선(213) 하부에서 시일 부재(220)와 중첩되도록 배치될 수 있다. 일 실시예에서, 제4 박막 트랜지스터(Td)의 모든 부분이 시일 부재(220)와 평면상 중첩될 수 있다. 이 경우, 제3 박막 트랜지스터(Tc)의 일부가 시일 부재(220)와 평면상 중첩될 수도 있다. 다만, 다른 실시예에서 제4 박막 트랜지스터(Td)의 일부분이 시일 부재(220)와 평면상 중첩될 수 있다. 예를 들어, 제4 박막 트랜지스터(Td)의 제1 게이트 전극(G4_1), 제2 게이트 전극(G4_2) 및 소스 전극(S4)이 시일 부재(220)와 평면상 중첩될 수 있다.
몰리브덴(Mo)을 포함하는 부재의 경우, 300℃ 내지 500℃의 온도 범위에서 시일부의 소성에도 상기 부재는 손상되지 않을 수 있다. 예를 들면, 몰리브덴(Mo)을 포함하는 도전선 물질의 임계온도(critical temperature)는 대략 1000℃ 내지 1200℃이고, 따라서, 몰리브덴(Mo)을 포함하는 소스 전극(S4) 및 드레인 전극(D1)은 시일부의 하부에 중첩되게 배치되더라도 시일부의 소성과정에서 쉽게 손상되지 않을 수 있다.
시일 부재(220) 하부에 제4 박막 트랜지스터를 중첩되게 배치하므로써, 비표시영역(DA)에 존재하는 데드 스페이스(dead space)를 줄일 수 있다. 예를 들면, 데드 스페이스는 750μm이하가 되도록 줄어들 수 있다. 데드 스페이스는 시일 부재(220)부터 비표시 영역(NDA)과 표시 영역(DA)의 경계까지의 간격을 의미한다. 예를 들면, 데드 스페이스는 시일 부재(220)와 시일 부재(220)와 가장 인접한 제1 전극(231) 사이의 간격일 수 있다. 이와 같이 데드 스페이스를 줄이는 경우, 표시장치의 베젤(bezel)의 두께를 줄일 수 있다.
비표시 영역(NDA)에는 복수의 클럭 신호 라인(CL1, CL2, CL3, CL4)들이 배치될 수 있다. 복수의 클럭 신호 라인(CL1, CL2, CL3, CL4)은 회로 배선(211)과 동일한 층에 형성될 수 있다. 클럭 신호 라인(CL1, CL2, CL3, CL4)은 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)으로 된 삼층 구조일 수 있다.
일 실시예에서 클럭 신호 라인(CL1, CL2, CL3, CL4) 중 일부는 보호막(207)과 중첩되도록 배치될 수 있고, 나머지 일부는 보호막(207) 주변에 배치될 수 있다. 예를 들면, 여기서 보호막(207) 주변이라 함은 제4 박막 트랜지스터(Td)와 제3 박막 트랜지스터(Tc)의 사이 공간일 수 있다. 다만, 이에 제한 되는 것은 아니고, 다른 실시예에서 모든 클럭 신호 라인(CL1, CL2, CL3, CL4)은 보호막(207)과 중첩되도록 배치될 수도 있다.
금속 패턴층(214)은 시일 부재(220)의 하부에서 제4 박막 트랜지스터와 중첩되지 않도록 배치될 수 있다.
금속 패턴층(214)은 복수개의 요철이 패터닝된 형태로, 대략 사각형의 박스 형태로 형성될 수 있다. 이러한 금속 패턴층(300)에 형성된 복수개의 요철를 통해, 금속 패턴층(214) 상에 배치되는 시일 부재(220)가 금속 패턴층(214)과 접촉하는 면적이 증가하여 이를 통해 시일 부재(220)가 하부 기판(201)과 더욱 견고하게 접합될 수 있다.
또한, 금속 패턴층(214)은 레이저의 열을 흡수하거나, 레이저를 반사시켜서 시일 부재(220)에 열을 전달하는 역할을 할 수 있다. 금속 패턴층(214)은 금(Au), 은(Ag), 구리(Cu), 니켈(Ni), 백금(Pt), 팔라듐(Pd), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr) 등을 포함하는 단일막 또는 다층막일 수 있다.
상기 제2 기판(210) 상에는 터치 스크린의 역할을 할 수 있도록 복수의 터치 전극(221)이 형성될 수 있다. 도시하진 않았지만, 제2 기판(210) 상에는 편광 필름, 컬러 필터, 커버 윈도우와 같은 기능막이 더 형성될 수도 있다.
이하 다른 실시예에 대해서 설명한다.
도 6은 본 발명의 다른 실시예에 따른 유기발광 표시장치의 배치도이다.
도 7은 도 6의 II1-II1’ 및 II2-II2’를 따라 자른 단면도이다.
본 실시예에 따른 유기발광 표시장치(11) 비표시영역(NDA)의 양측에 게이트 구동부(GDC, GDC_2) 및 전원부(ELVSS, ELVSS_2)가 배치되는 점에서 도 4 및 도 5의 실시예와 차이가 있다.
도 6 및 도 7을 참조하면, 비표시영역(NDA)의 일 측에는 제1 게이트 구동부(GDC) 및 제1 전원부(ELVSS)가 배치될 수 있다. 상기 측면과 대칭하는 측에는 제2 게이트 구동부(GDC_2) 및 제2 전원부(ELVSS_2)가 배치될 수 있다. 제1 게이트 구동부(GDC), 제1 전원부(ELVSS), 제2 게이트 구동부(GDC_2) 및 제2 전원부(ELVSS)는 시일 부재(220)와 중첩하는 부분을 포함 할 수 있다.
본 실시예에 따른 유기발광 표시장치(11)는 표시 영역(DA)의 제2 방향(DR2)의 중심선을 따라 대칭 구조일 수 있다.
제2 게이트 구동부(GDC_2)는 제1 게이트 구동부(GDC)와 동일 시점에서 좌우 방향만 바뀌었을 뿐. 수직 적층 구조는 동일하다. 마찬가지로, 제2 전원부(ELVSS_2)는 제1전원부(ELVSS)와 좌우 형상만 바뀌었을 뿐, 상하 적층 관계는 동일하다.
시일 부재(220) 하부에 제1 게이트 구동부(GDC) 및 제2 게이트 구동부(GDC_2)에 각각 포함된 제4 박막 트랜지스터(Td)를 중첩되게 배치시키므로써, 본 실시예에 따른 유기발광 표시장치(11)는 도 4 및 도 5의 유기발광 표시장치(10)와 같이 데드 스페이스를 줄이는 효과가 있을 수 있다.
도 8은 본 발명의 다른 실시예에 따른 유기발광 표시장치의 배치도이다.
도 9은 도 8의 III-III’’을 따라 자른 단면도이다.
본 실시예에 따른 유기발광 표시장치(12)는 비표시영역(NDA)에서 표시영역(DA)의 세 측면을 둘러싸는 게이트 구동부(GDC_3)가 배치되는 점에서 도 6 및 도 7의 실시예와 차이가 있다.
도 8을 및 도 9를 참조하면, 게이트 구동부(GDC_3)는 비표시영역(NDA)에서 표시영역(DA)를 감싸며 일체로 배치된다. 게이트 구동부 본 실시예의 유기발광 표시장치(12)의 구동부는 상기 세 측면 중 제1 전원부(ELVSS) 및 제2 전원부(ELVSS_2)가 배치된 양측면의 배치구조 및 적층구조는 도 6 및 도 7의 유기발광 표시장치(11)의 배치구조 및 적층구조와 동일할 수 있다.
다만, 상기 세 측면 중 제1 전원부(ELVSS) 및 제2 전원부(ELVSS_2)가 배치되지 않은 나머지 측면의 적층구조는 도 6 및 도 7의 유기발광 표시장치(11)의 적층구조와 달리 전원배선(213)이 생략될 수 있다.
본 실시예의 유기발광 표시장치(12)는 제5 박막 트랜지스터(Te)를 더 포함할 수 있다. 일 실시예에 있어서 제5 박막 트랜지스터(Te)는 더미 전극을 포함할 수 있다.
제5 박막 트랜지스터(Te)는 반도체층(A5), 게이트 전극(G5_1, G5_2), 소스 전극(S5), 드레인 전극(D5)을 포함한다. 제5 박막 트랜지스터(Te)는 제1 박막 트랜지스터(Ta)의 적층 구조와 동일하나, 이에 한정되는 것은 아니다.
도 10은 본 발명의 다른 실시예에 따른 유기발광 표시장치의 배치도이다.
도 11은 도 10의 IV1-IV1’ 및 IV2-IV2’를 따라 자른 단면도이다.
본 실시예에 따른 유기발광 표시장치(13)는 직사각 형상의 시일 부재(220)가 유기발광 표시장치(13)의 테두리가 될 수 있는 점에서 도 4 및 도 5의 실시예와 차이가 있다.
도 10을 참조하면, 직사각 형상의 시일 부재(220)는 유기발광 표시장치(13)의 테두리의 일부는 직사각 형상의 시일 부재(220)의 네 측면 중 세 측면에 대응될 수 있다.
도 11를 참조하면, 유기발광 표시장치(13)는 단면상 시일 부재(220)가 절단면을 이루며, 시일 부재(220)는 상, 하로 배치된 소자들과 정렬된 점을 제외하고, 도 5의 유기발광 표시장치(10)의 적층 구조와 동일할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
201: 제1 기판
202: 버퍼층
203: 게이트 절연막
204: 제1 층간 절연막
205: 제2 층간 절연막
206: 제3 층간 절연막
207: 보호막
208: 화소 정의막
209: 스페이서
210: 제2 기판
211: 회로 배선
213: 전원 배선
220: 시일 부재
232: 유기발광층

Claims (20)

  1. 표시영역 및 비표시영역을 포함하는 표시장치로서,
    복수의 박막 트랜지스터 및 클럭배선을 포함하는 제1 표시 기판;
    상기 제1 표시 기판과 대향하는 제2 표시 기판; 및
    상기 제1 표시 기판과 상기 제2 표시 기판 사이의 상기 비표시영역에 배치되어 상기 제1 표시 기판과 상기 제2 표시 기판을 접합시키는 시일 부재를 포함하되,
    상기 복수의 박막 트랜지스터 각각은 게이트 전극을 포함하고,
    상기 복수의 박막 트랜지스터 중 적어도 하나의 박막 트랜지스터의 상기 게이트 전극은 상기 시일 부재와 두께 방향으로 중첩하고,
    상기 적어도 하나의 박막 트랜지스터는 제1 박막 트랜지스터이고,
    상기 복수의 박막 트랜지스터는 상기 제1 박막 트랜지스터에 인접 배치되고 상기 비표시영역에 위치하는 제2 박막 트랜지스터를 더 포함하되,
    상기 클럭배선은 상기 제1 박막 트랜지스터와 상기 제2 박막 트랜지스터 사이에 위치하는 표시장치.
  2. 제1 항에 있어서,
    상기 제1 박막 트랜지스터의 소스/드레인 전극은 제1 도전층으로 이루어지고,
    상기 제2 박막 트랜지스터의 소스/드레인 전극은 상기 제1 도전층과 상이한 층에 위치하는 제2 도전층으로 이루어지는 표시장치.
  3. 제2 항에 있어서,
    상기 제1 박막 트랜지스터의 게이트 전극 및 상기 제2 박막 트랜지스터의 게이트 전극은 상기 제1 도전층 및 상기 제2 도전층과 상이한 층에 위치하는 제3 도전층으로 이루어지는 표시장치.
  4. 제3 항에 있어서,
    상기 복수의 박막 트랜지스터는 상기 표시영역에 배치된 제3 박막 트랜지스터를 더 포함하는 표시장치.
  5. 제4 항에 있어서,
    상기 제3 박막 트랜지스터의 상기 게이트 전극은 상기 제3 도전층으로 이루어지고, 상기 제3 박막 트랜지스터의 소스/드레인 전극은 상기 제2 도전층으로 이루어지는 표시장치.
  6. 제3 항에 있어서,
    상기 비표시 영역은 게이트 구동부를 포함하되,
    상기 게이트 구동부는 상기 제1 박막 트랜지스터와 상기 제2 박막 트랜지스터를 포함하는 표시장치.
  7. 제6 항에 있어서,
    상기 표시장치는 직사각형 형상을 갖고,
    상기 게이트 구동부는 상기 표시장치의 제1 변 에지에 위치하는 표시장치.
  8. 제2 항에 있어서,
    상기 제1 도전층은 몰리브덴(Mo)을 포함하고,
    상기 제2 도전층은 알루미늄(Al)을 포함하는 표시장치.
  9. 제2 항에 있어서,
    상기 제1 박막 트랜지스터의 상기 드레인 전극과 연결되고, 상기 제2 도전층으로 이루어진 전원 배선을 더 포함하는 표시장치.
  10. 제2 항에 있어서,
    상기 제2 박막 트랜지스터의 게이트 전극은 상기 시일 부재와 두께 방향으로 비중첩하는 표시장치.
  11. 제2 항에 있어서,
    상기 표시장치는 직사각형 형상을 갖고,
    상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터는 상기 표시장치의 제1 변 에지에 위치하는 표시장치.
  12. 제11 항에 있어서,
    상기 제1 변에 대향하는 상기 표시장치의 제2 변 에지에 위치하는 금속 패턴층을 더 포함하는 표시장치.
  13. 제12 항에 있어서,
    상기 금속 패턴층은 시일 부재와 두께 방향으로 중첩하는 표시장치.
  14. 제11 항에 있어서,
    상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터는 각각 복수개이고,
    상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터는 상기 제1 변에 대향하는 상기 표시장치의 제2 변 에지에 더 위치하는 표시장치.
  15. 삭제
  16. 제1 항에 있어서,
    상기 복수의 박막 트랜지스터는 상기 비표시영역에 위치하는 제3 박막 트랜지스터를 더 포함하되,
    상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터의 소스/드레인 전극은 제1 도전층으로 이루어지고,
    상기 제3 박막 트랜지스터의 소스/드레인 전극은 상기 제1 도전층과 상이한 층에 위치하는 제2 도전층으로 이루어지는 표시장치.
  17. 표시영역 및 비표시영역을 포함하는 기판;
    상기 기판 상의 제1 도전층;
    상기 제1 도전층 상의 제1 절연층;
    상기 제1 절연층 상의 제2 도전층;
    상기 제2 도전층 상의 제2 절연층; 및
    상기 제2 절연층 상의 제3 도전층을 포함하되,
    상기 제3 도전층은 몰리브덴(Mo)을 포함하고,
    상기 제3 도전층은 상기 표시영역에는 위치하지 않고, 상기 비표시영역에 위치하는 표시장치.
  18. 제17 항에 있어서,
    상기 제3 도전층 상에 중첩 배치된 시일 부재를 더 포함하는 표시장치.
  19. 제18 항에 있어서,
    상기 제3 도전층과 상기 시일 부재 사이에 배치된 전원 배선을 더 포함하는 표시장치.
  20. 제17항에 있어서,
    상기 제2 도전층은 알루미늄(Al)을 포함하는 표시장치.
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