CN1704804A - 具有内置驱动电路的液晶显示板 - Google Patents

Abstract

本发明公开了一种液晶显示板，其包括有在液晶显示板的显示区中形成为矩阵形式的液晶单元；设置在显示区外部的奇数和偶数栅驱动电路，该显示区位于奇数和偶数栅驱动电路之间，奇数驱动电路包括多个奇数级，偶数驱动电路包括多个偶数级；多条栅线，包括在液晶单元矩阵中的奇数栅线和偶数栅线，奇数栅线由奇数驱动电路驱动，偶数栅线由偶数驱动电路驱动，其中各奇数级和偶数级的距离对应于大于所述液晶单元的距离的尺寸。

Description

具有内置驱动电路的液晶显示板

本申请要求享有2004年5月31日在韩国递交的申请号为10-2004-38888和2004年9月13日在韩国递交的申请号为10-2004-73106的申请的权益，在此引用其全部内容作为参考。

技术领域

本发明涉及一种液晶显示器，特别是涉及一种具有内置驱动电路的液晶显示板。

背景技术

通常，液晶显示(LCD)器件可以用作电视和计算机的显示监视器。在LCD器件中，使用电场来控制液晶的光透射率，从而显示图像。为此，LCD包括具有以矩阵型设置的液晶单元的液晶显示板。驱动电路被提供用来驱动液晶显示板。

图1示出了现有技术液晶显示器件结构的电路方框图。参照图1，现有技术LCD器件包括具有以矩阵型设置的(m×n)个液晶单元Clc的液晶显示板13，相互交叉的m条数据线D1至Dm与n条栅线G1至Gn以及设置在数据线和栅线的交叉点处的薄膜晶体管TFT，用于将数据提供到液晶显示板13的数据线D1至Dm的数据驱动电路11，以及用于将扫描脉冲提供到栅线G1至Gn的栅驱动电路12。

通过将薄膜晶体管基板连接到滤色片基板形成液晶显示板13。薄膜晶体管基板设置有薄膜晶体管阵列。滤色片基板设置有滤色片阵列。液晶层设置在薄膜晶体管基板与滤色片基板之间。滤色片基板设置有黑矩阵，滤色片和公共电极。具有互相垂直的偏振轴的偏振器分别粘接在液晶显示板13的薄膜晶体管基板和滤色片基板上，并且在与液晶层接触的内侧表面上还设置有用于决定液晶的自由倾斜角度的定向膜。

设置在液晶显示板13的薄膜晶体管基板上的数据线D1至Dm与栅线G1至Gn互相垂直交叉。设置在数据线D1至Dm和栅线G1至Gn的各交叉点处的薄膜晶体管TFT响应来自栅线G1至Gn的扫描脉冲将经由数据线D1至Dn提供的数据电压提供到液晶单元Clc的像素电极。液晶单元Clc响应提供到像素电极的数据电压与提供到公共电极的公共电压之间的电位差，旋转具有介电各向异性的液晶，从而控制光透射率。另外，各液晶单元Clc设置有存储电容Cst。存储电容设置在像素电极与前级栅线之间或设置在像素电极与公共线(未示出)之间，从而保持充入到液晶单元Clc中的恒定数据电压。数据驱动电路11使用伽玛电压将输入的数字视频数据转换为模拟数据电压。数据驱动电路11将转换的模拟数据电压施加到数据线D1至Dm。栅驱动电路12将扫描脉冲顺序施加到栅线GL1至GLn，从而选择要提供有数据的液晶单元Clc的水平线。

图2示出了根据现有技术的图1所示的栅驱动电路的结构方框图。如图2所示，栅驱动电路12包括具有n级(第一至第n)的移位寄存器，其级连到起始脉冲Vst的输入线以顺序将扫描脉冲提供到栅线G1至Gn。图2所示的第一至第n级共同提供有时钟信号CLK、高电平和低电平驱动电压VDD和VSS、以及起始脉冲Vst或前一级的输出信号。第一级响应起始脉冲Vst和时钟信号CLK将扫描脉冲输出到第一栅线GL1。另外，第二至第n级响应来自相应的前一级的输出信号和时钟信号，分别将扫描脉冲顺序输出到第二至第n栅线G2至Gn。换句话说，第一至第n级具有相同的电路结构。至少两个具有不同相位的时钟信号用于提供时钟信号CLK。

图3示出了图2所示的现有技术栅驱动电路的第一级的详细电路图。参照图3，第一级包括输出缓冲器和控制器。输出缓冲器包括上拉NMOS晶体管NT6和下拉NMOS晶体管NT7。上拉NMOS晶体管NT6在Q节点的控制下将第一时钟信号CLK1输出到输出线。下拉NMOS晶体管NT7在QB节点的控制下将低电平驱动电压VSS输出到输出线。控制器包括用于控制Q节点和QB节点的NMOS晶体管NT1至NT5。第一级提供有高电平和低电平电压VDD和VSS，以及起始脉冲Vst。可以使用具有不同相位的四个时钟信号CLK1至CLK4，其中三个CLK1、CLK3和CLK4提供到第一级。

图4示出了图3所示的第一级的驱动波形图。参照图4，在第一时间周期A中，NMOS晶体管NT1和NT2通过来自起始脉冲Vst和第四时钟信号CLK4的高电平电压导通，从而将起始脉冲Vst的高电平电压预先充入Q节点中。上拉NMOS晶体管NT6通过预先充入Q节点中的高电平电压导通，从而将来自第一时钟信号CLK1的低电平电压提供到输出线，即第一栅线G1。此时，QB节点通过由起始脉冲Vst导通的NMOS晶体管NT5被驱动为低。因而，NMOS晶体管NT3B和下拉NMOS晶体管NT7截止。NMOS晶体管NT3A和NT4也通过来自第三时钟信号CLK3的低电平电压截止。

在第二时间周期B中，NMOS晶体管NT1和NT2通过来自起始脉冲Vst和第四时钟信号CLK4的低电平电压截止，使得在上拉NMOS晶体管NT6保持导通的同时，Q节点浮动至高状态。然后，来自第一时钟信号CLK1的高电平电压由于上拉NMOS晶体管NT6的栅极与漏极之间的重叠而产生的寄生电容自举Q节点。因而，Q节点电压升得更高以导通上拉NMOS晶体管NT6，从而快速地将来自第一时钟信号CLK1的高电平电压提供到第一栅线G1。

在第三时间周期C中，NMOS晶体管NT1和NT2通过来自起始脉冲Vst和第四时钟信号CLK4的低电平电压截止，以便在上拉NMOS晶体管NT6保持导通的同时，Q节点浮动至高状态。因而，上拉NMOS晶体管NT6保持导通，从而将来自第一时钟信号CLK1的低电平电压提供到第一栅线G1。

在第四时间周期D中，NMOS晶体管NT3A和NT4通过来自第三时钟信号CLK3的高电平电压导通，使得在QB节点充入高电平电压的同时，Q节点被放电至低电平电压。在QB节点处的高电平电压导通NMOS晶体管NT3B以加速Q节点的放电，并且下拉NMOS晶体管N7导通以将低电平电压提供到第一栅线G1。

在第五时间周期E中，NMOS晶体管NT4和NT5通过来自第三时钟信号CLK3的低电平电压截止。QB节点浮动至高状态。下拉NMOS晶体管N7保持导通以将低电平电压提供到第一栅线G1。另外，下拉NMOS晶体管NT7保持持续导通，直到提供了起始脉冲Vst的高电平电压。

图5示出了根据现有技术的具有内置栅驱动电路的液晶显示板的平面示意图。参照图5，具有上述结构的现有技术栅驱动电路通过使用非晶硅薄膜晶体管内置在液晶显示板10中。各级输出缓冲器的尺寸，例如上拉和下拉NMOS晶体管NT6和NT7，由于其低迁移率被设置为具有很大的值。这是因为，如上所述，扫描脉冲经由输出缓冲器直接施加，并且输出缓冲器的沟道宽度对液晶显示板10的寿命有很大的影响。根据设计限制，输出缓冲器必须具有大于数千毫米(mm)的沟道宽度。沟道宽度可以大于上万微米(μm)以驱动大于十(10)英寸的中大型液晶显示板。因此，必须扩大内置栅驱动电路30占用的面积。然而，产品标准化限制了电路区域可以在非显示区域放大的多少。因此，提出了双向驱动方法，其在图5所示的显示区域20的各外侧提供第一和第二栅驱动电路30和40，以同时在其各侧驱动显示区域20的栅线。

图6示出了具有图5的内置栅驱动电路的现有技术液晶显示板的平面图。参照图6，第i条栅线Gi同时接收来自第一栅驱动电路30的第i级32i以及来自第二栅驱动电路40的第i级42i的扫描脉冲，从而将数据线D上的数据信号经由连接到栅线Gi的薄膜晶体管TFT施加到像素电极44上。然后，通过同时来自第一栅驱动电路30的第(i+1)级32i+1以及来自第二栅驱动电路40的第(i+1)级42i+1的扫描脉冲驱动第(i+1)条栅线Gi+1。如图6所示，来自第一栅驱动电路30的各级32i和32i+1，或来自第二栅驱动电路40的各级42i和42i+1均包括具有上拉和下拉晶体管NT6和NT7的输出缓冲器54，以及用于控制输出缓冲器54的具有晶体管NT1至NT5的控制器52。另外，玻上线(LOG)区域50设置有用于提供多个时钟信号和电源信号的多个LOG型信号线。LOG区域50位于第一栅驱动电路30的级32i和32i+1的外部以及第二栅驱动电路40的级42i和42i+1的外部。而且，密封剂(未示出)涂敷在LOG区域50的外部，用于将薄膜晶体管基板连接到滤色片基板。因为密封剂包含一种当接触到反应物(food)时能产生腐蚀的玻璃纤维，第一和第二栅驱动电路30和40以及LOG区域50位于其内侧，使得其不与密封剂重叠。

因此，设置有第一和第二栅驱动电路30和40的电路区域的线宽度受限于密封剂内侧的非显示区域。一级的距离受限于一个液晶单元。因而，不能扩大输出缓冲器54的尺寸。因此，需要一种能够扩大内置驱动电路区域的方案。

发明内容

因此，本发明提供一种具有内置驱动电路的液晶显示板，其能够基本上克服由于现有技术的局限和缺点所导致的一个或多个问题。

本发明的一个目的在于提供一种驱动电路其减小在在液晶显示板中扫描脉冲波形的失真。

本发明的另一目的在于提供一种驱动电路其能够延长液晶显示板的使用寿命。

本发明另外的特征和优点将在以下描述中加以阐述，其中部分特征和优点可以从描述中显而易见地看到，或者从本发明的实践中得知。通过在本发明的说明书、权利要求书以及附图中具体指明的结构，本发明的这些和其它优点会得到了解和实现。

为了实现这些和其它优点，根据本发明的目的，如所具体和广泛描述的，一种液晶显示板包括：液晶单元，其在液晶显示面板的显示区中形成为矩阵形式；奇数栅驱动电路和偶数栅驱动电路，其设置在显示区的外部区域，所述显示区位于奇数栅驱动电路和偶数栅驱动电路之间，所述奇数驱动电路包括多个奇数级，所述偶数驱动电路包括多个偶数级；多条栅线，其包括在液晶单元矩阵中的偶数栅线和奇数栅线，奇数驱动电路驱动所述奇数栅线，偶数驱动电路驱动所述偶数栅线，其中，各奇数级和偶数级之间的距离(pitch)对应于大于所述液晶单元的距离的尺寸。

另一方面，一种液晶显示板包括：液晶单元，其在液晶显示板的显示区中形成为矩阵形式；奇数栅驱动电路和偶数栅驱动电路，其设置在显示区的外部区域，所述显示区域位于奇数栅驱动电路和偶数栅驱动电路之间，所述奇数驱动电路包括多个奇数级，所述偶数驱动电路包括多个偶数级；多条栅线，其包括在液晶单元矩阵中的偶数栅线和奇数栅线，奇数驱动电路驱动所述奇数栅线，偶数驱动电路驱动所述偶数栅线，其中，各奇数级的起始脉冲包括来自前偶数级之一的输出信号，各偶数级的起始脉冲包括来自前奇数级之一的输出信号。

应当理解，前面的概述和下面的详细描述是示例性的和解释性的，是为了进一步解释所要求保护的本发明。

附图说明

本申请所包括的附图用于提供对本发明的进一步理解，并且包括在该申请中并且作为本申请的一部分，示出了本发明的实施方式并且连同说明书一起用于解释本发明的原理：

图1示出了现有技术液晶显示器件结构的电路方框图；

图2示出了根据现有技术的图1所示的栅驱动电路的结构方框图；

图3示出了图2所示的现有技术栅驱动电路的第一级的详细电路图；

图4示出了图3所示的第一级的驱动波形图；

图5示出了根据现有技术的具有内置栅驱动电路的液晶显示板的平面示意图；

图6示出了具有图5的内置栅驱动电路的现有技术液晶显示板的平面图；

图7示出了根据本发明第一实施方式的具有内置栅驱动电路的液晶显示板的薄膜晶体管基板的示例性部分的平面示意图；

图8示出了根据本发明第一实施方式的奇数和偶数栅驱动电路的驱动方法的示意图；

图9示出了根据本发明第二实施方式的奇数和偶数栅驱动电路的驱动方法的示意图；

图10示出了内置栅驱动电路的第一驱动级的示例性电路图；

图11示出了用于驱动图10的双相栅驱动电路的示例性波形图；

图12示出了内置栅驱动电路的第一和第三驱动级的示例性电路图；

图13示出了用于驱动图12的四相栅驱动电路的示例性波形图；

图14示出了根据本发明第四实施方式的具有内置栅驱动电路的液晶显示板的薄膜晶体管基板的示例性部分的平面示意图；

图15示出了根据本发明第四实施方式的奇数和偶数栅驱动电路的示例性驱动方法的示意图；

图16示出了图15的内置栅驱动电路的驱动级的示例性电路图；

图17示出了施加到图15的内置栅驱动电路的示例性波形；

图18示出了图15的内置栅驱动电路的驱动级的另一示例性电路图；

图19示出了根据本发明第四实施方式的奇数和偶数栅驱动电路的另一示例性驱动方法的示意图；

图20示出了施加到图19的内置栅驱动电路的示例性波形。

具体实施方式

下面将参照附图详细描述本发明的优选实施方式。

图7为根据本发明第一实施方式的具有内置栅驱动电路的液晶显示板的薄膜晶体管基板的示例性部分的示意性平面图。参照图7，薄膜晶体管基板包括显示区域74和内置于显示区域74各侧的非显示区域的奇数和偶数栅驱动电路70o和70e。显示区域74设置有彼此交叉的栅线G和数据线D。栅线G和数据线D的交叉部分限定显示区域74的象素区。薄膜晶体管与栅线G之一和数据线D之一的交叉部分连接。液晶单元(未示出)设置于各象素区。在各象素区液晶单元的象素电极76与该象素区对应的薄膜晶体管连接。象素区和位于象素区内的液晶单元以矩阵的形式排列。设置于非显示区域的奇数栅驱动电路70o和偶数栅驱动电路70e驱动栅线。具体地，奇数栅驱动电路70o和偶数栅驱动电路70e驱动对应的奇数栅线Go和偶数栅线Ge。奇数栅驱动电路70o包括用于驱动奇数栅线Go的奇数级72o，而偶数栅驱动电路70e包括用于驱动偶数栅线Ge的偶数级72e。

如图7所示，各奇数级72o和偶数级72e包括有包含上拉和下拉晶体管NT6和NT7的输出缓冲器64，和包含用于控制输出缓冲器64的第一到第五晶体管NT1到NT5的控制器62。玻璃上线(LOG)区域60位于各奇数级72o和偶数级72e的外部，LOG区域60设置有多条用于施加多个时钟信号和电源信号(在图7中未示)的LOG型信号线(未示出)。因为栅线通过奇数级72o和偶数级72e驱动而分别分为奇数栅线Go和偶数栅线Ge，各级72o和72e之间的距离可以提高到对应于两个液晶单元。因此，输出缓冲器64的大小可以增加到大于控制器62的50％，该控制器62与各级72o和72e的扩大区域在比例上占有相对小的区域。例如，在各级72o和72e的控制器62占有对应于一个液晶单元距离的面积，而输出缓冲器64可以覆盖对应于两个液晶单元距离的面积。因此，在奇数级72o中的控制器62和输出缓冲器64相对于偶数级72e中的相对位置为水平旋转180度。因此，可以将输出缓冲器64的沟道宽度提高到超过10英寸的中到大型面板所必需的10,000微米以上。

图8所示为用于驱动根据本发明第一实施方式的奇数和偶数栅驱动电路的方法示意图。参照图8，奇数驱动电路70o包括第一、第三、第五、…、第(n-1)奇数级。偶数驱动电路70e包括第二、第四、第六、…、第n偶数级。各第一、第三、第五、…、第(n-1)奇数级接收输入扫描脉冲作为来自前奇数级的起始脉冲并顺序将其移位，从而驱动奇数栅线G1、G3、G5…、和Gn-1。另一方面，各第二、第四、第六、…、第n偶数级接收输入扫描脉冲作为来自前偶数级的起始脉冲并顺序将其移位，从而驱动偶数栅线G2、G4、G6、…、Gn。然后，如果与外部施加到奇数栅驱动电路70o的奇数起始脉冲和奇数时钟信号比较，外部施加到偶数栅驱动电路70e的偶数起始脉冲和偶数时钟信号分别延迟一个时钟周期，那么可以将栅线G1、G2、G3、G4、…、Gn-1和Gn顺序驱动。在这里，奇数栅线G1、G3、G5…、和Gn-1关于偶数栅驱动电路70e具有开放的(opened)结构，而偶数栅线G2、G4、G6、…、Gn关于奇数栅驱动电路70o具有开放的结构。

图9所示为用于驱动根据本发明第二实施方式的奇数和偶数栅驱动电路的方法示意图。参照图9，奇数栅驱动电路70o包括第一、第三、第五、…、第(n-1)奇数级。偶数栅驱动电路70e包括第二、第四、第六、…、第n偶数级。各来自偶数驱动电路70e的第二、第四、第六、…、第n偶数级分别接收输入扫描脉冲作为来自前第一、第三、第五、…、第(n-1)奇数级的起始脉冲，并顺序将其移位，从而驱动偶数栅线G2、G4、G6、…、Gn。另一方面，各来自奇数驱动电路70o的第一、第三、第五、…、第(n-1)奇数级分别接收输入扫描脉冲作为来自前第二、第四、第六、…、第n偶数级的起始脉冲，并顺序将其移位，从而驱动奇数栅线G1、G3、G5…、和Gn-1。

第一奇数级(第一级)向第一奇数栅线G1施加扫描脉冲并且向连接在第一奇数栅线G1的第一偶数级(第二级)施加同样的扫描脉冲作为起始脉冲。接下来，第一偶数级(第二级)向第一偶数栅线G2施加扫描脉冲并向第二奇数级(第三)施加同样扫描信号作为起始脉冲。其后，第二奇数级(第三级)向第二奇数栅线G3施加扫描信号并向第二偶数级(第四级)施加该同样的扫描信号。以这种方式，奇数级第一、第三、第五、…、第(n-1)级和偶数级第二、第四、第六、…、第n级交替应用前级的扫描脉冲作为其起始脉冲从而顺序向各栅线施加信号。在这种情况下，奇数栅驱动电路70o的第一级(第一级)是仅有的接收外部施加的起始脉冲Vst的一级，同时至少有两个时钟信号同样地施加给奇数栅驱动电路70o和偶数栅驱动电路70e。

图10为内置栅驱动电路的第一驱动级的示例性电路图。参照图10，第一级(第一级)包括具有用于向由Q节点控制的输出线输出第一时钟信号C1的上拉NMOS晶体管NT6和用于向由QB节点控制的输出线输出低电平驱动电压VSS的下拉NMOS晶体管NT7。第一级(第一级)还包括具有多个用于控制Q节点和QB节点的NMOS晶体管N1、N3a-N3c、N4和N5。向该第一级施加高电平电压Vdd和低电平电压Vss以及起始脉冲Vst。还向第一级提供如图11所示的具有不同相位的第一和第二时钟信号C1和C2。图10所示的电路图实现了双相栅驱动移位寄存电路。

图11所示为用于驱动图10的双相栅驱动电路的示例性波形图。参照图11，在第一个时间周期A，晶体管N1通过起始脉冲Vst和第二时钟信号C2提供的高电平电压而导通。晶体管N1通过起始脉冲Vst提供的高电平电压对Q节点进行预充电。上拉NMOS晶体管N6通过预充到Q节点的高电平而导通。因此，上拉NMOS晶体管N6向输出线，例如第一栅线G1，施加来自第一时钟信号C1的低电平电压。NMOS晶体管N3b和N3c通过起始脉冲Vst导通，从而使QB节点为低电平状态。然后，下拉NMOS晶体管N5和N7截止。

在第二个时间周期B，第一NMOS晶体管N1通过来自起始脉冲Vst和第二时钟信号的低电平电压而截止。Q节点浮动于高态同时上拉NMOS晶体管N6保持导通。然后，由于上拉NMOS晶体管N6的栅极和漏极重叠产生的寄生电容使得来自第一时钟信号C1的高电平电压对Q节点自举。因此，如图11所示，自举后的Q节点电压上升的更高。在自举Q节点的较高电压使上拉NMOS晶体管N6导通，该晶体管向第一栅线G1施加来自第一时钟信号C1的高电平电压。

在第三时间周期C，NMOS晶体管N3a通过来自下一级的栅输出A导通，并且NMOS晶体管N4通过第二时钟信号C2的高电平电压导通。Q节点放电为低电平同时QB节点充电到高电平电压。NMOS晶体管N5通过QB节点的高电平电压导通，从而加速了Q节点的放电。下拉NMOS晶体管N7同时导通，从而向第一栅线G1施加低电平电压。

图12为内置栅驱动电路的第一和第三驱动级的示例性电路图。参照图12，通过四相栅驱动移位寄存电路产生的驱动波形驱动第一和第三级。图13为用于驱动图12所示的四相栅驱动电路的示例性波形图。在第一时间周期A，在第一级的晶体管N11通过来自提供给第一级的起始脉冲V1st的高电平电压导通。该导通的晶体管N11将来自起始脉冲V1st的高电平电压预充给第一级的Q1节点。上拉NMOS晶体管N16由预充给Q1节点的高电平电压导通。该导通的NMOS晶体管N16向输出线，例如第一栅线G1，施加来自第一时钟信号C1的低电平电压。

在第二时间周期B，来自第一级的NMOS晶体管N11通过来自起始脉冲V1st的低电平电压截止。Q1节点浮为高状态，同时上拉NMOS晶体管N16保持导通。然后，由于上拉NMOS晶体管N16的栅极和漏极重叠产生的寄生电容使得来自第一时钟信号C1的高电平电压对Q1节点自举。因此，Q1节点上升到更高的电位。从而使上拉NMOS晶体管N16导通，该导通的上拉NMOS晶体管N16向第一栅线G1快速的施加来自第一时钟信号C1的高电平电压。通过连接到第三级的线路施加该来自第一时钟信号C1的高电平电压作为第三级的起始脉冲V3st。因此，第三级在提前所施加的第三和第四时钟信号C3和C4一个水平周期的时间施加该起始脉冲V3st，从而在第二时间周期B对第三级的Q3节点进行预充电。

在第三时间周期C，NMOS晶体管N11通过来自起始脉冲V1st和第一时钟信号C1的低电平电压截止。Q1节点浮向高状态，同时上拉NMOS晶体管N16保持导通。因此，来自第一时钟信号C1的低电平电压施加给第一栅线G1。此外，晶体管N14由施加的第二时钟信号C2而导通。因此，高电平电压Vdd施加给QB1节点，使该节点变为高状态。晶体管N15和下拉NMOS晶体管N17通过结点QB1的高电平电压而导通。然后，晶体管N15释放冲入结点Q1的电压，而且下拉晶体管N17向第一栅线G1提供低电平电压并去除第一栅线G1产生的噪声。与此同时，晶体管N13a通过第二栅线G2(未示出)由第二级(未示出)产生的或来自第三级反馈的输出A而导通。该导通的N13a和晶体管N15一起快速的释放由Q1节点冲入的电压。晶体管N31由来自起始脉冲V3st的低电平电压截止，使得第三级的Q3节点浮向高状态。

在第四时间周期D，第三时钟信号C3的高电平电压施加给第三级。通过晶体管N36将第三时钟信号C3的高电平电压施加给来自第三级的第三栅线G3，在第三栅线G3上第三级的输出作为起始脉冲V5st施加给第五级(未示出)。

在第五时间周期E，第四时钟信号C4的高电平电压施加给第三级。NMOS晶体管N34由第四时钟信号C4的高电平电压导通。因此，QB3节点浮向高状态，并且下拉NMOS晶体管N37保持导通。下拉NMOS晶体管N37向第三栅线G3施加低电平电压并去除第三栅线G3产生的噪声。另外，晶体管N35导通以释放已冲入Q3节点的电压。与此同时，晶体管N33a经由第二栅线G2(未示出)由第四级(未示出)产生的或由第五级施加的输出B而导通。然后，晶体管N32和晶体管N35一起快速的释放由Q3节点冲入的电压。另外，下拉NMOS晶体管N17和N37连续的保持导通直到起始脉冲V1st和V3st各自施加为高电平电压，从而防止在第一栅线G1和第三栅线G3产生噪声。

在本发明的实施方式中，液晶显示板包括四相驱动电路。如图12所示，在三个水平周期内根据施加给第三级的第三和第四时钟信号C3和C4对该驱动电路的Q节点充电。因此，使输出线具有足够长的充电时间以避免在高分辨率应用中由于短充电时间导致的栅驱动错误问题。驱动电路随后的各级中的Q节点也与第一级相似，在三个水平周期内充电。

图14所示为具有按照本发明第四实施方式的内置栅驱动电路的液晶显示板的薄膜晶体管基板的示例性部分的示意平面图。参照图14，薄膜晶体管基板包括显示区域144、和内置于显示区域144各侧的非显示区域的奇数和偶数栅驱动电路140o和140e。显示区域144设置有彼此交叉的n条栅线G和m条数据线DL。作为一个实施例，栅线G的数量n为m/2，为数据线DL数量m的一半。栅线G和数据线DL的交叉部分限定显示区域144的象素区。薄膜晶体管TFT与栅线G之一和数据线DL之一的交叉部分连接。液晶单元(未示出)设置于各象素区。在各象素区液晶单元的象素电极146与该象素区对应的薄膜晶体管连接。象素区和位于象素区内的液晶单元以矩阵的形式排列。

设置于非显示区域的奇数栅驱动电路140o和偶数栅驱动电路140e驱动栅线。具体地，奇数栅驱动电路140o和偶数栅驱动电路140e驱动对应的奇数栅线Go和偶数栅线Ge。奇数栅驱动电路140o包括用于驱动奇数栅线Go的奇数级142o，而偶数栅驱动电路140e包括用于驱动偶数栅线Ge的偶数级142e。如图14、16和18所示，各奇数级142o和偶数级142e包括具有上拉晶体管NT6和下拉晶体管NT7_O和NT7_E的输出缓冲器145o和145e，和具有用于控制输出缓冲器145o和145e的多个NMOS晶体管的控制器143o和143e。LOG区域141位于各奇数级142o和偶数级142e的外部，LOG区域141设置有多条用于施加多个时钟信号和电源信号的LOG型信号线。因为栅线通过奇数级142o和偶数级142e驱动而分别分为奇数栅线Go和偶数栅线Ge，各级142o和142e之间的距离提高为对应于两个液晶单元。因此，输出缓冲器145o和145e的尺寸可以增加到大于控制器143o和143e的50％，该控制器与各级142o和142e的扩展区域相比在比例上占有相对小的区域。例如，各级142o和142e的控制器143o和143e占有对应于一个液晶单元距离的面积，同时各输出缓冲器145o和145e可以覆盖对应于两个液晶单元距离的面积。因此，在奇数级142o中的控制器143o和输出缓冲器145o相对于偶数级142e的控制器143e和输出缓冲器145e的相对位置为水平旋转180度。

如图16和18所示，在各级142o和142e分配区域以形成输出缓冲器145o和145e。因此，在各级设置有具有两个下拉晶体管NT7_O和NT7_E的栅驱动电路。该栅驱动电路在各时间周期交替的操作两个下拉晶体管NT7_O和NT7_E从而避免由于下拉晶体管NT7_O和NT7_E的栅偏压产生的性能变坏。因此栅驱动电路可以无错误操作并且具有较长的寿命。

图15所示为根据本发明第四实施例的奇数和偶数栅驱动电路的示例性驱动方法示意图。参照图15，奇数驱动电路140o包括第一、第三、第五、…、第(n-1)奇数级。偶数驱动电路140e包括第二、第四、第六、…、第n偶数级。第一级接收作为起始脉冲的起始信号Vst。各余下的奇数级第三、第五、…、第(n-1)和偶数级第二、第四、第六、…、第n接收来自上一级第i-1级的输出信号Vg_i-1作为起始脉冲。例如，第二级接收来自第一级的起始信号Vg_1。第三级接收来自第二级的起始信号Vg_2。另外，各偶数和奇数级响应第一到第四时钟信号C1、C2、C3和C4其中之一。通过延迟一个时钟周期来施加该时钟信号以将同步于时钟信号的输出信号Vg_i经由输出缓冲器和电平转换器(未示出)施加给栅线Gi。而且，各奇数级和偶数级第一、第二、第三、第四和第(n-1)接收来自下一级第i+1级的的输出信号Vg_i+1作为复位脉冲。通过延迟一个时钟信号向最后一级第n级提供从虚拟级(未示出)上获得的复位脉冲。以下将参考第(4j+1)级详细的描述各级的操作(这里，j为0，1，2，3，…，m/4)。

图16所示为图15中内置栅驱动电路的驱动级的示例性电路图。图17所示为施加到图15中内置栅驱动电路的示例性波形图。参照图16和图17，在奇数帧周期中的时间周期A，第一到第三时钟信号C1到C3为低电平，而起始信号Vst或来自前级输出信号Vg_i-1的高电平被施加到第一晶体管NT1、晶体管NT5_O和NT5_E的栅极，从而导通晶体管NT1、NT5_O和NT5_E。然后，来自低电平电源电压Vss的低电平电压通过晶体管NT5_O和NT5_E被施加到节点QB_O和QB_E。换句话说，在帧周期的A时间周期期间，节点QB_O和QB_E被放电。而且，节点QB_O和QB_E保持在低电平。节点QB_O和QB_E保持低电平，使节点QB_O和QB_E放电，从而使NT3_O、NT3_E、NT7_O和NT7_E截止。当NT1导通时，高电平电源电压Vdd被施加到节点Q。节点Q被充入中间电平电压Vm。该被充入到节点Q的中间电平电压Vm使连接到节点Q的晶体管NT5a_O和NT5a_E导通。

在时间周期A期间，起始信号Vst或来自前级的输出信号Vg_i-1被施加到晶体管NT5_O和NT5_E的栅极端。晶体管NT5_O和和NT5_E导通。导通的晶体管NT5_O、NT5_E、NT5a_O和NT5a_E形成节点QB_O和QB_E的放电通路。这样，节点QB_O和QB_E保持低电平。在奇数真的时间周期A，晶体管NT6通过结点Q的中间电平电压导通。由于第一时钟信号C1为低电平，当前级输出信号Vg_i-1保持低电压。高电平电源电压Vdd_O在奇数帧期间被施加到晶体管NT4_O和NT5b_E并将其导通。当晶体管NT4_O导通时，高电平电压被施加到QB_O节点。然后，节点QB_O的电压增加到高电平电压。但是由于晶体管NT5_O和NT5a_O比晶体管NT4_O具有更宽的沟道宽度，因此节点QB_O保持低电平。从而，导通后的晶体管NT4_O在奇数帧期间连续保持导通。晶体管NT5b_E形成节点QB_E的放电通路。在时间周期A后，虽然晶体管NT5_E和NT5a_E截止，但是由于在奇数帧期间施加有高电平电压Vdd_O，因此晶体管NT5b_E连续保持导通，从而在奇数帧期间连续形成节点QB_E的放电通路。

在奇数帧周期的时间周期B，第一时钟C1从低电平电压转换到高电平电压，而起始信号Vst从高电平电压转换到低电平电压。当晶体管NT1截止时，节点Q的放电通道被截断。充入到晶体管NT6的漏极和栅极之间的寄生电容的电压被加到节点Q的中间电平电压Vm，节点Q的电压进一步增加而超过第六晶体管NT6的阈值电压。换句话说，由于自举，节点Q的电压增加到比在时间周期A期间节点Q的电压更高的电压。因此，在时间周期B，晶体管NT6导通，而且晶体管NT6导通的同时，输出信号Vg_i由于第一时钟信号C1的电压而增加。从而，晶体管NT6被转换到高电平。此外，起始信号Vst被转换到低电平电压以截止晶体管NT5_O和NT5_E，但是栅极连接到节点Q的晶体管NT5a_O和NT5a_E保持高电平，从而导通。因此，在节点QB_O和节点QB_E保持放电通路，从而保持电压为低。

在时间周期C期间，第一时钟信号C1从高电平转换为低电平。来自下一级输出信号Vg_i+1的高电平电压被施加到晶体管NT3a的栅极以导通晶体管NT3a。当晶体管NT3a导通时，节点Q的高电平电压通过晶体管NT3a被放电，因此节点Q的电压被转换到低电平电压。施加到节点Q的低电平电压使得栅极连接到节点Q的晶体管NT5a_O和NT5a_E截止，从而截断节点QB_O和QB_E的放电通路。因此，在奇数帧期间，高电平电压Vdd_O通过导通的晶体管NT4_O被施加到节点QB_O。施加到节点QB_O的高电平电压使得栅极连接到节点QB_O的晶体管NT3_O和NT7_O导通，通过导通晶体管NT3_O形成附加的放电通路，以及通过导通的晶体管NT7_O，输出信号Vg_i被转换为低电平电

在时间周期D期间，下一级输出信号Vg_i+1被转换到低电平电压，从而截止晶体管NT3a。如上所述，在其余的奇数帧周期，节点QB_O连续保留在由高电平电源电压Vdd_O提供的通过晶体管NT4_O所施加的高电平电压。因此，在其余的奇数帧周期，节点Q的电压和输出信号Vg_i保持为低电平。如上所述，节点QB_E保持为由晶体管NT5b_E所提供的低电平电压，该晶体管NT5b_E由在奇数帧期间所提供的高电平电压而导通。

现在描述在偶数帧期间的驱动级的工作。在偶数帧周期的时间周期A期间，第一到第三时钟C1到C3为低电平，并且起始信号Vst或来自前级的高电平电压输出信号Vg_i-1被施加到晶体管NT1、NT5_O和NT5_E的栅级，从而导通晶体管NT1、NT5_O和NT5_E。当晶体管NT5_O和NT5_E导通时，低电平电源电压Vss通过晶体管NT5_O和NT5_E向节点QB_O和节点QB_E提供低电平电压。因此，节点QB_O和节点QB_E放电，并且节点QB_O和节点QB_E保持为低电平电压。节点QB_O和节点QB_E保持为低电平，从而保持晶体管NT3_O、NT3_E、NT7_O和NT7_E为低电平。因此，节点Q的放电通路被截断。

当晶体管NT1导通时，电源电压Vdd向节点Q施加高电平电压，从而向节点Q充入中间电平电压Vm。充入到节点Q的中间电平电压使得栅极连接到节点Q的晶体管NT5a_O和NT5a_E导通。晶体管NT5a_O和NT5a_E通过将节点QB_O和QB_E保持为低电平而通过节点QB_O和QB_E为导通的晶体管NT5_O和NT5_E提供放电通路。当晶体管NT6导通时，由于第一时钟信号C1保持为低电平，因此低电平输出信号被提供给当前级的输出Vg_i。偶数帧高电平电源电压Vdd_E的高电平电压使得第(4_E)晶体管NT4_E和第(5_O)晶体管NT5_O导通。

当晶体管NT4_E导通时，电源电压Vdd_E向节点QB_E提供高电平电压然后节点QB_E的电压增加到高电平电压。但是，由于晶体管NT5_E和NT5a_E比晶体管NT4_E分别具有更宽的沟道，因此节点QB_E保持为低电平。因此，导通的晶体管NT4_E在偶数帧周期由于提供的高电平电压Vdd_E而保持导通。晶体管NT5b_O为节点QB_O形成放电通路。在A时间周期之后，虽然晶体管NT5_O帮NT5a_O截止，但是在偶数帧期间，第(5b_O)晶体管NT5b_O由于所提供的高电平电压Vdd_E而连续保持导通状态，从而在偶数帧周期，连续形成节点QB_O的放电通路。

在时间周期B中，第一时钟信号C1从低电平电压转换到高电平电压，另一方面，起始信号Vst从高电平电压转换到低电平电压。同时，当第一晶体管NT1截止时，节点Q的放电通路被截断。从而，当充入到第六晶体管NT6的漏极和栅极之间的寄生电容中的电压被加到浮动在节点Q上的中间电平电压时，节点Q的电压增加到比晶体管NT6的阈值电压更高。换句话说，自举效应将节点Q的电压上拉高到比在周期A期间节点Q的电压更高的电压。因此，在B时间周期，晶体管NT6被导通并且由于导通的晶体管NT6所施加的第一时钟信号C1的作用输出信号Vg_i增加。此外，起始信号Vst转换到低电平电压以截止晶体管NT5_O和NT5_E，但是栅极连接到保持为高电平电压的节点Q的晶体管NT5a_O和NT5a_E保持导通。因此，节点QB_O和QB_E的放电通路被保持，从而保持低电平电压。

在时间周期C期间，第一时钟信号C1从高电平电压转换到低电平电压，并且下一级输出信号Vg_i+1的高电平电压被提供到晶体管NT3a的栅极，以导通晶体管NT3a。当晶体管NT3a导通时，节点Q的高电平电压通过晶体管NT3a被放电，因此节点Q的电压被转换到低电平电压。节点Q的低电平电压截止栅极连接到节点Q的晶体管NT5a_O和NT5a_E，从而截断节点QB_O和QB_E的放电通路。因此，高电平电源电压Vdd_E通过导通的晶体管NT4_E向节点QB_E施加高电平信号。

施加到节点QB_E的高电平电压导通栅极连接到QB_E节点的晶体管NT3_E和NT7_E。通过导通晶体管NT3_E而由导通的晶体管NT3a形成附加的放电通路，并且通过导通晶体管NT7_E输出信号Vg_i被转换为低电平电压。如上所述，节点QB_O保持由晶体管NT5b_O所提供的低电平电压，晶体管NT5b_O由高电平电源电压Vdd_E在偶数帧周期导通。

在时间周期D期间，下一级输出信号Vg_i+1被转换为低电平电压，从而截止晶体管NT3a。如上所述，在其余的偶数帧周期，节点QB_O连续保持由高电平电源电压Vdd_E通过晶体管NT4_O所提供的高电平电压。因此，在其余的偶数帧周期，节点Q的电压和输出信号Vg_i保持为低电平。

图18所示为图15中栅驱动电路的驱动级的另一示例性电路图。在本发明的实施方式中，图16的驱动波形被施加到图18。因此，下面参照第(4j+1)级(这里，j为1，2，3，…，m-4)详细描述应用于图18中电路的各级的工作。在时间周期A期间，第一时钟信号C1到第三时钟信号C3为低电平，而起始信号Vst或来自前级输出信号Vg_i-1的高电平电压被施加到第一晶体管NT1、晶体管NT43_O、NT43_E、NT5_O和NT5_E的栅极，从而导通晶体管NT1、NT43_O和NT43_E、NT5_O和NT5_E。当晶体管NT43_O和NT43_E导通时，低电平电源电压Vss通过晶体管NT43_O和NT43_E向节点A_O和A_E提供低电平电压。换句话说，节点A_O和A_E被放电，从而在节点A_O和节点A_E保持低电平电压。节点A_O和节点A_E的低电平电压截止晶体管NT42_O和NT42_E。在奇数帧期间，高电平电源电压Vdd_O向节点QB_O施加高电平电压。在偶数帧期间，高电平电源电压Vdd_E向节点QB_E提供高电平电压。

当晶体管NT5_O和NT5_E导通时，低电平电源电压Vss通过晶体管NT5_O和NT5_E向节点QB_O和节点QB_E提供低电平电压。换句话说，节点QB_O和节点QB_E放电，因此在节点QB_O和节点QB_E保持低电平电压。节点QB_O和节点QB_E保持低电平电压，因此节点QB_O和QB_E的放电截止第(3_O)晶体管NT3_O、第(3_E)晶体管NT3_E、第(7_O)晶体管NT7_O和第(7_E)晶体管NT7_E。

当晶体管NT1导通时，来自高电平电源电压Vdd的高电平电压被提供给节点Q，从而使节点Q充入中间电平电压Vm。充入到节点Q的中间电平电压Vm导通在节点Q的晶体管NT44_O、NT44_E、NT5a_O和NT5a_E。晶体管NT44_O和NT44_E通过节点A_O和节点A_E提供到导通的晶体管NT43_O和NT43_E的放电通路，因此节点A_O和节点A_E保持在低电平。而且，晶体管NT5_O和NT5_E通过节点QB_O和节点QB_E为导通的晶体管NT5_O和NT5_E另外地提供一条放电通路，因此节点QB_O和节点QB_E保持在低电平。

当晶体管NT6导通时，由于第一时钟信号C1保留为低电平，来自低电平电压的输出信号被提供到当前级的输出Vg_i。来自奇数帧高电平电源电压Vdd_O的高电平电压使晶体管NT41_O和NT5b_E导通。当晶体管NT41_O导通时，奇数帧高电平电源电压Vdd_O的高电平电压被提供给节点A_O然后该高电平电压被保持在节点A_O。但是，如上所述，晶体管NT43_O和NT44_O提供放电通路以将节点A_O保持在低电平电压。在奇数帧周期，被奇数帧高电平电源电压Vdd_O导通的晶体管NT41_O连续保持导通。晶体管NT5b_E为节点QB_E提供放电通路。在接下来的时间周期A，虽然晶体管NT5_O、NT5_E、NT5a_O和NT5a_E截止，但是在奇数帧周期，晶体管NT5b_E被奇数帧高电平电源电压Vdd_O连续地保持导通。因此，在奇数帧周期，节点QB_E的放电通路一直保持。

在时间周期B期间，第一时钟C1从低电平电压转换到高电平电压，另一方面，起始信号Vst从高电平电压转换到低电平电压。此时，当第一晶体管NT1截止时，节点Q的放电通路被截断。从而，当充入到晶体管NT6的漏极和栅极之间的寄生电容的电压被加到浮动在节点Q的中间电平电压Vm时，节点Q的电压快速增加到比第六晶体管NT6的阈值电压更大。换句话说，自举效应使得节点Q的电压增加到比在时间周期A期间更高的电压。因此，在时间周期B，晶体管NT6导通，而且输出信号Vg_i由于通过导通的晶体管NT6所施加的第一时钟信号C1而增加，从而被转换到高电平电压。此外，起始信号Vst被转换到低电平电压以截止晶体管NT43_O、NT43_E、NT5_O和NT5_E，但是栅极连接到保持为高电平电压的节点Q的晶体管NT44_O、NT44_E、NT5a_O和NT5a_E保持为低电平。因此，保留节点A_O、A_E、QB_O和节点QB_E的放电通路保持，从而保持低电平电压。

在时间周期C期间，第一时钟信号C1从高电平转换为低电平，并且下一级输出信号Vg_i+1的高电平电压被施加到晶体管NT3a的栅极，然后晶体管NT3a导通。当晶体管NT3a导通时，节点Q的高电平电压通过晶体管NT3a被放电，因此节点Q的电压被转换到低电平电压。施加到节点Q的低电平电压使得栅极连接到节点Q的晶体管NT44_O、NT44_E、NT5a_O和NT5a_E截止，从而截断节点A_O、A_E、QB_O和QB_E的放电通路。因此，奇数帧高电平电源电压Vdd_O通过导通的晶体管NT41_O向节点A_O提供高电平电压，并且施加到结点A_O的高电平电压导通晶体管NT41_O，以向结点QB_O施加来自高电平电源电压Vdd_O的高电平电压。施加到节点QB_O的高电平电压使得栅极连接到节点QB_O的晶体管NT3_O和NT7_O导通。通过导通晶体管NT3_O，经过导通的晶体管NT3a形成附加的放电通路，并且通过导通晶体管NT7_O，输出信号Vg_i被转换为低电平电压。

在时间周期D期间，下一级输出信号Vg_i+1被转换到低电平电压，从而截止晶体管NT3a。如上所述，在其余的奇数帧周期，高电平电源电压Vdd_O通过经晶体管NT41_O和NT42_O施加奇数帧高电平电压使节点QB_O连续地保持为高。因此，在其余的奇数帧周期，节点Q的电压和输出信号Vg_i保持为低电平。如上所述，节点QB_E保持为由晶体管NT5b_E所提供的低电平电压，该晶体管NT5b_E由奇数帧高电平电源电压Vdd_O所导通。

在时间周期A期间，第一到第三时钟C1到C3保持低电平电压，并且起始信号Vst或来自前一级输出信号Vg_i-1的高电平电压被施加到晶体管NT1、NT43_O、NT43_E、NT5_O和NT5_E的栅级，从而导通晶体管NT1、NT43_O、NT43_E、NT5_O和NT5_E。当晶体管NT43_O和NT43_E导通时，来自低电平电源电压Vss的低电平电压通过晶体管NT43_O和NT43_E提供给节点A_O和节点A_E。换句话说，节点A_O和A_E被放电，从而在节点A-O和节点A_E保持低电平电压。节点A_O和节点A_E的低电平电压截止晶体管NT42_O和NT42_E。在奇数帧期间，高电平电源电压Vdd_O向节点QB_O施加高电平电压。在偶数帧期间，高电平电源电压Vdd_E向节点QB_E提供高电平电压。

当晶体管NT5_O和NT5_E导通时，低电平电源电压Vss通过晶体管NT5_O和NT5_E向节点QB_O和节点QB_E提供低电平电压。换句话说，节点QB_O和节点QB_E放电，因此在节点QB_O和节点QB_E保持低电平电压。节点QB_O和节点QB_E保持低电平电压。节点QB_O和QB_E的放电截止晶体管NT3_O、NT3_E、NT7_O和NT7_E以截断结点Q的放电通路。当晶体管NT1导通时，高电平电源电压Vdd向节点Q提供高电平电压，从而使节点Q充入中间电平电压Vm。充入到节点Q的中间电平电压Vm导通在节点Q的晶体管NT44_O、NT44_E、NT5a_O和NT5a_E。晶体管NT44_O和NT44_E通过节点A_O和节点A_E为导通的晶体管NT43_O和NT43_E提供放电通路，因此节点A_O和节点A_E保持在低电平。而且，晶体管NT5a_O和NT5a_E通过节点QB_O和节点QB_E为导通的晶体管NT5_O和NT5_E提供放电通路，从而节点QB_O和节点QB_E保持在低电平电压。

当晶体管NT6导通时，由于第一时钟信号C1为低电平，当前一级的输出信号Vg_I提供有该低电平电压的输出信号。来自偶数帧高电平电源电压Vdd_E的高电平电压使晶体管NT41_E和NT5b_O导通。当晶体管NT41_E导通时，偶数帧高电平电源电压Vdd_E向节点A_E提供高电平电压。然后该高电平电压被保持在节点A_E。但是，如上所述，通过晶体管NT43_E和NT44_E提供放电通路以将节点A_E保持在低电平电压。在偶数帧周期，晶体管NT41_E被偶数帧高电平电源电压Vdd_E导通，并连续保持导通。晶体管NT5b_O通过节点QB_O形成放电通路。在时间周期A之后，虽然晶体管NT5_O、NT5_E、NT5a_O和NT5a_E截止，但是在偶数帧周期，第(5b_O)晶体管NT5b_O被偶数帧高电平电源电压Vdd_E连续地保持导通，从而在偶数帧周期，通过节点QB_O连续地形成放电通路。

在时间周期B期间，第一时钟C1从低电平电压转换到高电平电压，另一方面，起始信号Vst从高电平电压转换到低电平电压。然后，当晶体管NT1截止时，节点Q的放电通道被截断。从而，当充入到晶体管NT6的漏极和栅极之间的寄生电容的电压被加到浮动在节点Q的中间电平电压Vm，节点Q的电压增加到比第六晶体管NT6的阈值电压更大。换句话说，自举效应使得节点Q的电压升高到比在时间周期A期间更高的电压。因此，在时间周期B，晶体管NT6导通，而且输出信号Vg_i通过施加到晶体管NT6的第一时钟信号C1的电压而增加，该第一时钟信号被转换为高电平信号。此外，起始信号Vst被转换到低电平电压以截止晶体管NT43_O、NT43_E、NT5_O和NT5_E，但是栅极连接到保持为高电平电压的节点Q的晶体管NT44_O、NT44_E、NT5a_O和NT5a_E保持导通。因此，保持节点A_O、A_E、QB_O和节点QB_E的放电通路，从而保持低电平电压。

在时间周期C期间，第一时钟信号C1从高电平转换为低电平，并且下一级输出信号Vg_i+1的高电平电压被施加到晶体管NT3a的栅极，以导通晶体管NT3a。当晶体管NT3a导通时，节点Q的高电平电压通过晶体管NT3a被放电，因此节点Q的电压被转换到低电平电压。节点Q的低电平电压使得栅极连接到节点Q的晶体管NT44_O、NT44_E、NT5a_O和NT5a_E截止，从而截断节点A_O、A_E、QB_O和QB_E的放电通路。因此，偶数帧高电平电源电压Vdd_E通过导通的晶体管NT41_E向节点A_E提供高电平电压。节点A_E的高电平电压导通晶体管NT42_E以向节点QB_E提供来自偶数帧高电平电源电压Vdd_E的高电平电压。施加到节点QB_E的高电平电压使得栅极连接到节点QB_E的晶体管NT3_E和NT7_E导通。通过导通晶体管NT3_E，在导通的晶体管NT3a中形成附加的放电通路，以及通过导通晶体管NT7_E，输出信号Vg_i被转换为低电平电压。

在时间周期D期间，下一级输出信号Vg_i+1被转换到低电平电压，从而截止晶体管NT3a。如上所述，在其余的偶数帧周期，通过经晶体管NT41_E和NT42_O施加的来自偶数帧高电平电源电压Vdd_E的高电平电压，节点QB_O连续保持为高电平电压。因此，在其余的偶数帧周期，节点Q的电压和输出信号Vg_i保持为低电平。如上所述，节点QB_O保持为由晶体管NT5b_O所提供的低电平电压，该晶体管NT5b_O由偶数帧高电平电源电压所导通。在如图16所示的本发明实施方式中，用于施加晶体管NT4_O和NT4_E的栅电压的时间很长。通过对比，在图18所示的本发明的实施方式中，由于晶体管NT41_O、NT43_O、NT44_O、NT41_E、NE43_E和NT44_E的作用，用于施加晶体管NT42_O和NT42_E的栅电压的时间变短。

因此，与图16相比，在图18中，晶体管NT42_O和NT42_E的栅应力(gatestress)变小。因而，可以防止晶体管的退化。

图19所示为用于驱动根据本发明第四实施方式的奇数和偶数栅驱动电路的示例性方法示意图。参照图19，奇数驱动电路140o包括第一、第三、第五、…、第(n-1)奇数级。偶数驱动电路140e包括第二、第四、第六、…、第(n)偶数级。第一级接收起始信号Vst1作为起始脉冲。第二级接收起始信号Vst2作为起始脉冲。起始信号Vst2相于起始信号Vst1被延迟一个时钟周期。其余的第i个奇数级第三、第五、…、第(n-1)中的每一个接收来自前一级(i-2)奇数级的输出信号Vg_i-2作为起始脉冲。相似地，其余的第i个偶数级第四、第六、…、第(n)中的每一个接收来自前一级(i-2)偶数级的输出信号Vg_i-2作为起始脉冲。例如，第四级接收来自第二级的起始信号Vg_2。第三级接收来自第一级的起始信号Vg-1。此外，各奇数级和偶数级响应第一到第四时钟信号C1、C2、C3和C4中的一个。一时钟信号通过被延迟两个时钟周期而被提供以通过输出缓冲和电平移位器(未示出)向栅线Gi施加与时钟信号同步的输出信号Vg_i。此外，奇数级和偶数级第一级、第二级、第三级、第四级、…、第(n-1)级的各级接收来自下一级(i+1)级并被延迟了一个时钟周期的输出信号Vg_i+1作为复位脉冲。最后一级第n级提供有通过延迟一时钟信号的虚拟级(未示出)获得的复位脉冲。上述驱动方法能够用于图16和图18所示的驱动级。

首先，图19的栅驱动路包括第二起始脉冲Vst2、其通过将第一起始信号延迟一个时钟周期而提供。通过对比，图15的驱动方法包括一个起始信号Vst。此外，在图15的驱动方法中，通过延迟一个时钟周期，起始信号Vst被输入并且提供时钟信号。通过对比，在图19的驱动方法中，在延迟两个时钟周期之后，起始信号Vst被输入并且提供时钟信号，因此，如图20所示，节点Q保持在浮动的中间电平电压的周期被增加一个时钟周期。

如上所述，根据本发明的实施方式，栅线被划分为奇数线和偶数线，以便实现双向驱动，从而扩大一级的节距为对应于两液晶单元。因而，可以增加输出缓冲器的沟道宽度。因此，可以减小在驱动电路各级的扫描脉冲的波形的失真，其中该失真很大程度上取决于输出缓冲器的沟道宽度。此外，由于面板的寿命直接取决于沟道的宽度，因此液晶显示板可以持续更长的时间。另外，在本发明的实施方式中，在具有内置驱动电路的液晶显示板中，多个下拉晶体管在被分为奇/偶驱动级的输出缓冲器中设置，并且减少了用于施加下拉晶体管的栅电压的周期。因此，可以减少由于栅电压的应力所引起的输出缓冲器的退化。因此，可以延长输出缓冲器的寿命。

对于熟悉本领域的技术人员来说，在不脱离本发明的精神和范围的情况下，可以对本发明的具有内置驱动电路的液晶显示面板做出各种变型和改进。因此，本发明意欲覆盖所有落入本发明所附权利要求及其等效物所限定的范围内的本发明的变型和改进。

Claims (31)

1、一种液晶显示板，包括：

液晶单元，其在液晶显示板的显示区中形成为矩阵形式；

奇数栅驱动电路和偶数栅驱动电路，其设置在显示区的外部区域，所述显示区位于奇数栅驱动电路和偶数栅驱动电路之间，所述奇数驱动电路包括多个奇数级，所述偶数驱动电路包括多个偶数级；以及

多条栅线，其包括在液晶单元矩阵中的偶数栅线和奇数栅线，奇数驱动电路驱动所述奇数栅线，偶数驱动电路驱动所述偶数栅线，

其中，各奇数级和偶数级的距离与大于该液晶单元的距离的尺寸相对应。

2、根据权利要求1所述的液晶显示板，其特征在于，所述各奇数级和偶数级包括：

用于向相应的栅线提供扫描脉冲的输出缓冲器；以及

用于控制所述输出缓冲器的控制器。

3、根据权利要求2所述的液晶显示板，其特征在于，所述各奇数级和偶数级的控制器包括在与一液晶单元的距离相对应的区域中，各奇数级和偶数级的输出缓冲器包括在与两个液晶单元的距离相对应的区域中。

4、根据权利要求1所述的液晶显示板，其特征在于，在所述各奇数级和偶数级的外部设置有多条玻璃上线型信号线，以提供多条栅控制信号和电源信号。

5、根据权利要求2所述的液晶显示板，其特征在于，所述各奇数级的起始脉冲包括来自前奇数级之一的输出信号，而各偶数级的起始脉冲包括来自前偶数级之一的输出信号。

6、根据权利要求5所述的液晶显示板，其特征在于，所述各奇数级具有相对于所述偶数栅线的开放结构，而所述各偶数级具有相对于所述奇数栅线的开放结构。

7、根据权利要求5所述的液晶显示板，其特征在于，所述各奇数级和偶数级的输出缓冲器包括：

用于响应时钟信号向所述栅线施加高电平电压和低电平电压中的任一电压的上拉晶体管；以及

用于响应时钟信号向所述栅线施加低电平电压的下拉晶体管。

8、根据权利要求7所述的液晶显示板，其特征在于，当所述各奇数级和偶数级的上拉晶体管截止时，在第二时间周期以前的第一时间周期向所述栅线施加所述高电平电压。

9、根据权利要求2所述的液晶显示板，其特征在于，在多于两个连续时间周期的期间，在导通所述上拉晶体管后向栅线施加所述高电平电压。

10、根据权利要求9所述的液晶显示板，其特征在于，在三个连续时间周期的期间，导通所述上拉晶体管。

11、根据权利要求6所述的液晶显示板，其特征在于，将不同的时钟信号和起始脉冲从外部提供给所述奇数级和偶数级。

12、根据权利要求7所述的液晶显示板，其特征在于，所述施加于偶数级的偶数起始脉冲和偶数时钟信号相对于施加于奇数级的奇数时钟信号和奇数起始脉冲，分别延迟一个时间周期。

13、根据权利要求8所述的液晶显示板，其特征在于，所述各奇数级和偶数级包括：

第一晶体管，通过所述起始脉冲导通以导通上拉晶体管，从而向栅线施加来自第一时钟信号的高电平电压；

第二晶体管，通过来自第二时钟信号的高电平电压导通，从而将高电平电压施加到所述下拉晶体管；

第三晶体管，提供有高电平电压，以释放在第一晶体管和上拉晶体管之间所充的电荷，所述第三晶体管还以电流镜像形式与所述下拉晶体管相连；

第四晶体管，其接收来自下一级的高电平电压，以释放在第一晶体管和上拉晶体管之间所充的电荷；以及

第五晶体管和第六晶体管其并行连接于第二晶体管的漏极端子和地面之间。

14、根据权利要求1所述的液晶显示板，其特征在于，所述各奇数级的起始脉冲包括来自前偶数级之一的输出信号各偶数级的起始脉冲包括来自前奇数级之一的输出信号。

15、根据权利要求14所述的液晶显示板，其特征在于，所述各奇数级通过偶数栅线接收来自前偶数级之一的输出信号并且各偶数级通过奇数栅线接收来自前奇数级之一的输出信号。

16、根据权利要求15所述的液晶显示板，其特征在于，将相同的起始脉冲和相同的时钟信号从外部施加于奇数级和偶数级。

17、一种液晶显示板，包括：

液晶单元，其在液晶显示板的显示区中形成为矩阵形式；

奇数栅驱动电路和偶数栅驱动电路，其设置在显示区的外部区域，所述显示区位于奇数栅驱动电路和偶数栅驱动电路之间，所述奇数驱动电路包括多个奇数级，所述偶数驱动电路包括多个偶数级；

多条栅线，其包括在液晶单元中的偶数栅线和奇数栅线，奇数驱动电路驱动所述奇数栅线，偶数驱动电路驱动所述偶数栅线，

其中，各奇数级的起始脉冲包括来自前偶数级之一的输出信号，各偶数级的起始脉冲包括来自前奇数级之一的输出信号。

18、根据权利要求17所述的液晶显示板，其特征在于，所述各奇数级通过偶数栅线接收来自前偶数级之一的输出信号所述各偶数级通过奇数栅线接收来自前奇数级之一的输出信号。

19、根据权利要求17所述的液晶显示板，其特征在于，所述各奇数级和偶数级包括：

用于向相应的栅线提供扫描脉冲的输出缓冲器；以及

用于控制输出缓冲器的控制器。

20、根据权利要求17所述的液晶显示板，其特征在于，所述各奇数级和偶数级的距离与至少两个液晶单元相对应。

21、根据权利要求1所述的液晶显示板，其特征在于，所述奇数级和偶数级中的至少一级的距离的长度范围为所述液晶单元的一个距离到两个距离。

22、根据权利要求2所述的液晶显示板，其特征在于，所述输出缓冲器包括：

由Q节点控制的上拉晶体管；

由QB_O节点控制的第一下拉晶体管；以及

由QB_E节点控制的第二下拉晶体管。

23、根据权利要求22所述的液晶显示板，其特征在于，所述第一和第二下拉晶体管交替运行一个帧周期。

24、根据权利要求22所述的液晶显示板，其特征在于，所述控制器包括：

第一控制器，用于执行Q节点的充电和放电之一；

第二控制器，用于执行QB_O节点的充电和放电之一；以及

第三控制器，用于执行QB_E节点的充电和放电之一。

25、根据权利要求24所述的液晶显示面板，其特征在于，所述第一控制器包括：

第一晶体管，具有提供有高电平电源电压的漏极端子、栅极端子和与Q节点相连的源极端子，在所述栅极端子中，通过第一节点提供起始脉冲和前一级输出信号中的任何一个。

第二晶体管，具有与Q节点相连的漏极端子、源极端子和提供有下一级输出信号的栅极端子，在所述源极端子中，通过第二节点提供低电位电源电压；以及

第三晶体管，具有提供有时钟信号的漏极端子、与输出端子相连的源极端子和与Q节点相连的栅极端子。

26、根据权利要求25所述的液晶显示板，其特征在于，所述第二控制器包括：

第四晶体管，具有与Q节点相连的漏极端子、与第二节点相连的源极端子和与QB_O节点相连的栅极端子；

第五晶体管，具有与输出端子相连的漏极端子、与第二节点相连的源极端子和与QB_O节点相连的栅极端子；

第六晶体管，具有漏极端子、栅极端子和与第四节点相连的源极端子，在所述栅极端子中，通过第三节点提供有在奇数帧期间产生的奇数高电平电源电压；

第七晶体管，具有与第三节点相连的漏极端子、与第四节点相连的栅极端子和与QB_O节点相连的源极端子；

第八晶体管，具有与第四节点相连的漏极端子、与第一节点相连的栅极端子和与第二节点相连的源极端子；

第九晶体管，具有与第四节点相连的漏极端子、与Q节点相连的栅极端子和与第二节点相连的源极端子；

第十晶体管，具有与QB_O节点相连的漏极端子、与第二节点相连的源极端子和与第一节点相连的栅极端子；

第十一晶体管，具有与QB_O节点相连的漏极端子、与第二节点相连的源极端子和与Q节点相连的栅极端子；以及

第十二晶体管，具有与QB_O节点相连的漏极端子、与第二节点相连的源极端子和与第五节点相连的栅极端子。

27、根据权利要求26所述的液晶显示板，其特征在于，所述第三控制器包括：

第十三晶体管，具有与Q节点相连的漏极端子、与第二节点相连的源极端子以及与QB_E节点相连的栅极端子；

第十四晶体管，具有与输出端子相连的漏极端子、与第二节点相连的源极端子以及与QB_E节点相连的栅极端子；

第十五晶体管，具有漏极端子、栅极端子和与第六节点相连的源极端子，在所述栅极端子中，通过第五节点提供有在偶数帧期间产生的偶数高电平电源电压；

第十六晶体管，具有与第五节点相连的漏极端子、与第六节点相连的栅极端子和与QB_E节点相连的源极端子；

第十七晶体管，具有与第六节点相连的漏极端子、与第一节点相连的栅极端子和与第二节点相连的源极端子；

第十八晶体管，具有与第六节点相连的漏极端子、与Q节点相连的栅极端子和与第二节点相连的源极端子；

第十九晶体管，具有与QB_E节点相连的漏极端子、与第二节点相连的源极端子和与第一节点相连的栅极端子；

第二十晶体管，具有与QB_E节点相连的漏极端子、与第二节点相连的源极端子和与Q节点相连的栅极端子；以及

第二十一晶体管，具有与QB_E节点相连的漏极端子、与第二节点相连的源极端子和与第三节点相连的栅极端子。

28、根据权利要求27所述的液晶显示板，其特征在于，在所述Q节点首先由高电平电源电压充电后产生所述时钟信号。

29、根据权利要求25所述的液晶显示板，其特征在于，所述第二控制器包括：

第二十二晶体管，具有与Q节点相连的漏极端子、与第二节点相连的源极端子和与QB_O节点相连的栅极端子；

第二十三晶体管，具有与输出端子相连的漏极端子、与第二节点相连的源极端子和与QB_O节点相连的栅极端子；

第二十四晶体管，具有漏极端子、栅极端子和与QB_O节点相连的源极端子，在所述栅极端子中，通过第三节点提供在奇数帧周期产生的奇数高电平电源电压。

第二十五晶体管，具有与QB_O节点相连的漏极端子、与第二节点相连的源极端子和与第一节点相连的栅极端子；

第二十六晶体管，具有与QB_O节点相连的漏极端子、与第二节点相连的源极端子和与Q节点相连的栅极端子；以及

第二十七晶体管，具有与QB_O节点相连的漏极端子、与第二结点相连的源极端子和与第四节点相连的栅极端子。

30、根据权利要求29所述的液晶显示板，其特征在于，所述第三控制器包括：

第二十八晶体管，具有与Q节点相连的漏极端子、与第二节点相连的源极端子和与QB_E节点相连的栅极端子；

第二十九晶体管，具有与输出端子相连的漏极端子、与第二节点相连的源极端子和与QB_E节点相连的栅极端子；

第三十晶体管，具有漏极端子、栅极端子和与QB_E节点相连的源极端子，在所述栅极端子中，通过第四节点提供在偶数帧周期产生的偶数高电平电源电压；

第三十一晶体管，具有与QB_E节点相连的漏极端子、与第二节点相连的源极端子和与第一节点相连的栅极端子；

第三十二晶体管，具有与QB_E节点相连的漏极端子、与第二节点相连的源极端子和与Q节点相连的栅极端子；以及

第三十三晶体管，具有与QB_E节点相连的漏极端子、与第二节点相连的源极端子和与第三节点相连的栅极端子。

31、根据权利要求30所述的液晶显示板，其特征在于，在所述Q节点首先由高电平电源电压充电后产生所述时钟信号。

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