JP2000081855A - 表示パネルの駆動回路 - Google Patents
表示パネルの駆動回路Info
- Publication number
- JP2000081855A JP2000081855A JP24957498A JP24957498A JP2000081855A JP 2000081855 A JP2000081855 A JP 2000081855A JP 24957498 A JP24957498 A JP 24957498A JP 24957498 A JP24957498 A JP 24957498A JP 2000081855 A JP2000081855 A JP 2000081855A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- node
- transistor
- nmos transistor
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Abstract
制御する電子回路において、電源配線のインピーダンス
成分の電圧変動による誤動作を確実に予防する。 【解決手段】高圧側電源端子203と駆動信号出力端子
123間の第1のトランジスタ201と第1のノード1
07と低圧側電源端子209間の第2のトランジスタ2
07と、高圧側電源端子と第2のノード109間の第3
のトランジスタ101と第3のノード111と低圧側電
源端子間の第4のトランジスタ103と、駆動信号出力
端子123と第1のノード間に接続し、該制御端子が第
2のノードに接続した第5のトランジスタ105と、第
1のノードと第2のノード間の抵抗素子113とを設
け、第3と第4のトランジスタとが互いに相補的に導通
し第5のトランジスタの導通を制御し、第2のノードと
低圧側電源端子間に整流素子401を低圧側電源端子か
ら第2のノードへの電流の流れを阻止する向きに接続し
た。
Description
に関するものであり、さらに詳しくはプラズマ・ディス
プレイ・パネルなどの表示パネルにおいて行列状に配置
された表示セルの行群の点灯を制御する駆動回路の改良
に関するものである。
示す。この例の場合、駆動回路はn個のIC部100と
ディスクリート部200とから構成されている。すなわ
ち後に詳記するように、ディスクリート部200に対し
てn個のIC部100が並列に接続されている。
のトランジスタ201と、プルダウン用のトランジスタ
207を有しており、プルアップ用のPMOSトランジ
スタ201はその制御端子が制御信号入力端子205に
接続されて、図示しない制御ユニットからの第1の制御
信号を受ける。またそのソース端子は高圧側の電源端子
203(第1の電源端子:VH)に接続され、ドレイン
端子はIC部100の接続端子127に接続されてい
る。
7はその制御端子が制御信号入力端子211に接続され
て、図示しない制御ユニットからの第2の制御信号を受
ける。またそのソース端子は低圧側の電源端子209
(第2の電源端子:GND)に接続され、ドレイン端子
はIC部100の接続端子133に接続されている。
例ではn個のIC部100がディスクリート部200の
PMOSトランジスタ201とNMOSトランジスタ2
07との間に並列に接続されている。
すなわちPMOSトランジスタ101とNMOSトラン
ジスタ103とNMOSトランジスタ105とが設けら
れている。またNMOSトランジスタ105のソース端
子側には第1のノード107が、PMOSトランジスタ
101のドレイン端子側には第2のノード109が、N
MOSトランジスタ103のドレイン端子側には第3の
ノード111が、それぞれライン上に設けられている。
端子が設けられている。すなわち駆動信号出力端子12
3と接続端子125と接続端子127と接続端子131
と接続端子133と制御信号入力端子135と制御信号
入力端子137がそれである。このうち駆動信号出力端
子123はこの駆動回路により駆動される表示パネルの
対応する表示セル行に接続されている。また、制御信号
入力端子135,137は後記のレベル変換回路の出力
端子にそれぞれ接続されている。さらに前記のように接
続端子127はディスクリート部200のPMOSトラ
ンジスタ201に、接続端子133はNMOSトランジ
スタ207に、それぞれ接続されている。
子は接続端子127を経て駆動信号出力端子123に接
続されており、駆動信号出力端子123と接続端子12
7との間には出力端子分離用のダイオード117が介設
されている。また高圧側の電源端子203は接続端子1
29に接続されており、駆動信号出力端子123と接続
端子129との間にはクランプ用ダイオード119が介
設されている。なお駆動信号出力端子123は前記のよ
うにこの駆動回路により駆動される表示パネルの対応す
る表示セル行に接続されている。
のノード109と高圧側の電源端子203との間に介設
されている。すなわちそのソース端子は接続端子125
を介して高圧側の電源端子203に、制御端子は制御信
号入力端子135に、ドレイン端子は第2のノード10
9にそれぞれ接続されている。なおPMOSトランジス
タ101と接続端子125との間には定電流電源回路1
22が介設されている。
のノード111と低圧側電源端子209との間に介設さ
れている。すなわちそのドレイン端子第3のノード11
1に、制御端子は制御信号入力端子137に、ソース端
子は接続端子131を介して低圧側電源端子209にそ
れぞれ接続されている。なお制御信号入力端子135と
制御信号入力端子137とは後記するレベル変換回路3
00のそれぞれ対応する出力端子に接続されている。
のノード107と駆動信号出力端子123との間に介設
されている。すなわちそのドレイン端子は駆動信号出力
端子123に、制御端子は第2のノード109に、ソー
ス端子は第1のノード107にそれぞれ接続されてい
る。
と第2のノード109との間にはNMOSトランジスタ
105のゲート保護用のツェナーダイオード115が介
設されている。また第1のノード107と第2のノード
109との間にはNMOSトランジスタ105のゲート
バイアス用の抵抗素子113が介設されている。さらに
第1のノード107と接続端子133との間には出力端
子分離用のダイオード121が介設されている。
レベル変換回路300の一例であって、1個のトランジ
スタと1個のインバータと2個の抵抗素子を含んでなる
ものである。またこの回路には5個の端子309,31
5,311,313,317が設けられている。
信号入力端子309に接続され、図示しない制御ユニッ
トからの制御信号を受ける。またそのソース端子は接続
端子317を介して低圧側の電源端子209に接続され
ている。さらにドレイン端子は第5のノード321、接
続端子315を介して高圧側の電源端子203に接続さ
れている。
間には抵抗素子305が、NMOSトランジスタ301
とのドレインと第5のノード321との間には抵抗素子
307が、それぞれ介設されている。また第5のノード
321は制御信号出力端子311を介してIC部100
の制御信号入力端子135に接続されている。
13を介してIC部100の制御信号入力端子137に
接続されている。なお制御信号出力端子313と第4の
ノード319との間にはインバータ303が介設されて
いる。
説明するが、その前に図3によりレベル変換回路300
の動作を簡単に説明する。まず信号入力端子309にH
レベルの信号が入力するとNMOSトランジスタ301
はオン(導通)状態となる。したがって制御信号出力端
子311には、抵抗素子305において電圧降下した電
位としてのLレベルの信号が出力される。一方信号入力
端子309に入力されたHレベルの信号はインバータ3
03において反転されて制御信号出力端子313にLレ
ベルの信号となって出力される。すなわち制御信号出力
端子311と制御信号出力端子313にはともにLレベ
ルの信号が現れるが、これらの信号は同じLレベルでも
その絶対電位は異なっている。
号が入力するとNMOSトランジスタ301はオフ(非
導通)状態となる。したがって制御信号出力端子311
には、接続端子315の電圧がHレベルの信号として出
力される。一方信号入力端子309に入力されたLレベ
ルの信号はインバータ303において反転されて制御信
号出力端子313にHレベルの信号となって出力され
る。すなわち制御信号出力端子311と制御信号出力端
子313にはともにHレベルの信号が現れるが、これら
の信号は同じHレベルでもその絶対電位は異なってい
る。
を参照して説明する。図4において横軸は時間を示し縦
軸は各端子における信号のレベル状態を示すものであ
る。
5と制御信号入力端子211にHレベルの信号が入力す
ると、PMOSトランジスタ201はオフ状態となり、
NMOSトランジスタ207はオン状態となる。この結
果NMOSトランジスタ105のソース端子はLレベル
(GRDレベル)となる。レベル変換回路300の信号
入力端子309にLレベル信号が入力されると、制御信
号出力端子311と制御信号出力端子313にHレベル
信号が出力される。すなわちIC部100の制御信号入
力端子135と制御信号入力端子137にはHレベル信
号が入力される。これらの信号によりPMOSトランジ
スタ101はオフ状態となりNMOSトランジスタ10
3はオン状態となる。したがってNMOSトランジスタ
105の制御端子はNMOSトランジスタ103を介し
て接地されるので、NMOSトランジスタ105はオフ
状態となる。このときNMOSトランジスタ207も上
記のようにオン状態であるから、駆動信号出力端子12
3はハイインピーダンス状態となる。したがって対応す
る表示セル行は点灯しないことになる。
子211に入力される信号がLレベルとなるからNMO
Sトランジスタ207はオフ状態となる。なおPMOS
トランジスタ201は前のオフ状態を持続する。
5に入力される信号がLレベルとなるから、PMOSト
ランジスタ201はオン状態となる。この状態下でレベ
ル変換回路300の信号入力端子309にHレベル信号
が入力されると、その制御信号出力端子311と制御信
号出力端子313にはLレベル信号が出力される。
子135と制御信号入力端子137にLレベル信号が入
力される。この信号を受けてPMOSトランジスタ10
1はオン状態となり、NMOSトランジスタ103はオ
フ状態となる。するとPMOSトランジスタ101を介
し定電流電源回路122から定電流が接続端子133に
寄生容量をチャージアップするように流れる。そして第
1のノード107と第2のノード第2のノード109間
に介設された抵抗素子113による電圧降下がNMOS
トランジスタ105のしきい値電圧以上になると、NM
OSトランジスタ105がオン状態となる。ディスクリ
ート部200のPMOSトランジスタ201がオン状態
であるから、最終的に接続端子133はほぼ高圧側の電
源端子203に等しい電圧レベルとなる。このとき駆動
信号出力端子123にはHレベルの信号が出力され、対
応する表示セル行は消灯することになる。
れと同じである。すなわち制御信号入力端子205に入
力する信号はHレベルを維持し、PMOSトランジスタ
201は前のオフ状態を持続する。一方制御信号入力端
子211に入力される信号はLレベルを維持するからN
MOSトランジスタ207はオフ状態である。
5に入力している信号がHレベルとなる。この結果PM
OSトランジスタ205はオフ状態となる。この状態に
おいては、駆動信号出力端子123と接続端子133は
ハイインピーダンス状態となる。次に、時点t5におい
て、制御信号入力端子211に入力している信号がHレ
ベルとなり、NMOSトランジスタ207はオン状態と
なる。この時、定電流電源回路122からPMOSトラ
ンジスタ101を経てNMOSトランジスタ207に定
電流が流れているので、NMOSトランジスタ105は
オン状態を持続する。また駆動信号出力端子123はか
かるオン状態のNMOSトランジスタ105と接続端子
133とNMOSトランジスタ207とを経て低圧側電
源端子209に接地されるので、最終的にはほぼGND
レベル(Lレベル)となる。
子137に入力される信号は、NMOSトランジスタ2
07がオン状態となる前に、接続端子133がHレベル
になるように入力される。即ち、NMOSトランジスタ
105はNMOSトランジスタ207がオン状態となる
前に、オン状態となる一種のスイッチとして機能するも
のである。このとき、駆動信号出力端子123に対応す
る表示セル行が点灯することになる。
状態となり駆動信号出力端子123がほぼGNDレベル
(Lレベル)となった状態で、即ち、時点t6において
制御信号入力端子135にHレベルの信号が入力される
と、PMOSトランジスタ101がオフ状態になる。続
いて、制御信号入力端子137に入力される信号がHレ
ベルに変化すると、NMOSトランジスタ103がオン
状態になる。NMOSトランジスタ103のドレイン端
子の電位はもともとNMOSトランジスタ207により
GNDレベル(Lレベル)とされているので、NMOS
トランジスタ103のオン状態への遷移に応答してNM
OSトランジスタ105は速く完全にオフ状態となる。
このとき、駆動信号出力端子123はハイインピーダン
ス状態となる。そして、制御信号入力端子211に入力
する信号がLレベルに変化することにより、NMOSト
ランジスタ207がオフ状態となる。この状態で制御信
号入力端子205に入力する信号がLレベルに変化する
とPMOSトランジスタ201がオン態となり、この結
果駆動信号出力端子123にはほぼHレベルの信号が出
力される。ここでPMOSトランジスタ201とNMO
Sトランジスタ207とは、双方が同時にオン状態とな
って貫通電流が流れないように、制御信号入力端子20
5および制御信号入力端子211からの入力信号により
そのオン状態への遷移が制御されている。
用ダイオード121はスイッチの機能を果たすものであ
る。図2に示すようにこの例の基本構造ではn個のIC
部100が1個のディスクリート部200に接続されて
いる。いま仮に図中において一番右側のIC部100が
Hレベル信号を出力している状態で、その左側のIC部
100がLレベル信号を出力しているとする。ここで出
力端子分離用ダイオード121がないとすると、右側の
ハイの状態のIC部100から左側のロウの状態のIC
部100に電流が流れて、本来ロウ状態であるべき左側
のIC部100もハイ状態となってしまう。すなわちH
レベル信号を出力することになり、左側のIC部100
が誤動作することになる。かかる誤動作を防止すべく、
各IC部100のディスクリート部200への接続部に
逆流防止のための出力端子分離用ダイオード121が介
設されているのである。
構成の従来の駆動回路は、NMOSトランジスタ105
が本来オフ状態であるべきときに実際にはオン状態とな
ってしまうが故に、本来ならHレベル信号が出力される
タイミングにおいて駆動信号出力端子123にLレベル
信号が出力される、という誤動作が発生するのである。
以下この誤動作の発生について詳記する。
力されると制御信号入力端子135と制御信号入力端子
137にはHレベル信号が入力され、PMOSトランジ
スタ101はオフ状態となりNMOSトランジスタ10
3はオン状態となる。この結果NMOSトランジスタ1
05の制御端子はオン状態のNMOSトランジスタ10
3を介して低圧側電源端子209に接続されてGNDレ
ベル(Lレベル)となるので、NMOSトランジスタ1
05はオフ状態となる。この状態で制御信号入力端子2
11にHレベル信号が入力されると、NMOSトランジ
スタ207がオン状態となる。
入力端子137のHレベル信号入力に応じて駆動信号出
力端子123にHレベル信号を出力させるには、NMO
Sトランジスタ105は上記のオフ状態を持続しなけれ
ばならない。
103(オン状態)のソース端子から接続端子131を
介してNMOSトランジスタ207のソース端子に至る
までのGNDラインは配線の関係上充分短くすることが
できない。この故に該ラインはある程度のインピーダン
ス(Z)を有することになる。したがってこのGNDラ
インに電流が流れるとNMOSトランジスタ207のソ
ース端子に対してNMOSトランジスタ103のソース
端子は電位差を持つことになる。
信号出力端子123を有しているとする。すると64個
の駆動信号出力端子123の状態などにより、NMOS
トランジスタ103のソース端子からNMOSトランジ
スタ207のソース端子までの配線(GNDライン)に
50mAの電流が流れ、かつGNDラインのインピーダ
ンス(Z)が仮に10Ωであるとすると、上記の電位差
は0.5Vにもなる。
することにより、GNDラインで充分に電流を吸収でき
ずに電位差が生じ、抵抗素子113を通じても電流が流
れ、NMOSトランジスタ105の制御端子とソース端
子間にも電位差が生じてくることになる。この電位差が
NMOSトランジスタ105のしきい値電圧を越えると
NMOSトランジスタ105がオン状態となる。したが
って本来Hレベル信号が出力されるべき駆動信号出力端
子123にはLレベル信号が出力されることになり、誤
動作となる。
より上記のような電位差を生じさせる要因の一つとし
て、NMOSトランジスタ207のノイズ・リンキング
などにより、より低い電位に引き下げられることなどが
考えられる。
にするために、NMOSトランジスタ207のソース端
子をGND電位以下にすると、そのGNDからNMOS
トランジスタ103のバックゲート・ダイオード(寄
生)を通して接続端子133に電流が流れ、NMOSト
ランジスタ105をオン状態としてしまい、上記と同様
に駆動信号出力端子123にはHレベルではなくLレベ
ル信号が出力されてしまうという誤動作が発生する。
発明の目的は、GNDラインに電流が流れることに起因
する誤動作を確実に予防することにある。
ては、高圧側電源端子と駆動信号出力端子との間に電気
的に接続されている第1のトランジスタと、第1のノー
ドと低圧側電源端子との間に電気的に接続されている第
2のトランジスタと、上記高圧側電源端子と第2のノー
ドとの間に電気的に接続されている第3のトランジスタ
と、第3のノードと上記低圧側電源端子との間に電気的
に接続されている第4のトランジスタと、駆動信号出力
端子と上記第1のノードとの間に電気的に接続されてか
つその制御端子が上記第2のノードに電気的に接続され
ている第5のトランジスタと、上記第1のノードと第2
のノードとの間に電気的に接続された抵抗素子とを設
け、上記第3と第4のトランジスタとが互いに相補的に
導通して上記第5のトランジスタの導通を制御し、上記
第2のノードと低圧側電源端子との間に整流素子を低圧
側電源端子から第2のノードへの電流の流れを阻止する
向きに電気的に接続したことを要旨とする。
子113を介して電流が流れようとしてもダイオード4
01に阻まれて抵抗素子113には電流が流入しない。
したがってNMOSトランジスタ105の制御端子、ソ
ース端子間に電位差が生じないのでNMOSトランジス
タ105はオフ状態を持続する。この結果制御信号入力
端子135、制御信号入力端子137に入力されたHレ
ベルの信号に対応して駆動信号出力端子123にHレベ
ルの信号が出力されることになり、誤動作が起きないの
である。
実施例であって図1に示す基本構成を有した駆動回路に
応用されたものである。図中において図1の駆動回路と
実質的に同じ作用、機能を有する要素については同一の
参照数字、符号を付して表示する。まず基本的な構成部
分を説明する。
00とディスクリート部200とから構成されている。
すなわちディスクリート部200に対してn個のIC部
100が並列に接続されている。
のトランジスタ201と、プルダウン用のトランジスタ
207を有しており、プルアップ用のPMOSトランジ
スタ201(第1のトランジスタ)はその制御端子が制
御信号入力端子205に接続されて、図示しない制御ユ
ニットからの第1の制御信号を受ける。またそのソース
端子は高圧側の電源端子203(第1の電源端子:V
H)に接続され、ドレイン端子はIC部100の接続端
子127に接続されている。
7(第2のトランジスタ)はその制御端子が制御信号入
力端子211に接続されて、図示しない制御ユニットか
らの第2の制御信号を受ける。またそのソース端子は低
圧側電源端子209(第2の電源端子:GND)に接続
され、ドレイン端子はIC部100の接続端子133に
接続されている。
回路例ではn個のIC部100がディスクリート部20
0のPMOSトランジスタ201とNMOSトランジス
タ207との間に並列に接続されている。
すなわちPMOSトランジスタ101(第3のトランジ
スタ)とNMOSトランジスタ103(第4のトランジ
スタ)とNMOSトランジスタ105(第5のトランジ
スタ)とが設けられている。またNMOSトランジスタ
105のソース端子側には第1のノード107が、PM
OSトランジスタ101のドレイン端子側には第2のノ
ード109が、NMOSトランジスタ103のドレイン
端子側には第3のノード111が、それぞれライン上に
設けられている。
端子が設けられている。すなわち駆動信号出力端子12
3と接続端子125と接続端子127と接続端子131
と接続端子133と制御信号入力端子135と制御信号
入力端子137がそれである。このうち駆動信号出力端
子123はこの発明の駆動回路により駆動される表示パ
ネルの対応する表示セル行に接続されている。また、制
御信号入力端子135,137は後記のレベル変換回路
の出力端子にそれぞれ接続されている。さらに前記のよ
うに接続端子127はディスクリート部200のPMO
Sトランジスタ201に、接続端子133はNMOSト
ランジスタ207に、それぞれ接続されている。
子は接続端子127を経て駆動信号出力端子123に接
続されており、駆動信号出力端子123と接続端子12
7との間には出力端子分離用のダイオード117が介設
されている。また高圧側の電源端子203は接続端子1
29に接続されており、駆動信号出力端子123と接続
端子129との間にはクランプ用ダイオード119が介
設されている。なお駆動信号出力端子123は前記のよ
うにこの発明の駆動回路により駆動される表示パネルの
対応する表示セル行に接続されている。
のノード109と高圧側の電源端子203との間に介設
されている。すなわちそのソース端子は接続端子125
を介して高圧側の電源端子203に、制御端子は制御信
号入力端子135に、ドレイン端子は第2のノード10
9にそれぞれ接続されている。なおPMOSトランジス
タ101と接続端子125との間には定電流電源回路1
22が介設されている。
のノード111と低圧側電源端子209との間に介設さ
れている。すなわちそのドレイン端子は第3のノード1
11に、制御端子は制御信号入力端子137に、ソース
端子は接続端子131を介して低圧側電源端子209に
それぞれ接続されている。なお制御信号入力端子135
と制御信号入力端子137とは後記するレベル変換回路
300のそれぞれ対応する出力端子に接続されている。
のノード107と駆動信号出力端子123との間に介設
されている。すなわちそのドレイン端子は駆動信号出力
端子123に、制御端子は第2のノード109に、ソー
ス端子は第1のノード107にそれぞれ接続されてい
る。
と第2のノード109との間にはNMOSトランジスタ
105のゲード保護用のツェナーダイオード115が介
設されている。また第1のノード107と第2のノード
109との間にはNMOSトランジスタ105のゲート
バイアス用の抵抗素子113が介設されている。さらに
第1のノード107と接続端子133との間には出力端
子分離用のダイオード121が介設されている。
レベル変換回路300に入力側を接続されている。この
変換回路は1個のトランジスタと1個のインバータと2
個の抵抗素子を含んでなるものである。またこの回路に
は5個の端子309,315,311,313,317
が設けられている。
第2のノード109と第3のノード111との間に逆電
流ブロック用の整流素子としてダイオード401が介設
されている。すなわちこのダイオード401のカソード
端子はNMOSトランジスタ103のドレイン端子に接
続され、アノード端子はPMOSトランジスタ101の
ドレイン端子に接続されている。
GND電位よりも低くなり、NMOSトランジスタ10
3のソース端子とNMOSトランジスタ207のソース
端子との間の配線(GNDライン)のインピーダンス成
分により接続端子133と接続端子131との間に電位
差が生じて上記GNDラインに電流が流れようとしても
ダイオード401に阻まれて抵抗素子113には電流が
流入しない。したがってNMOSトランジスタ105の
制御端子、ソース端子間に電位差が生じないのでNMO
Sトランジスタ105はオフ状態を持続する。この結果
制御信号入力端子135、制御信号入力端子137に入
力されたHレベルの信号に対応して駆動信号出力端子1
23にもHレベルの信号が出力されることになり、誤動
作が起きないのである。
あって、この実施例の場合には、NMOSトランジスタ
103と接続端子131との間に逆電流ブロック用の整
流素子としてダイオード401が介設されている。すな
わちこのダイオード401のカソード端子は接続端子1
31に接続され、アノード端子はNMOSトランジスタ
103のソース端子に接続されている。
に、例えGNDラインに電流が流れようとしてもダイオ
ード401に阻まれて抵抗素子113には電流が流入し
ない。したがってNMOSトランジスタ105の制御端
子、ソース端子間に電位差が生じないのでNMOSトラ
ンジスタ105はオフ状態を持続する。この結果制御信
号入力端子135、制御信号入力端子137に入力され
たHレベルの信号に対応して駆動信号出力端子123に
もHレベルの信号が出力されることになり、誤動作が起
きないのである。
の出力信号のパルス数(単位時間当たり)で行っている
(パルス変調)。ところがこのパルス数には限度がある
ので、パルス変調による輝度制御にも限界がある。した
がってパルス変調に加えて、駆動回路からの出力信号の
電圧を変えてやることが行われている(電圧変調)。
出力端子123にはHレベル信号(電圧:VH)とLレ
ベル信号(電圧:GND)の2種類の電圧の信号が出力
される。図6の実施例においてはIC部100の接続端
子131とNMOSトランジスタ207のソース端子が
接続されている低圧側電源端子209とが同じ電位であ
るという考え方である。ところが実際にはインピーダン
ス(Z)の存在の故にGNDラインで電圧降下が発生す
るから、IC部100の接続端子131とNMOSトラ
ンジスタ207のソース端子が接続されている低圧側電
源端子209とは同じ電位ではないのである。したがっ
てNMOSトランジスタ207のソース端子側には低圧
側電源端子209でなく、別の電位を持ってきてもよい
という考え方が成り立つ。
が図7に示す実施例である。すなわち図6の実施例にお
ける低圧側電源端子209に代えて2個の電源端子50
7,509(電圧:V1、V2)を用いている。
対してトランジスタ501とトランジスタ503とがノ
ード511を介して並列に接続されており、トランジス
タ501は低圧側の電源端子507(電圧:V1>V
2)にトランジスタ503は低圧側の電源端子509
(電圧:V2)にそれぞれ接続されている。またトラン
ジスタ501とノード511との間にはダイオード50
5が介設されていて、電源端子507(V1)から電源
端子509(V2)への電流の逆流を阻止している。な
おトランジスタ501の制御端子は制御信号入力端子2
11へ、トランジスタ503の制御端子は制御信号入力
端子213へそれぞれ接続されている。
示す実施例の場合には、高圧側の電源端子203の電圧
(VH)と低圧側の電源端子507の電圧(V1)と低
圧側の電源端子509の電圧(V2)との3種類の電圧
の信号が駆動信号出力端子123に出力され得るのであ
る。
と同様に、ダイオード401は第2のノード109と第
3のノード111との間に介設され、例えGNDライン
に電流が流れても第2のノード109には電流が流入し
ないように阻止する。また図示の例ではLレベル側に2
個の電源を設けたが、必要に応じてさらに電圧の異なる
電源を増加してもよい。
トランジスタ105からNMOSトランジスタ103に
電流が流れるとフォワード電圧が生じるが、これはツェ
ナーダイオード115による電圧降下とダイオード40
1による電圧降下の和となる。このように2段階の電圧
降下があることによりNMOSトランジスタ105がオ
フ状態となるのが遅れるという問題がある。
するものである。すなわち第1のノード107とNMO
Sトランジスタ103との間にダイオード601を介設
してある。すなわちダイオード601のアノード端子は
第1のノード107に、カソード端子はNMOSトラン
ジスタ103のドレイン端子にそれぞれ接続されてい
る。このような構成とするとNMOSトランジスタ10
5からNMOSトランジスタ103までの電圧降下が1
段階となるので、それだけNMOSトランジスタ105
がオフ状態となるのが早くなる。
実施例を示すが、この実施例は図7に示す実施例と同じ
考え方のものであって、駆動信号出力端子にLレベル側
としてGNDの電圧の信号を出力する代わりに、GND
の電圧よりも低いV1(V1<GND)の電圧の信号を
出力しようとするものである。
トランジスタのソースフォロアを利用したトーテンポー
ル回路であって、5個のトランジスタ701〜709
と、3個の抵抗素子723〜727とを含んでなるもの
である。
制御信号入力端子717に接続されている。該制御信号
入力端子717はさらにインバータ719を介して、N
MOSトランジスタ703の制御端子と制御回路901
に接続されている。この制御回路901は、ノード73
1に接続されると共に、NMOSトランジスタ709の
制御端子にも接続されている。NMOSトランジスタ7
01とNMOSトランジスタ703のソース端子は低圧
側の電源端子715(GND)に、NMOSトランジス
タ709のソース端子はノード731を介して低圧側の
電源端子713(電圧:V1)に接続されている。
子は抵抗素子723と抵抗素子725とを介して高圧側
の電源端子711に接続されている。
抵抗素子723と抵抗素子725との接続中点であるノ
ード733に接続されており、そのソース端子は高圧側
の電源端子711に接続されている。PMOSトランジ
スタ705のドレイン端子は、NMOSトランジスタ7
07の制御端子に接続され、さらにノード737および
ダイオード721を介してNMOSトランジスタ703
のドレイン端子に接続されている。
子は高圧側の電源端子711に接続されている。またそ
のソース端子はノード739を介して駆動信号出力端子
735およびNMOSトランジスタ709のドレイン端
子に接続されている。尚、ノード739とノード737
との間には電圧降下用の抵抗素子727が介設されてい
る。
5の実施例におけるダイオード401と同様に逆電流ブ
ロック用の整流素子として機能するものである。
説明する。制御信号入力端子717にLレベルの信号が
入力されると、NMOSトランジスタ701はオフ状態
となる。この信号はインバータ719で反転されてHレ
ベルの信号となってNMOSトランジスタ703の制御
端子に入力され、NMOSトランジスタ703はオン状
態となる。該Hレベルの信号は制御回路709にも入力
され、この制御回路709からHレベルの信号がNMO
Sトランジスタ709の制御端子に入力され、NMOS
トランジスタ709はオン状態となる。一方PMOSト
ランジスタ705はオフ状態となり、これに応じてNM
OSトランジスタ707がオフ状態となる。この結果、
駆動信号出力端子735にはLレベルの信号(電圧:V
1)が出力される。
掛るので、抵抗素子727には電流は流れず、NMOS
トランジスタ707はオフ状態を維持する。
の信号が入力されると、NMOSトランジスタ701は
オン状態となる。この信号はインバータ719で反転さ
れてLレベルの信号となってNMOSトランジスタ70
3の制御端子に入力され、NMOSトランジスタ703
はオン状態となる。該Lレベルの信号はさらに制御回路
901に入力され、この制御回路901からLレベルの
信号がNMOSトランジスタ709に入力され、NMO
Sトランジスタ709はオフ状態となる。一方PMOS
トランジスタ705はオン状態となり、これに応じてN
MOSトランジスタ707はオン状態となる。この結
果、駆動信号出力端子735にはHレベルの信号(電
圧:VH)が出力される。
から抵抗素子113を介して接続端子133に電流が流
れようとしてもダイオード401に阻まれて抵抗素子1
13には電流が流入しない。したがってNMOSトラン
ジスタ105の制御、ソース端子間に電位差が生じない
のでNMOSトランジスタ105はオフ状態を持続す
る。この結果、制御信号入力端子135、制御信号入力
端子137に入力されたHレベルの信号に対応して駆動
信号出力端子123にHレベルの信号が出力されること
になり、誤動作が起きない。
あって、この実施例の場合には、NMOSトランジスタ
103のソース端子と接続端子131との間に逆電流ブ
ロック用の整流素子としてダイオード401が介設され
ている。すなわちこのダイオード401のカソード端子
は接続端子131に接続され、アノード端子はNMOS
トランジスタ103のソース端子に接続されている。
ら抵抗素子113を介して接続端子133に電流が流れ
ようとしても整流素子であるダイオードに阻まれて抵抗
素子113には電流が流入しない。したがってNMOS
トランジスタ105の制御端子、ソース端子間に電位差
が生じないのでNMOSトランジスタ105はオフ状態
を持続する。この結果、制御信号入力端子に入力された
Hレベルの信号に対応して駆動信号出力端子にHレベル
の信号が出力されることになり、誤動作が起きない。
す回路図である。
る。
一構成例を示す回路図である。
チャートである。
す回路図である。
す回路図である。
す回路図である。
す回路図である。
す回路図である。
Claims (5)
- 【請求項1】 高圧側電源端子と駆動信号出力端子との
間に電気的に接続されている第1のトランジスタと、第
1のノードと低圧側電源端子との間に電気的に接続され
ている第2のトランジスタと、上記高圧側電源端子と第
2のノードとの間に電気的に接続されている第3のトラ
ンジスタと、第3のノードと上記低圧側電源端子との間
に電気的に接続されている第4のトランジスタと、駆動
信号出力端子と上記第1のノードとの間に電気的に接続
されてかつその制御端子が上記第2のノードに電気的に
接続されている第5のトランジスタと、上記第1のノー
ドと第2のノードとの間に電気的に接続された抵抗素子
とを有しており、上記第3と第4のトランジスタとが互
いに相補的に導通して上記第5のトランジスタの導通を
制御し、上記第2のノードと低圧側電源端子との間に整
流素子が低圧側電源端子から第2のノードへの電流の流
れを阻止する向きに電気的に接続されていることを特徴
とする表示パネルの駆動回路。 - 【請求項2】 前記整流素子が第2のノードと第4のト
ランジスタとの間に電気的に接続されていることを特徴
とする請求項1に記載の駆動回路。 - 【請求項3】 前記整流素子が第4のトランジスタと低
圧側電源端子との間に電気的に接続されていることを特
徴とする請求項1に記載の駆動回路。 - 【請求項4】 低圧側電源端子が互いに並列に接続され
た異なる電圧の2個以上の電源端子から構成されている
ことを特徴とする請求項1に記載の駆動回路。 - 【請求項5】 第1のノードと第3のノードとの間には
さらなる整流素子が第3のノードから第1のノードへの
電流の流れを阻止する向きに電気的に接続されているこ
とを特徴とする請求項1に記載の駆動回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24957498A JP4007698B2 (ja) | 1998-09-03 | 1998-09-03 | 表示パネルの駆動回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24957498A JP4007698B2 (ja) | 1998-09-03 | 1998-09-03 | 表示パネルの駆動回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000081855A true JP2000081855A (ja) | 2000-03-21 |
JP4007698B2 JP4007698B2 (ja) | 2007-11-14 |
Family
ID=17195041
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24957498A Expired - Fee Related JP4007698B2 (ja) | 1998-09-03 | 1998-09-03 | 表示パネルの駆動回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4007698B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100465510B1 (ko) * | 2002-09-09 | 2005-01-13 | 주식회사 엘리아테크 | 유기 전계 발광 표시패널의 전압 구동회로 |
JP2008003567A (ja) * | 2006-05-25 | 2008-01-10 | Matsushita Electric Ind Co Ltd | 駆動電圧供給回路 |
WO2011064917A1 (ja) * | 2009-11-25 | 2011-06-03 | パナソニック株式会社 | プッシュプル型駆動回路 |
-
1998
- 1998-09-03 JP JP24957498A patent/JP4007698B2/ja not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100465510B1 (ko) * | 2002-09-09 | 2005-01-13 | 주식회사 엘리아테크 | 유기 전계 발광 표시패널의 전압 구동회로 |
JP2008003567A (ja) * | 2006-05-25 | 2008-01-10 | Matsushita Electric Ind Co Ltd | 駆動電圧供給回路 |
WO2011064917A1 (ja) * | 2009-11-25 | 2011-06-03 | パナソニック株式会社 | プッシュプル型駆動回路 |
Also Published As
Publication number | Publication date |
---|---|
JP4007698B2 (ja) | 2007-11-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3947264B2 (ja) | 集積回路直流分離装置およびその方法 | |
US7176741B2 (en) | Level shift circuit | |
US8134400B2 (en) | Semiconductor circuit | |
US7573304B2 (en) | Input/output circuit and input/output device | |
US6040729A (en) | Digital output buffer for multiple voltage system | |
JP2000183710A (ja) | アナログスイッチ回路及びこの回路を有する半導体装置 | |
US20100264958A1 (en) | Output circuit and multi-output circuit | |
JPS6377217A (ja) | オフ・チップ駆動回路 | |
EP0372087B1 (en) | Driver circuit | |
US20070273412A1 (en) | Drive voltage supply circuit | |
US5966044A (en) | Pull-up circuit and semiconductor device using the same | |
US5272389A (en) | Level shifter circuit | |
US6194948B1 (en) | Method and an auxiliary circuit for preventing the triggering of a parasitic transistor in an output stage of an electronic circuit | |
JP2000081855A (ja) | 表示パネルの駆動回路 | |
JP2000021179A (ja) | ブースト回路及びこれを用いた半導体装置 | |
US5834949A (en) | Bus driver failure detection system | |
JP4480229B2 (ja) | パワーオフ検出回路 | |
US6154058A (en) | Output buffer | |
GB2305793A (en) | A tri-state driver and circuit | |
US5107143A (en) | Signal output circuit included in bus driving integrated circuit | |
US7327589B2 (en) | Full-bridge circuit | |
JP4149151B2 (ja) | 入出力バッファ回路 | |
JP5191724B2 (ja) | アドレス駆動回路及びプラズマディスプレイ装置 | |
JP4175193B2 (ja) | Mos型半導体集積回路 | |
JPH0239622A (ja) | 出力回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050426 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070511 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Effective date: 20070808 Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070828 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 3 Free format text: PAYMENT UNTIL: 20100907 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 3 Free format text: PAYMENT UNTIL: 20100907 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110907 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110907 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 5 Free format text: PAYMENT UNTIL: 20120907 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130907 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |