JP2000081855A - 表示パネルの駆動回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】行列状に配置した表示セルの行群の点灯を駆動
制御する電子回路において、電源配線のインピーダンス
成分の電圧変動による誤動作を確実に予防する。 【解決手段】高圧側電源端子２０３と駆動信号出力端子
１２３間の第１のトランジスタ２０１と第１のノード１
０７と低圧側電源端子２０９間の第２のトランジスタ２
０７と、高圧側電源端子と第２のノード１０９間の第３
のトランジスタ１０１と第３のノード１１１と低圧側電
源端子間の第４のトランジスタ１０３と、駆動信号出力
端子１２３と第１のノード間に接続し、該制御端子が第
２のノードに接続した第５のトランジスタ１０５と、第
１のノードと第２のノード間の抵抗素子１１３とを設
け、第３と第４のトランジスタとが互いに相補的に導通
し第５のトランジスタの導通を制御し、第２のノードと
低圧側電源端子間に整流素子４０１を低圧側電源端子か
ら第２のノードへの電流の流れを阻止する向きに接続し
た。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は表示パネルの駆動装置
に関するものであり、さらに詳しくはプラズマ・ディス
プレイ・パネルなどの表示パネルにおいて行列状に配置
された表示セルの行群の点灯を制御する駆動回路の改良
に関するものである。

【０００２】

【従来技術】そのような駆動回路の代表的な例を図１に
示す。この例の場合、駆動回路はｎ個のＩＣ部１００と
ディスクリート部２００とから構成されている。すなわ
ち後に詳記するように、ディスクリート部２００に対し
てｎ個のＩＣ部１００が並列に接続されている。

【０００３】ディスクリート部２００は、プルアップ用
のトランジスタ２０１と、プルダウン用のトランジスタ
２０７を有しており、プルアップ用のＰＭＯＳトランジ
スタ２０１はその制御端子が制御信号入力端子２０５に
接続されて、図示しない制御ユニットからの第１の制御
信号を受ける。またそのソース端子は高圧側の電源端子
２０３（第１の電源端子：ＶＨ）に接続され、ドレイン
端子はＩＣ部１００の接続端子１２７に接続されてい
る。

【０００４】プルダウン用のＮＭＯＳトランジスタ２０
７はその制御端子が制御信号入力端子２１１に接続され
て、図示しない制御ユニットからの第２の制御信号を受
ける。またそのソース端子は低圧側の電源端子２０９
（第２の電源端子：ＧＮＤ）に接続され、ドレイン端子
はＩＣ部１００の接続端子１３３に接続されている。

【０００５】したがって図２に示すようにこの駆動回路
例ではｎ個のＩＣ部１００がディスクリート部２００の
ＰＭＯＳトランジスタ２０１とＮＭＯＳトランジスタ２
０７との間に並列に接続されている。

【０００６】各ＩＣ部１００には３個のトランジスタ、
すなわちＰＭＯＳトランジスタ１０１とＮＭＯＳトラン
ジスタ１０３とＮＭＯＳトランジスタ１０５とが設けら
れている。またＮＭＯＳトランジスタ１０５のソース端
子側には第１のノード１０７が、ＰＭＯＳトランジスタ
１０１のドレイン端子側には第２のノード１０９が、Ｎ
ＭＯＳトランジスタ１０３のドレイン端子側には第３の
ノード１１１が、それぞれライン上に設けられている。

【０００７】さらにＩＣ部１００には合計８個の入出力
端子が設けられている。すなわち駆動信号出力端子１２
３と接続端子１２５と接続端子１２７と接続端子１３１
と接続端子１３３と制御信号入力端子１３５と制御信号
入力端子１３７がそれである。このうち駆動信号出力端
子１２３はこの駆動回路により駆動される表示パネルの
対応する表示セル行に接続されている。また、制御信号
入力端子１３５，１３７は後記のレベル変換回路の出力
端子にそれぞれ接続されている。さらに前記のように接
続端子１２７はディスクリート部２００のＰＭＯＳトラ
ンジスタ２０１に、接続端子１３３はＮＭＯＳトランジ
スタ２０７に、それぞれ接続されている。

【０００８】ＰＭＯＳトランジスタ２０１のドレイン端
子は接続端子１２７を経て駆動信号出力端子１２３に接
続されており、駆動信号出力端子１２３と接続端子１２
７との間には出力端子分離用のダイオード１１７が介設
されている。また高圧側の電源端子２０３は接続端子１
２９に接続されており、駆動信号出力端子１２３と接続
端子１２９との間にはクランプ用ダイオード１１９が介
設されている。なお駆動信号出力端子１２３は前記のよ
うにこの駆動回路により駆動される表示パネルの対応す
る表示セル行に接続されている。

【０００９】前記のＰＭＯＳトランジスタ１０１は第２
のノード１０９と高圧側の電源端子２０３との間に介設
されている。すなわちそのソース端子は接続端子１２５
を介して高圧側の電源端子２０３に、制御端子は制御信
号入力端子１３５に、ドレイン端子は第２のノード１０
９にそれぞれ接続されている。なおＰＭＯＳトランジス
タ１０１と接続端子１２５との間には定電流電源回路１
２２が介設されている。

【００１０】前記のＮＭＯＳトランジスタ１０３は第３
のノード１１１と低圧側電源端子２０９との間に介設さ
れている。すなわちそのドレイン端子第３のノード１１
１に、制御端子は制御信号入力端子１３７に、ソース端
子は接続端子１３１を介して低圧側電源端子２０９にそ
れぞれ接続されている。なお制御信号入力端子１３５と
制御信号入力端子１３７とは後記するレベル変換回路３
００のそれぞれ対応する出力端子に接続されている。

【００１１】前記のＮＭＯＳトランジスタ１０５は第１
のノード１０７と駆動信号出力端子１２３との間に介設
されている。すなわちそのドレイン端子は駆動信号出力
端子１２３に、制御端子は第２のノード１０９に、ソー
ス端子は第１のノード１０７にそれぞれ接続されてい
る。

【００１２】ＮＭＯＳトランジスタ１０５のソース端子
と第２のノード１０９との間にはＮＭＯＳトランジスタ
１０５のゲート保護用のツェナーダイオード１１５が介
設されている。また第１のノード１０７と第２のノード
１０９との間にはＮＭＯＳトランジスタ１０５のゲート
バイアス用の抵抗素子１１３が介設されている。さらに
第１のノード１０７と接続端子１３３との間には出力端
子分離用のダイオード１２１が介設されている。

【００１３】図３に示すのはＩＣ部１００に接続される
レベル変換回路３００の一例であって、１個のトランジ
スタと１個のインバータと２個の抵抗素子を含んでなる
ものである。またこの回路には５個の端子３０９，３１
５，３１１，３１３，３１７が設けられている。

【００１４】ＮＭＯＳトランジスタ３０１の制御端子は
信号入力端子３０９に接続され、図示しない制御ユニッ
トからの制御信号を受ける。またそのソース端子は接続
端子３１７を介して低圧側の電源端子２０９に接続され
ている。さらにドレイン端子は第５のノード３２１、接
続端子３１５を介して高圧側の電源端子２０３に接続さ
れている。

【００１５】接続端子３１５と第５のノード３２１との
間には抵抗素子３０５が、ＮＭＯＳトランジスタ３０１
とのドレインと第５のノード３２１との間には抵抗素子
３０７が、それぞれ介設されている。また第５のノード
３２１は制御信号出力端子３１１を介してＩＣ部１００
の制御信号入力端子１３５に接続されている。

【００１６】第４のノード３１９は制御信号出力端子３
１３を介してＩＣ部１００の制御信号入力端子１３７に
接続されている。なお制御信号出力端子３１３と第４の
ノード３１９との間にはインバータ３０３が介設されて
いる。

【００１７】つぎに上記構成の駆動回路の動作について
説明するが、その前に図３によりレベル変換回路３００
の動作を簡単に説明する。まず信号入力端子３０９にＨ
レベルの信号が入力するとＮＭＯＳトランジスタ３０１
はオン（導通）状態となる。したがって制御信号出力端
子３１１には、抵抗素子３０５において電圧降下した電
位としてのＬレベルの信号が出力される。一方信号入力
端子３０９に入力されたＨレベルの信号はインバータ３
０３において反転されて制御信号出力端子３１３にＬレ
ベルの信号となって出力される。すなわち制御信号出力
端子３１１と制御信号出力端子３１３にはともにＬレベ
ルの信号が現れるが、これらの信号は同じＬレベルでも
その絶対電位は異なっている。

【００１８】つぎに信号入力端子３０９にＬレベルの信
号が入力するとＮＭＯＳトランジスタ３０１はオフ（非
導通）状態となる。したがって制御信号出力端子３１１
には、接続端子３１５の電圧がＨレベルの信号として出
力される。一方信号入力端子３０９に入力されたＬレベ
ルの信号はインバータ３０３において反転されて制御信
号出力端子３１３にＨレベルの信号となって出力され
る。すなわち制御信号出力端子３１１と制御信号出力端
子３１３にはともにＨレベルの信号が現れるが、これら
の信号は同じＨレベルでもその絶対電位は異なってい
る。

【００１９】つぎにこの駆動回路の動作について、図４
を参照して説明する。図４において横軸は時間を示し縦
軸は各端子における信号のレベル状態を示すものであ
る。

【００２０】時点ｔ１において、制御信号入力端子２０
５と制御信号入力端子２１１にＨレベルの信号が入力す
ると、ＰＭＯＳトランジスタ２０１はオフ状態となり、
ＮＭＯＳトランジスタ２０７はオン状態となる。この結
果ＮＭＯＳトランジスタ１０５のソース端子はＬレベル
（ＧＲＤレベル）となる。レベル変換回路３００の信号
入力端子３０９にＬレベル信号が入力されると、制御信
号出力端子３１１と制御信号出力端子３１３にＨレベル
信号が出力される。すなわちＩＣ部１００の制御信号入
力端子１３５と制御信号入力端子１３７にはＨレベル信
号が入力される。これらの信号によりＰＭＯＳトランジ
スタ１０１はオフ状態となりＮＭＯＳトランジスタ１０
３はオン状態となる。したがってＮＭＯＳトランジスタ
１０５の制御端子はＮＭＯＳトランジスタ１０３を介し
て接地されるので、ＮＭＯＳトランジスタ１０５はオフ
状態となる。このときＮＭＯＳトランジスタ２０７も上
記のようにオン状態であるから、駆動信号出力端子１２
３はハイインピーダンス状態となる。したがって対応す
る表示セル行は点灯しないことになる。

【００２１】ついで時点ｔ２において、制御信号入力端
子２１１に入力される信号がＬレベルとなるからＮＭＯ
Ｓトランジスタ２０７はオフ状態となる。なおＰＭＯＳ
トランジスタ２０１は前のオフ状態を持続する。

【００２２】時点ｔ３において、制御信号入力端子２０
５に入力される信号がＬレベルとなるから、ＰＭＯＳト
ランジスタ２０１はオン状態となる。この状態下でレベ
ル変換回路３００の信号入力端子３０９にＨレベル信号
が入力されると、その制御信号出力端子３１１と制御信
号出力端子３１３にはＬレベル信号が出力される。

【００２３】したがってＩＣ部１００の制御信号入力端
子１３５と制御信号入力端子１３７にＬレベル信号が入
力される。この信号を受けてＰＭＯＳトランジスタ１０
１はオン状態となり、ＮＭＯＳトランジスタ１０３はオ
フ状態となる。するとＰＭＯＳトランジスタ１０１を介
し定電流電源回路１２２から定電流が接続端子１３３に
寄生容量をチャージアップするように流れる。そして第
１のノード１０７と第２のノード第２のノード１０９間
に介設された抵抗素子１１３による電圧降下がＮＭＯＳ
トランジスタ１０５のしきい値電圧以上になると、ＮＭ
ＯＳトランジスタ１０５がオン状態となる。ディスクリ
ート部２００のＰＭＯＳトランジスタ２０１がオン状態
であるから、最終的に接続端子１３３はほぼ高圧側の電
源端子２０３に等しい電圧レベルとなる。このとき駆動
信号出力端子１２３にはＨレベルの信号が出力され、対
応する表示セル行は消灯することになる。

【００２４】時点ｔ４までの状態は時点ｔ２におけるそ
れと同じである。すなわち制御信号入力端子２０５に入
力する信号はＨレベルを維持し、ＰＭＯＳトランジスタ
２０１は前のオフ状態を持続する。一方制御信号入力端
子２１１に入力される信号はＬレベルを維持するからＮ
ＭＯＳトランジスタ２０７はオフ状態である。

【００２５】時点ｔ４において、制御信号入力端子２０
５に入力している信号がＨレベルとなる。この結果ＰＭ
ＯＳトランジスタ２０５はオフ状態となる。この状態に
おいては、駆動信号出力端子１２３と接続端子１３３は
ハイインピーダンス状態となる。次に、時点ｔ５におい
て、制御信号入力端子２１１に入力している信号がＨレ
ベルとなり、ＮＭＯＳトランジスタ２０７はオン状態と
なる。この時、定電流電源回路１２２からＰＭＯＳトラ
ンジスタ１０１を経てＮＭＯＳトランジスタ２０７に定
電流が流れているので、ＮＭＯＳトランジスタ１０５は
オン状態を持続する。また駆動信号出力端子１２３はか
かるオン状態のＮＭＯＳトランジスタ１０５と接続端子
１３３とＮＭＯＳトランジスタ２０７とを経て低圧側電
源端子２０９に接地されるので、最終的にはほぼＧＮＤ
レベル（Ｌレベル）となる。

【００２６】制御信号入力端子１３５と制御信号入力端
子１３７に入力される信号は、ＮＭＯＳトランジスタ２
０７がオン状態となる前に、接続端子１３３がＨレベル
になるように入力される。即ち、ＮＭＯＳトランジスタ
１０５はＮＭＯＳトランジスタ２０７がオン状態となる
前に、オン状態となる一種のスイッチとして機能するも
のである。このとき、駆動信号出力端子１２３に対応す
る表示セル行が点灯することになる。

【００２７】ＮＭＯＳトランジスタ２０７が充分にオン
状態となり駆動信号出力端子１２３がほぼＧＮＤレベル
（Ｌレベル）となった状態で、即ち、時点ｔ６において
制御信号入力端子１３５にＨレベルの信号が入力される
と、ＰＭＯＳトランジスタ１０１がオフ状態になる。続
いて、制御信号入力端子１３７に入力される信号がＨレ
ベルに変化すると、ＮＭＯＳトランジスタ１０３がオン
状態になる。ＮＭＯＳトランジスタ１０３のドレイン端
子の電位はもともとＮＭＯＳトランジスタ２０７により
ＧＮＤレベル（Ｌレベル）とされているので、ＮＭＯＳ
トランジスタ１０３のオン状態への遷移に応答してＮＭ
ＯＳトランジスタ１０５は速く完全にオフ状態となる。
このとき、駆動信号出力端子１２３はハイインピーダン
ス状態となる。そして、制御信号入力端子２１１に入力
する信号がＬレベルに変化することにより、ＮＭＯＳト
ランジスタ２０７がオフ状態となる。この状態で制御信
号入力端子２０５に入力する信号がＬレベルに変化する
とＰＭＯＳトランジスタ２０１がオン態となり、この結
果駆動信号出力端子１２３にはほぼＨレベルの信号が出
力される。ここでＰＭＯＳトランジスタ２０１とＮＭＯ
Ｓトランジスタ２０７とは、双方が同時にオン状態とな
って貫通電流が流れないように、制御信号入力端子２０
５および制御信号入力端子２１１からの入力信号により
そのオン状態への遷移が制御されている。

【００２８】なお図示の駆動回路において出力端子分離
用ダイオード１２１はスイッチの機能を果たすものであ
る。図２に示すようにこの例の基本構造ではｎ個のＩＣ
部１００が１個のディスクリート部２００に接続されて
いる。いま仮に図中において一番右側のＩＣ部１００が
Ｈレベル信号を出力している状態で、その左側のＩＣ部
１００がＬレベル信号を出力しているとする。ここで出
力端子分離用ダイオード１２１がないとすると、右側の
ハイの状態のＩＣ部１００から左側のロウの状態のＩＣ
部１００に電流が流れて、本来ロウ状態であるべき左側
のＩＣ部１００もハイ状態となってしまう。すなわちＨ
レベル信号を出力することになり、左側のＩＣ部１００
が誤動作することになる。かかる誤動作を防止すべく、
各ＩＣ部１００のディスクリート部２００への接続部に
逆流防止のための出力端子分離用ダイオード１２１が介
設されているのである。

【００２９】

【発明が解決しようとする課題】ところで上記のような
構成の従来の駆動回路は、ＮＭＯＳトランジスタ１０５
が本来オフ状態であるべきときに実際にはオン状態とな
ってしまうが故に、本来ならＨレベル信号が出力される
タイミングにおいて駆動信号出力端子１２３にＬレベル
信号が出力される、という誤動作が発生するのである。
以下この誤動作の発生について詳記する。

【００３０】レベル変換回路３００にＬレベル信号が入
力されると制御信号入力端子１３５と制御信号入力端子
１３７にはＨレベル信号が入力され、ＰＭＯＳトランジ
スタ１０１はオフ状態となりＮＭＯＳトランジスタ１０
３はオン状態となる。この結果ＮＭＯＳトランジスタ１
０５の制御端子はオン状態のＮＭＯＳトランジスタ１０
３を介して低圧側電源端子２０９に接続されてＧＮＤレ
ベル（Ｌレベル）となるので、ＮＭＯＳトランジスタ１
０５はオフ状態となる。この状態で制御信号入力端子２
１１にＨレベル信号が入力されると、ＮＭＯＳトランジ
スタ２０７がオン状態となる。

【００３１】ここで制御信号入力端子１３５と制御信号
入力端子１３７のＨレベル信号入力に応じて駆動信号出
力端子１２３にＨレベル信号を出力させるには、ＮＭＯ
Ｓトランジスタ１０５は上記のオフ状態を持続しなけれ
ばならない。

【００３２】ところが実際には、ＮＭＯＳトランジスタ
１０３（オン状態）のソース端子から接続端子１３１を
介してＮＭＯＳトランジスタ２０７のソース端子に至る
までのＧＮＤラインは配線の関係上充分短くすることが
できない。この故に該ラインはある程度のインピーダン
ス（Ｚ）を有することになる。したがってこのＧＮＤラ
インに電流が流れるとＮＭＯＳトランジスタ２０７のソ
ース端子に対してＮＭＯＳトランジスタ１０３のソース
端子は電位差を持つことになる。

【００３３】いまここで１個の駆動回路が６４個の駆動
信号出力端子１２３を有しているとする。すると６４個
の駆動信号出力端子１２３の状態などにより、ＮＭＯＳ
トランジスタ１０３のソース端子からＮＭＯＳトランジ
スタ２０７のソース端子までの配線（ＧＮＤライン）に
５０ｍＡの電流が流れ、かつＧＮＤラインのインピーダ
ンス（Ｚ）が仮に１０Ωであるとすると、上記の電位差
は０．５Ｖにもなる。

【００３４】上記のようにインピーダンス（Ｚ）が存在
することにより、ＧＮＤラインで充分に電流を吸収でき
ずに電位差が生じ、抵抗素子１１３を通じても電流が流
れ、ＮＭＯＳトランジスタ１０５の制御端子とソース端
子間にも電位差が生じてくることになる。この電位差が
ＮＭＯＳトランジスタ１０５のしきい値電圧を越えると
ＮＭＯＳトランジスタ１０５がオン状態となる。したが
って本来Ｈレベル信号が出力されるべき駆動信号出力端
子１２３にはＬレベル信号が出力されることになり、誤
動作となる。

【００３５】ＧＮＤライン上のインピーダンス（Ｚ）に
より上記のような電位差を生じさせる要因の一つとし
て、ＮＭＯＳトランジスタ２０７のノイズ・リンキング
などにより、より低い電位に引き下げられることなどが
考えられる。

【００３６】接続端子１３３をＧＮＤ電位より低い電位
にするために、ＮＭＯＳトランジスタ２０７のソース端
子をＧＮＤ電位以下にすると、そのＧＮＤからＮＭＯＳ
トランジスタ１０３のバックゲート・ダイオード（寄
生）を通して接続端子１３３に電流が流れ、ＮＭＯＳト
ランジスタ１０５をオン状態としてしまい、上記と同様
に駆動信号出力端子１２３にはＨレベルではなくＬレベ
ル信号が出力されてしまうという誤動作が発生する。

【００３７】上記のような従来技術の現状に鑑みてこの
発明の目的は、ＧＮＤラインに電流が流れることに起因
する誤動作を確実に予防することにある。

【００３８】

【課題を解決するための手段】このためこの発明におい
ては、高圧側電源端子と駆動信号出力端子との間に電気
的に接続されている第１のトランジスタと、第１のノー
ドと低圧側電源端子との間に電気的に接続されている第
２のトランジスタと、上記高圧側電源端子と第２のノー
ドとの間に電気的に接続されている第３のトランジスタ
と、第３のノードと上記低圧側電源端子との間に電気的
に接続されている第４のトランジスタと、駆動信号出力
端子と上記第１のノードとの間に電気的に接続されてか
つその制御端子が上記第２のノードに電気的に接続され
ている第５のトランジスタと、上記第１のノードと第２
のノードとの間に電気的に接続された抵抗素子とを設
け、上記第３と第４のトランジスタとが互いに相補的に
導通して上記第５のトランジスタの導通を制御し、上記
第２のノードと低圧側電源端子との間に整流素子を低圧
側電源端子から第２のノードへの電流の流れを阻止する
向きに電気的に接続したことを要旨とする。

【００３９】

【作用】例え第２のノードから第１のノードへの抵抗素
子１１３を介して電流が流れようとしてもダイオード４
０１に阻まれて抵抗素子１１３には電流が流入しない。
したがってＮＭＯＳトランジスタ１０５の制御端子、ソ
ース端子間に電位差が生じないのでＮＭＯＳトランジス
タ１０５はオフ状態を持続する。この結果制御信号入力
端子１３５、制御信号入力端子１３７に入力されたＨレ
ベルの信号に対応して駆動信号出力端子１２３にＨレベ
ルの信号が出力されることになり、誤動作が起きないの
である。

【００４０】

【実施例】図５に示すのはこの発明の駆動回路の第１の
実施例であって図１に示す基本構成を有した駆動回路に
応用されたものである。図中において図１の駆動回路と
実質的に同じ作用、機能を有する要素については同一の
参照数字、符号を付して表示する。まず基本的な構成部
分を説明する。

【００４１】この例の場合該駆動回路はｎ個のＩＣ部１
００とディスクリート部２００とから構成されている。
すなわちディスクリート部２００に対してｎ個のＩＣ部
１００が並列に接続されている。

【００４２】ディスクリート部２００は、プルアップ用
のトランジスタ２０１と、プルダウン用のトランジスタ
２０７を有しており、プルアップ用のＰＭＯＳトランジ
スタ２０１（第１のトランジスタ）はその制御端子が制
御信号入力端子２０５に接続されて、図示しない制御ユ
ニットからの第１の制御信号を受ける。またそのソース
端子は高圧側の電源端子２０３（第１の電源端子：Ｖ
Ｈ）に接続され、ドレイン端子はＩＣ部１００の接続端
子１２７に接続されている。

【００４３】プルダウン用のＮＭＯＳトランジスタ２０
７（第２のトランジスタ）はその制御端子が制御信号入
力端子２１１に接続されて、図示しない制御ユニットか
らの第２の制御信号を受ける。またそのソース端子は低
圧側電源端子２０９（第２の電源端子：ＧＮＤ）に接続
され、ドレイン端子はＩＣ部１００の接続端子１３３に
接続されている。

【００４４】したがって図２に示すようにこの駆動回路
回路例ではｎ個のＩＣ部１００がディスクリート部２０
０のＰＭＯＳトランジスタ２０１とＮＭＯＳトランジス
タ２０７との間に並列に接続されている。

【００４５】各ＩＣ部１００には３個のトランジスタ、
すなわちＰＭＯＳトランジスタ１０１（第３のトランジ
スタ）とＮＭＯＳトランジスタ１０３（第４のトランジ
スタ）とＮＭＯＳトランジスタ１０５（第５のトランジ
スタ）とが設けられている。またＮＭＯＳトランジスタ
１０５のソース端子側には第１のノード１０７が、ＰＭ
ＯＳトランジスタ１０１のドレイン端子側には第２のノ
ード１０９が、ＮＭＯＳトランジスタ１０３のドレイン
端子側には第３のノード１１１が、それぞれライン上に
設けられている。

【００４６】さらにＩＣ部１００には合計８個の入出力
端子が設けられている。すなわち駆動信号出力端子１２
３と接続端子１２５と接続端子１２７と接続端子１３１
と接続端子１３３と制御信号入力端子１３５と制御信号
入力端子１３７がそれである。このうち駆動信号出力端
子１２３はこの発明の駆動回路により駆動される表示パ
ネルの対応する表示セル行に接続されている。また、制
御信号入力端子１３５，１３７は後記のレベル変換回路
の出力端子にそれぞれ接続されている。さらに前記のよ
うに接続端子１２７はディスクリート部２００のＰＭＯ
Ｓトランジスタ２０１に、接続端子１３３はＮＭＯＳト
ランジスタ２０７に、それぞれ接続されている。

【００４７】ＰＭＯＳトランジスタ２０１のドレイン端
子は接続端子１２７を経て駆動信号出力端子１２３に接
続されており、駆動信号出力端子１２３と接続端子１２
７との間には出力端子分離用のダイオード１１７が介設
されている。また高圧側の電源端子２０３は接続端子１
２９に接続されており、駆動信号出力端子１２３と接続
端子１２９との間にはクランプ用ダイオード１１９が介
設されている。なお駆動信号出力端子１２３は前記のよ
うにこの発明の駆動回路により駆動される表示パネルの
対応する表示セル行に接続されている。

【００４８】前記のＰＭＯＳトランジスタ１０１は第２
のノード１０９と高圧側の電源端子２０３との間に介設
されている。すなわちそのソース端子は接続端子１２５
を介して高圧側の電源端子２０３に、制御端子は制御信
号入力端子１３５に、ドレイン端子は第２のノード１０
９にそれぞれ接続されている。なおＰＭＯＳトランジス
タ１０１と接続端子１２５との間には定電流電源回路１
２２が介設されている。

【００４９】前記のＮＭＯＳトランジスタ１０３は第３
のノード１１１と低圧側電源端子２０９との間に介設さ
れている。すなわちそのドレイン端子は第３のノード１
１１に、制御端子は制御信号入力端子１３７に、ソース
端子は接続端子１３１を介して低圧側電源端子２０９に
それぞれ接続されている。なお制御信号入力端子１３５
と制御信号入力端子１３７とは後記するレベル変換回路
３００のそれぞれ対応する出力端子に接続されている。

【００５０】前記のＮＭＯＳトランジスタ１０５は第１
のノード１０７と駆動信号出力端子１２３との間に介設
されている。すなわちそのドレイン端子は駆動信号出力
端子１２３に、制御端子は第２のノード１０９に、ソー
ス端子は第１のノード１０７にそれぞれ接続されてい
る。

【００５１】ＮＭＯＳトランジスタ１０５のソース端子
と第２のノード１０９との間にはＮＭＯＳトランジスタ
１０５のゲード保護用のツェナーダイオード１１５が介
設されている。また第１のノード１０７と第２のノード
１０９との間にはＮＭＯＳトランジスタ１０５のゲート
バイアス用の抵抗素子１１３が介設されている。さらに
第１のノード１０７と接続端子１３３との間には出力端
子分離用のダイオード１２１が介設されている。

【００５２】上記の駆動回路は前述の図３に示すような
レベル変換回路３００に入力側を接続されている。この
変換回路は１個のトランジスタと１個のインバータと２
個の抵抗素子を含んでなるものである。またこの回路に
は５個の端子３０９，３１５，３１１，３１３，３１７
が設けられている。

【００５３】図５に示すようにこの実施例の場合には、
第２のノード１０９と第３のノード１１１との間に逆電
流ブロック用の整流素子としてダイオード４０１が介設
されている。すなわちこのダイオード４０１のカソード
端子はＮＭＯＳトランジスタ１０３のドレイン端子に接
続され、アノード端子はＰＭＯＳトランジスタ１０１の
ドレイン端子に接続されている。

【００５４】上記の構成の場合には、電源端子２０９が
ＧＮＤ電位よりも低くなり、ＮＭＯＳトランジスタ１０
３のソース端子とＮＭＯＳトランジスタ２０７のソース
端子との間の配線（ＧＮＤライン）のインピーダンス成
分により接続端子１３３と接続端子１３１との間に電位
差が生じて上記ＧＮＤラインに電流が流れようとしても
ダイオード４０１に阻まれて抵抗素子１１３には電流が
流入しない。したがってＮＭＯＳトランジスタ１０５の
制御端子、ソース端子間に電位差が生じないのでＮＭＯ
Ｓトランジスタ１０５はオフ状態を持続する。この結果
制御信号入力端子１３５、制御信号入力端子１３７に入
力されたＨレベルの信号に対応して駆動信号出力端子１
２３にもＨレベルの信号が出力されることになり、誤動
作が起きないのである。

【００５５】図６に示すのはこの発明の第２の実施例で
あって、この実施例の場合には、ＮＭＯＳトランジスタ
１０３と接続端子１３１との間に逆電流ブロック用の整
流素子としてダイオード４０１が介設されている。すな
わちこのダイオード４０１のカソード端子は接続端子１
３１に接続され、アノード端子はＮＭＯＳトランジスタ
１０３のソース端子に接続されている。

【００５６】上記の構成の場合にも前の実施例と同様
に、例えＧＮＤラインに電流が流れようとしてもダイオ
ード４０１に阻まれて抵抗素子１１３には電流が流入し
ない。したがってＮＭＯＳトランジスタ１０５の制御端
子、ソース端子間に電位差が生じないのでＮＭＯＳトラ
ンジスタ１０５はオフ状態を持続する。この結果制御信
号入力端子１３５、制御信号入力端子１３７に入力され
たＨレベルの信号に対応して駆動信号出力端子１２３に
もＨレベルの信号が出力されることになり、誤動作が起
きないのである。

【００５７】通常表示パネルの輝度制御は駆動回路から
の出力信号のパルス数（単位時間当たり）で行っている
（パルス変調）。ところがこのパルス数には限度がある
ので、パルス変調による輝度制御にも限界がある。した
がってパルス変調に加えて、駆動回路からの出力信号の
電圧を変えてやることが行われている（電圧変調）。

【００５８】さて図６に示す実施例の場合には駆動信号
出力端子１２３にはＨレベル信号（電圧：ＶＨ）とＬレ
ベル信号（電圧：ＧＮＤ）の２種類の電圧の信号が出力
される。図６の実施例においてはＩＣ部１００の接続端
子１３１とＮＭＯＳトランジスタ２０７のソース端子が
接続されている低圧側電源端子２０９とが同じ電位であ
るという考え方である。ところが実際にはインピーダン
ス（Ｚ）の存在の故にＧＮＤラインで電圧降下が発生す
るから、ＩＣ部１００の接続端子１３１とＮＭＯＳトラ
ンジスタ２０７のソース端子が接続されている低圧側電
源端子２０９とは同じ電位ではないのである。したがっ
てＮＭＯＳトランジスタ２０７のソース端子側には低圧
側電源端子２０９でなく、別の電位を持ってきてもよい
という考え方が成り立つ。

【００５９】このような考え方に基づいて構成されたの
が図７に示す実施例である。すなわち図６の実施例にお
ける低圧側電源端子２０９に代えて２個の電源端子５０
７，５０９（電圧：Ｖ１、Ｖ２）を用いている。

【００６０】すなわちＩＣ部１００の接続端子１３３に
対してトランジスタ５０１とトランジスタ５０３とがノ
ード５１１を介して並列に接続されており、トランジス
タ５０１は低圧側の電源端子５０７（電圧：Ｖ１＞Ｖ
２）にトランジスタ５０３は低圧側の電源端子５０９
（電圧：Ｖ２）にそれぞれ接続されている。またトラン
ジスタ５０１とノード５１１との間にはダイオード５０
５が介設されていて、電源端子５０７（Ｖ１）から電源
端子５０９（Ｖ２）への電流の逆流を阻止している。な
おトランジスタ５０１の制御端子は制御信号入力端子２
１１へ、トランジスタ５０３の制御端子は制御信号入力
端子２１３へそれぞれ接続されている。

【００６１】以上のような構成とすることにより図７に
示す実施例の場合には、高圧側の電源端子２０３の電圧
（ＶＨ）と低圧側の電源端子５０７の電圧（Ｖ１）と低
圧側の電源端子５０９の電圧（Ｖ２）との３種類の電圧
の信号が駆動信号出力端子１２３に出力され得るのであ
る。

【００６２】なおこの実施例の場合にも図５に示す構成
と同様に、ダイオード４０１は第２のノード１０９と第
３のノード１１１との間に介設され、例えＧＮＤライン
に電流が流れても第２のノード１０９には電流が流入し
ないように阻止する。また図示の例ではＬレベル側に２
個の電源を設けたが、必要に応じてさらに電圧の異なる
電源を増加してもよい。

【００６３】ところで図５に示す構成の場合、ＮＭＯＳ
トランジスタ１０５からＮＭＯＳトランジスタ１０３に
電流が流れるとフォワード電圧が生じるが、これはツェ
ナーダイオード１１５による電圧降下とダイオード４０
１による電圧降下の和となる。このように２段階の電圧
降下があることによりＮＭＯＳトランジスタ１０５がオ
フ状態となるのが遅れるという問題がある。

【００６４】図８に示す実施例はこのような問題に対処
するものである。すなわち第１のノード１０７とＮＭＯ
Ｓトランジスタ１０３との間にダイオード６０１を介設
してある。すなわちダイオード６０１のアノード端子は
第１のノード１０７に、カソード端子はＮＭＯＳトラン
ジスタ１０３のドレイン端子にそれぞれ接続されてい
る。このような構成とするとＮＭＯＳトランジスタ１０
５からＮＭＯＳトランジスタ１０３までの電圧降下が１
段階となるので、それだけＮＭＯＳトランジスタ１０５
がオフ状態となるのが早くなる。

【００６５】つぎに図９にこの発明の駆動回路の第５の
実施例を示すが、この実施例は図７に示す実施例と同じ
考え方のものであって、駆動信号出力端子にＬレベル側
としてＧＮＤの電圧の信号を出力する代わりに、ＧＮＤ
の電圧よりも低いＶ１（Ｖ１＜ＧＮＤ）の電圧の信号を
出力しようとするものである。

【００６６】この実施例の駆動回路は原理的にはＭＯＳ
トランジスタのソースフォロアを利用したトーテンポー
ル回路であって、５個のトランジスタ７０１〜７０９
と、３個の抵抗素子７２３〜７２７とを含んでなるもの
である。

【００６７】ＮＭＯＳトランジスタ７０１の制御端子は
制御信号入力端子７１７に接続されている。該制御信号
入力端子７１７はさらにインバータ７１９を介して、Ｎ
ＭＯＳトランジスタ７０３の制御端子と制御回路９０１
に接続されている。この制御回路９０１は、ノード７３
１に接続されると共に、ＮＭＯＳトランジスタ７０９の
制御端子にも接続されている。ＮＭＯＳトランジスタ７
０１とＮＭＯＳトランジスタ７０３のソース端子は低圧
側の電源端子７１５（ＧＮＤ）に、ＮＭＯＳトランジス
タ７０９のソース端子はノード７３１を介して低圧側の
電源端子７１３（電圧：Ｖ１）に接続されている。

【００６８】ＮＭＯＳトランジスタ７０１のドレイン端
子は抵抗素子７２３と抵抗素子７２５とを介して高圧側
の電源端子７１１に接続されている。

【００６９】ＰＭＯＳトランジスタ７０５の制御端子は
抵抗素子７２３と抵抗素子７２５との接続中点であるノ
ード７３３に接続されており、そのソース端子は高圧側
の電源端子７１１に接続されている。ＰＭＯＳトランジ
スタ７０５のドレイン端子は、ＮＭＯＳトランジスタ７
０７の制御端子に接続され、さらにノード７３７および
ダイオード７２１を介してＮＭＯＳトランジスタ７０３
のドレイン端子に接続されている。

【００７０】ＮＭＯＳトランジスタ７０７のドレイン端
子は高圧側の電源端子７１１に接続されている。またそ
のソース端子はノード７３９を介して駆動信号出力端子
７３５およびＮＭＯＳトランジスタ７０９のドレイン端
子に接続されている。尚、ノード７３９とノード７３７
との間には電圧降下用の抵抗素子７２７が介設されてい
る。

【００７１】以上の構成においてダイオード７２１は図
５の実施例におけるダイオード４０１と同様に逆電流ブ
ロック用の整流素子として機能するものである。

【００７２】つぎに上記構成の駆動回路の動作について
説明する。制御信号入力端子７１７にＬレベルの信号が
入力されると、ＮＭＯＳトランジスタ７０１はオフ状態
となる。この信号はインバータ７１９で反転されてＨレ
ベルの信号となってＮＭＯＳトランジスタ７０３の制御
端子に入力され、ＮＭＯＳトランジスタ７０３はオン状
態となる。該Ｈレベルの信号は制御回路７０９にも入力
され、この制御回路７０９からＨレベルの信号がＮＭＯ
Ｓトランジスタ７０９の制御端子に入力され、ＮＭＯＳ
トランジスタ７０９はオン状態となる。一方ＰＭＯＳト
ランジスタ７０５はオフ状態となり、これに応じてＮＭ
ＯＳトランジスタ７０７がオフ状態となる。この結果、
駆動信号出力端子７３５にはＬレベルの信号（電圧：Ｖ
１）が出力される。

【００７３】ここで、ダイオード７２１により逆電圧が
掛るので、抵抗素子７２７には電流は流れず、ＮＭＯＳ
トランジスタ７０７はオフ状態を維持する。

【００７４】ついで制御信号入力端子７１７にＨレベル
の信号が入力されると、ＮＭＯＳトランジスタ７０１は
オン状態となる。この信号はインバータ７１９で反転さ
れてＬレベルの信号となってＮＭＯＳトランジスタ７０
３の制御端子に入力され、ＮＭＯＳトランジスタ７０３
はオン状態となる。該Ｌレベルの信号はさらに制御回路
９０１に入力され、この制御回路９０１からＬレベルの
信号がＮＭＯＳトランジスタ７０９に入力され、ＮＭＯ
Ｓトランジスタ７０９はオフ状態となる。一方ＰＭＯＳ
トランジスタ７０５はオン状態となり、これに応じてＮ
ＭＯＳトランジスタ７０７はオン状態となる。この結
果、駆動信号出力端子７３５にはＨレベルの信号（電
圧：ＶＨ）が出力される。

【００７５】

【発明の効果】第１の実施例によれば、接続端子１３１
から抵抗素子１１３を介して接続端子１３３に電流が流
れようとしてもダイオード４０１に阻まれて抵抗素子１
１３には電流が流入しない。したがってＮＭＯＳトラン
ジスタ１０５の制御、ソース端子間に電位差が生じない
のでＮＭＯＳトランジスタ１０５はオフ状態を持続す
る。この結果、制御信号入力端子１３５、制御信号入力
端子１３７に入力されたＨレベルの信号に対応して駆動
信号出力端子１２３にＨレベルの信号が出力されること
になり、誤動作が起きない。

【００７６】図６に示すのはこの発明の第２の実施例で
あって、この実施例の場合には、ＮＭＯＳトランジスタ
１０３のソース端子と接続端子１３１との間に逆電流ブ
ロック用の整流素子としてダイオード４０１が介設され
ている。すなわちこのダイオード４０１のカソード端子
は接続端子１３１に接続され、アノード端子はＮＭＯＳ
トランジスタ１０３のソース端子に接続されている。

【００７７】この発明によれば、例え接続端子１３１か
ら抵抗素子１１３を介して接続端子１３３に電流が流れ
ようとしても整流素子であるダイオードに阻まれて抵抗
素子１１３には電流が流入しない。したがってＮＭＯＳ
トランジスタ１０５の制御端子、ソース端子間に電位差
が生じないのでＮＭＯＳトランジスタ１０５はオフ状態
を持続する。この結果、制御信号入力端子に入力された
Ｈレベルの信号に対応して駆動信号出力端子にＨレベル
の信号が出力されることになり、誤動作が起きない。

【図面の簡単な説明】

【図１】従来の表示パネル駆動回路の代表例の構成を示
す回路図である。

【図２】同じくその全体的構成を示すブロック線図であ
る。

【図３】図１の駆動回路に用いられるレベル変換回路の
一構成例を示す回路図である。

【図４】図１の駆動回路の動作の一例を示すタイミング
チャートである。

【図５】この発明の駆動回路の第１の実施例の構成を示
す回路図である。

【図６】この発明の駆動回路の第２の実施例の構成を示
す回路図である。

【図７】この発明の駆動回路の第３の実施例の構成を示
す回路図である。

【図８】この発明の駆動回路の第４の実施例の構成を示
す回路図である。

【図９】この発明の駆動回路の第５の実施例の構成を示
す回路図である。

【符号の説明】

１００ ＩＣ部 ２００ ディスクリート部 ３００ レベル変換回路 ２０１ ＰＭＯＳトランジスタ ２０７ ＮＭＯＳトランジスタ １０１ ＰＭＯＳトランジスタ １０３ ＮＭＯＳトランジスタ １０５ ＮＭＯＳトランジスタ １３５ 制御信号入力端子 １３７ 制御信号入力端子 ２０３ 高圧側電源端子 ２１１ 制御信号入力端子 ２１３ 制御信号入力端子 ３１１ 制御信号入力端子 ３１３ 制御信号入力端子 ３１７ 低圧側電源端子

Claims (5)

【特許請求の範囲】
1. 【請求項１】 高圧側電源端子と駆動信号出力端子との
   間に電気的に接続されている第１のトランジスタと、第
   １のノードと低圧側電源端子との間に電気的に接続され
   ている第２のトランジスタと、上記高圧側電源端子と第
   ２のノードとの間に電気的に接続されている第３のトラ
   ンジスタと、第３のノードと上記低圧側電源端子との間
   に電気的に接続されている第４のトランジスタと、駆動
   信号出力端子と上記第１のノードとの間に電気的に接続
   されてかつその制御端子が上記第２のノードに電気的に
   接続されている第５のトランジスタと、上記第１のノー
   ドと第２のノードとの間に電気的に接続された抵抗素子
   とを有しており、上記第３と第４のトランジスタとが互
   いに相補的に導通して上記第５のトランジスタの導通を
   制御し、上記第２のノードと低圧側電源端子との間に整
   流素子が低圧側電源端子から第２のノードへの電流の流
   れを阻止する向きに電気的に接続されていることを特徴
   とする表示パネルの駆動回路。
2. 【請求項２】 前記整流素子が第２のノードと第４のト
   ランジスタとの間に電気的に接続されていることを特徴
   とする請求項１に記載の駆動回路。
3. 【請求項３】 前記整流素子が第４のトランジスタと低
   圧側電源端子との間に電気的に接続されていることを特
   徴とする請求項１に記載の駆動回路。
4. 【請求項４】 低圧側電源端子が互いに並列に接続され
   た異なる電圧の２個以上の電源端子から構成されている
   ことを特徴とする請求項１に記載の駆動回路。
5. 【請求項５】 第１のノードと第３のノードとの間には
   さらなる整流素子が第３のノードから第１のノードへの
   電流の流れを阻止する向きに電気的に接続されているこ
   とを特徴とする請求項１に記載の駆動回路。