JP5456261B2

JP5456261B2 - Ｌｃｄパネルコラムドライバ用出力アーキテクチャ

Info

Publication number: JP5456261B2
Application number: JP2008039903A
Authority: JP
Inventors: ゲドンヤニク; アディダーマワンヨセフ
Original assignee: STMicroelectronics Asia Pacific Pte Ltd
Current assignee: STMicroelectronics Asia Pacific Pte Ltd
Priority date: 2007-02-23
Filing date: 2008-02-21
Publication date: 2014-03-26
Anticipated expiration: 2028-02-21
Also published as: US7589653B2; EP1962427A3; SG145620A1; US20080204292A1; JP2008211792A; EP1962427A2

Description

本発明はＬＣＤパネルコラムドライバ用の出力アーキテクチャに関するものである。本願は、「ＬＣＤパネルコラムドライバ用出力アーキテクチャ（ＯｕｔｐｕｔＡｒｃｈｉｔｅｃｔｕｒｅｆｏｒＬＣＤＰａｎｅｌＣｏｌｕｍｎＤｒｉｖｅｒ）」という名称の２００７年２月２３日付で出願した米国仮特許出願番号第６０／８１９，２６２号の優先権を主張するものであり、引用によりその記載内容全体を本明細書に取込む。

デュアルレールＬＣＤ（液晶ディスプレイ）コラム（列）ドライバは、一般的に、出力トランジスタが特定した最大電圧を超えることがないことを確保するためにシールド回路（単にシールドとも言う）を使用する。図１に示したように、１例として、このようなシールドはトランジスタが８Ｖ（この例においては、８Ｖのコンプライアンストランジスタを使用している）を超えることを阻止する。

図１において、ＤＡＣ＝デジタル・アナログ変換器、ＵＤＡＣ＝上側ＤＡＣ１０、ＬＤＡＣ＝下側ＤＡＣ１２、ＵＳＷＩＴＣＨＥＳ＝上側スイッチ１４、ＬＳＷＩＴＣＨＥＳ＝下側スイッチ１６、ＵＳＨＩＥＬＤ＝上側シールド１８、及びＬＳＨＩＥＬＤ＝下側シールド２０である。上側とは、ＨＶＤＤ−ＡＶＤＤの間で通常動作するＤＡＣ回路の上側レンジのことを意味しており、且つ下側とは０−ＨＶＤＤの間で通常動作する下側レンジのことを意味している。図１の例においては、ＡＶＤＤ＝１６Ｖｍａｘであり、且つＨＶＤＤ＝８Ｖｍａｘである。従って、ＰＡＤ即ちノード２４における出力は０とＡＶＤＤ（この例においては１６Ｖ）との間での出力電圧スイングを有している。

図１においては、回路の全てにおいて使用されているトランジスタ装置は８Ｖコンプライアンストランジスタである。ＵＤＡＣ１０及びＬＤＡＣ１２のコンフィギュレーション即ち形態を図２においてより詳細に図示してあり、その場合に、ＮＭＯＳトランジスタ２２のボディは下側レンジ用の接地（０Ｖ）へ結合することが可能である。ＮＭＯＳトランジスタ２４のボディは上側レンジ用のＨＶＤＤへ結合させることが可能であり、一方ＰＭＯＳトランジスタ２６のボディは下側レンジ用のＨＶＤＤへ結合させることが可能であり且つＰＭＯＳトランジスタ２８のボディは上側レンジ用のＡＶＤＤへ結合させることが可能である。これはＰ基板分離型技術の場合である。Ｐ基板非分離型技術の場合においては、ＮＭＯＳのボディの全てが接地へ接続される。非分離型技術はボディ（基板）効果を導入し且つ上側ＤＡＣのＮＭＯＳのオン抵抗を増加させ、従って速度性能を劣化させる。

出力は、図示した如く、ＤＡＣの上側レンジ（ＵＤＡＣ）に対して３０において且つＤＡＣの下側レンジ（ＬＤＡＣ）に対して３２において取られる。この出力は、夫々、ＵＳＷＩＴＣＨＥＳ１４及びＬＳＷＩＴＣＨＥＳ１６へパスされて夫々スイッチ出力３４及び３６を発生させる。スイッチ１４及び１６は、夫々、上側レンジ内にあるＤＡＣ出力が存在する場合には下側レンジが開であり且つ上側レンジが閉であり、且つＤＡＣからの下側レンジ内の出力が存在する場合にはその逆であるような態様でスイッチされる。

図１は、又、ＰＡＤ２４が０ＶからＡＶＤＤへスイングし、一方ＯＵＴＵＳＷ及びＯＵＴＬＳＷが常に夫々ＨＶＤＤからＡＶＤＤへ及び０からＨＶＤＤへスイングすることを示している。これは、８Ｖコンプライアンス装置を保護し、従って任意の与えられた時間において、該装置のいずれかを横断しての電圧が８Ｖを超えることがないようにするためにシールド１８及び２０を使用することに起因している。シールド１８及び２０は、通常、ゲートがほぼＨＶＤＤであるカスコードトランジスタとして構成される。

本発明は、以上の点に鑑みなされたものであって、上述した如き従来技術の欠点を解消し、改良したＬＣＤパネルの駆動技術を提供することを目的とする。本発明の別の目的とするところは、ＬＣＤパネルを駆動するのに適した改良したデジタル・アナログ変換器回路を提供することを目的とする。

本発明は多くの異なる形態における実施例とすることが可能であるが、特定の実施例が図面に示されており且つその詳細について説明するものであるが、このような実施例の説明は本発明原理の１例として考えられるべきものであり図示し且つ説明した特定の実施例に本発明を制限する意図を持ってなされたものでないことを理解すべきである。以下の説明においては、添付図面の幾つかの図において同一、同様又は対応する部分を説明するために同様の参照番号を使用している。

本明細書において使用されているように、「複数」という用語は２個又はそれ以上を意味するものとして定義されている。本明細書において使用されているように「別の」という用語は少なくとも２番目の又はそれ以上のものとして定義されている。本明細書において使用されているように「有する」及び／又は「具備する」という用語は含む（即ち、開いた意味）として定義されている。本明細書において使用されているように「結合されている」という用語は、必ずしも直接的なものではなく且つ必ずしも機械的なものではないが、接続されているものとして定義されている。本明細書を通じて「１つの実施例」、「ある幾つかの実施例」、（ある実施例）又は同様の用語に対する参照は、その実施例に関連して説明した特定の特徴、構造又は特性が本発明の少なくとも１つの実施例内に含まれていることを意味している。従って、本明細書全体を通じ種々の箇所においてのこのような用語の出現は必ずしも全てが同一の実施例を参照しているものではない。更に、特定の特徴、構造又は特性は制限なしで１つ又はそれ以上の実施例において任意の適宜の態様で結合させることが可能である。本明細書において使用されているように「又は」という用語は包含的なもの即ちいずれか１つ又は任意の組合わせを意味するものとして解釈されるべきである。従って、「Ａ、Ｂ又はＣ」は、Ａ；Ｂ；Ｃ；Ａ及びＢ；Ａ及びＣ；Ｂ及びＣ；Ａ、Ｂ及びＣのうちのいずれか１つを意味している。この定義に対する１つの例外は、要素、機能、ステップ又は動作の組合わせが何等かの態様で本質的に相互に排他的である場合にのみ発生する。

再度図１を考慮すると、シールド１８及び２０の使用はダイ面積及び電力散逸を増加させるという欠点を有している。このアーキテクチャの主要な利点は小さな８Ｖコンプライアンストランジスタの使用に基づくＤＡＣ変換の速い速度である。

本明細書で説明する実施例は、概略、ＬＣＤパネルの駆動に関するものである。駆動期間中、ＬＣＤパネルはコラム（列）ドライバに対しＲＣ（抵抗及び容量）負荷と等価である。このＲＣ負荷におけるキャパシタ即ち容量はＶｃｏｍと呼ばれる電極へ接続されている。このＲＣへ印加される電圧は、ＬＣＤパネルを損傷することがないように、交互にＶｃｏｍより一層高く且つ一層低く変化されねばならない。このことが、ＨＶＤＤと呼ばれるほぼ中間点の上方及び下方の２つの電圧レンジをＬＣＤドライバが通常供給することの理由である（尚、ＨＶＤＤはＬＣＤパネル用のＶｃｏｍに近いものであるが必ずしもそれと正確に同一のものであるものではない）。コラムドライバは０−ＡＶＤＤ出力レンジ能力を具備する単一のバッファを使用することが可能である。ＣＤＡＣＰＰＤＳコラムドライバの分野においては、上側レンジと下側レンジとを別々に駆動することが可能である２個のバッファを有することが特に興味深い。その理由は、そのバッファはＤＡＣ自身であり、且つ一方のＤＡＣ（例えば、下側ＤＡＣ）がパネルを駆動している場合に、他方のＤＡＣ（例えば、上側ＤＡＣ）は次のラインに対するデータを変換するからである。その変換が行われた後に、次いでＤＡＣ（例えば、上側ＤＡＣ）がパネルを駆動し、その場合にこの時間期間中に、他方のＤＡＣ（例えば、下側ＤＡＣ）が次のラインに対するデータを変換する。従って、上側及び下側ＤＡＣはデータの変換及び駆動を交互に行う。

１実施例においては、図１に示したシールドを除去するために図３におけるアーキテクチャを使用することが可能である。これらのシールドを除去することは必要とされるダイ面積を減少させるが、ＤＡＣ内部において使用されている１６Ｖコンプライアンストランジスタがダイ面積を増加させる。図３において、ＤＡＣ＝デジタル・アナログ変換器、ＵＤＡＣ＝上側ＤＡＣ５０、ＬＤＡＣ＝下側ＤＡＣ５２、ＵＳＷＩＴＣＨＥＳ＝上側スイッチ５８、ＬＳＷＩＴＣＨＥＳ＝下側スイッチ６０である。上側とは上側レンジのことを意味しており、それは、通常、ＨＶＤＤ−ＡＶＤＤの間で動作する。下側とは下側レンジのことを意味しており、それは、通常、０−ＨＶＤＤとの間で動作する。

図３の実施例においては、ＵＤＡＣ５０及びＬＤＡＣ５２におけるトランジスタを損傷させる危険性はない。何故ならば、それらはより大きな１６Ｖコンプライアンストランジスタを使用して製造され且つ図４に示したように構成されているからである。

この場合においては、ＯＵＴＵＤＡＣ３０及びＯＵＴＬＤＡＣ３２は、各々、ＵＤＡＣ５０及びＬＤＡＣ５２における１６Ｖコンプライアンストランジスタの使用に起因して０−ＡＶＤＤスイングを許容することが可能である。該トランジスタの内在的ダイオードがターンオンすることを回避するために、ＮＭＯＳトランジスタ７２及び７４のボディは、両方共、上側及び下側の両方のＤＡＣに対し接地（０Ｖ）へ結合されており、一方ＰＭＯＳトランジスタ７６及び７８のボディは上側及び下側の両方のＤＡＣに対しＡＶＤＤへ結合されている。この実施例においては、より大きな１６Ｖコンプライアンストランジスタの使用に起因して寸法が影響される可能性がある。このことはボディ（基板）効果に影響を与える場合がある（一層高くなる）。何故ならば、より大きなトランジスタが同一の性能を達成するために必要とされるからである。ＤＡＣにおいて使用されている１６Ｖコンプライアンストランジスタは処理拘束条件に起因して図１において使用されている８Ｖのものと比較して一層大きなものである。ボディ（基板）効果及び該処理拘束条件は比較的に大きなトランジスタ寸法とさせ、そのことはＤＡＣの速度性能に影響を与える。図１又は図３の実施例が同一の性能に対してより多くの面積を消費するか否かは議論のあるところである。

然しながら、図３におけるアーキテクチャの１つの利点は、シールドを除去したお蔭で電力散逸が減少されることである。然しながら、このアーキテクチャは大きな１６Ｖコンプライアンス装置を使用しているためにより遅いＤＡＣ変換速度となる可能性があるという欠点を有している。

図５におけるアーキテクチャは該シールドを除去するために使用することが可能である。図５においては、ＤＡＣ＝デジタル・アナログ変換器、ＵＤＡＣ＝上側ＤＡＣ１００、ＬＤＡＣ＝下側ＤＡＣ１０２、ＵＳＷＩＴＣＨＥＳ＝上側スイッチ１１８、ＬＳＷＩＴＣＨＥＳ＝下側スイッチ１２０であり、上側とは上側レンジのことを意味しており、それは、通常、ＨＶＤＤ−ＡＶＤＤの間で動作し、且つ下側とは下側レンジのことを意味しており、それは、通常、０−ＨＶＤＤの間で動作する。

この実施例においては、ＮＭＯＳ及びＰＭＯＳのボディへ印加される電圧はボディバイアス制御回路１３０により制御される。動作について説明すると、ボディバイアス制御回路１３０はＵＤＡＣのＮＭＯＳ装置のボディをＨＶＤＤよりも１個のダイオードスレッシュホールド電圧降下分だけ低いもの（即ち、ＨＶＤＤ−Ｖｂｅ、尚Ｖｂｅは本明細書全体にわたりトランジスタのベース対エミッタ電圧降下である伝統的な意味において使用されている）。又、ボディバイアス制御回路１３０は、ＬＤＡＣのＰＭＯＳ装置のボディを、ＨＶＤＤよりも１個のダイオードスレッシュホールド電圧降下高いものに等しい値（即ち、ＨＶＤＤ＋Ｖｂｅ）を有する電圧へ接続させる。ボディバイアス制御ブロック１３０は、従来ＡＶＤＤへ接続されているＵＤＡＣのＰＭＯＳ装置のボディを制御するために使用されているのではなく、又ボディバイアス制御ブロック１３０は、従来接地へ接続されているＬＤＡＣのＮＭＯＳ装置のボディを制御するために使用されているものでもない。ダイオードＤ１及びＤ２（夫々、１２２及び１２４）がＯＵＴＵＤＡＣ３０及びＯＵＴＬＤＡＣ３２をクランプし、従ってそれらを、夫々、ＨＶＤＤ−ＶｂｅからＡＶＤＤへのスイング及び０からＨＶＤＤ＋Ｖｂｅへのスイングに維持する。該ダイオードはＵＤＡＣ及びＬＤＡＣにおける８Ｖコンプライアンス装置が０−ＡＶＤＤスイングを見ることから保護することに貢献する。更に、ダイオードＤ１１２２は、それが導通する場合に、ＨＶＤＤからの電流を供給することにより、ＯＵＴＵＤＡＣ３０の低から高への遷移をブーストすることに貢献する。これは、下側レンジから上側レンジへの出力遷移が存在する場合である。ダイオードＤ２１２４は、それが導通する場合に、ＨＶＤＤへの電流を吸い込むことにより、ＯＵＴＬＤＡＣ３２の高から低への遷移に貢献する。これは、上側レンジから下側レンジへの出力遷移が存在する場合である。

ボディバイアス制御ブロック１３０は、ＤＡＣの出力ステージの内在的ボディダイオード、特にＵＤＡＣのＮＭＯＳ及びＬＤＡＣのＰＭＯＳがターンオンすることを阻止すべく設計されている。

図５のアーキテクチャの１つの潜在的な利点は、抵抗シールド１８及び２０の除去であり、従って同一の性能に対し電力散逸がより低く且つ面積がより小さくなることである。このアーキテクチャは、又、８Ｖコンプライアンストランジスタの使用による高速のＤＡＣ変換速度を有している。ボディバイアス制御ブロック１３０はＵＤＡＣ１００及びＬＤＡＣ１０２におけるトランジスタの全てに対し「小さなボディ効果」を確保することに貢献している。更に、ダイオード１２２及び１２４の使用は上側レンジから下側レンジ又はその逆に駆動用トランジスタを高速化させることに貢献する。異なるアーキテクチャの性能を表に要約してある。

図６はこの例示的なＤＡＣの出力ステージを示している。図６において、ＤＡＣ＝デジタル・アナログ変換器、ＵＤＡＣ＝上側ＤＡＣ１００、ＬＤＡＣ＝下側ＤＡＣ１０２であり、ＭｏｐＵ１３２及びＭｏｐＬ１３４は、夫々、上側及び下側ＤＡＣ１００及び１０２の出力ＰＭＯＳトランジスタであり、且つＭｏｎＵ１３６及びＭｏｎＬ１３８は、夫々、上側及び下側ＤＡＣ１００及び１０２の出力ＮＭＯＳトランジスタである。上側とは上側レンジのことを意味しており、それは、通常、ＨＶＤＤ−ＡＶＤＤの間で動作し、且つ下側とは下側レンジのことを意味しており、それは、通常、０−ＨＶＤＤの間で動作する。

図６の回路において、ＰＭＯＳトランジスタ１３２は、そのソースがＡＶＤＤへ結合されており、且つそのドレインが出力ＯＵＴＵＤＡＣへ結合されているように結合されており、且つＮＭＯＳトランジスタ１３６は、そのソースがＨＶＤＤへ結合されており且つそのドレインがＰＭＯＳトランジスタ１３２のドレイン、従ってＯＵＴＵＤＡＣへ結合されているように結合されている。内在的ボディダイオード１４０がＮＭＯＳトランジスタ１３６のボディとドレインとの間に示されている。トランジスタ１３２のボディはＡＶＤＤへ結合されており且つ入力はトランジスタ１３２及び１３６のゲートにおいて受取られる。トランジスタ１３６のボディはボディバイアス制御へ結合されており、ボディバイアス制御は一定であり且つＨＶＤＤ−Ｖｂｅに等しい。

同様に、ＬＤＡＣ１０２においては、トランジスタ１３４のソースがＨＶＤＤへ結合されており且つそのドレインがＯＵＴＬＤＡＣへ結合されている。トランジスタ１３８のドレインはＯＵＴＬＤＡＣ及びトランジスタ１３４のドレインへ結合されている。トランジスタ１３８のソースは、そのボディと同じく、接地へ結合されている。ＰＭＯＳトランジスタ１３４のボディはボディバイアス制御１３０へ結合されている。内在的ボディダイオード１４２がＰＭＯＳトランジスタ１３４のドレインとそのボディとの間に示されている。

ボディバイアスブロック１３０は、上側及び下側ＤＡＣ１００及び１０２の内在的ボディダイオード１４０及び１４２が夫々ターンオンすることがないことを確保するために使用されている。ボディバイアスブロック１３０は、ＵＤＡＣのボディをＨＶＤＤ−Ｖｂｅへ結合し、一方ＬＤＡＣをＨＶＤＤ＋Ｖｂｅへ結合するために使用されており、従って保護ダイオードは常に最初に導通し、ボディダイオード１４０及び１４２をターンオンさせる危険性を最小とさせている。ボディダイオードがターンオンすることは、ＤＡＣ変換処理の精度に悪影響を与える場合がある。

ボディバイアスブロック１３０は、夫々、ＨＶＤＤ＋Ｖｂｅ及びＨＶＤＤ−Ｖｂｅに夫々等しい２つの電圧源を理想的には提供すべきである。ボディバイアス制御ブロック１３０を例示した１つの例を図７に示してある。この例示的回路においては、ボディバイアス制御ブロック１３０が、互いに積み重ねられており、且つ夫々、ＵＤＡＣ専用のバッファに対して接地とＨＶＤＤとの間で動作し且つＬＤＡＣ専用のバッファに対してＨＶＤＤとＡＶＤＤとの間で動作する２個のクラスＡＢバッファから構成されている。

これらの２個のクラスＡＢバッファは、１つのバッファが、抵抗Ｒ１２１０と共に、トランジスタＱ２２０４、Ｍ２２０２、Ｑ１２１４、Ｍ１２１２から構成されているように積み重ねられている。他方のバッファは、抵抗Ｒ２２２０と共に、トランジスタＱ４２０６、Ｍ４２０８、Ｑ３２１６、Ｍ３２１８から構成されている。トランジスタ２０２及び２０８はより大きな電流容量のために４×トランジスタであるとして図示されている。

ボディバイアス制御ブロック１３０は、ＤＡＣの出力ステージの内在的ボディダイオード、特にＵＤＡＣのＮＭＯＳ及びＬＤＡＣのＰＭＯＳがターンオンすることを阻止する構成とされている。ＮＭＯＳ及びＰＭＯＳのボディへ印加される電圧は、図示した如く、ボディバイアス制御回路１３０によって制御される。ボディバイアスブロック１３０は２つの電圧を発生し、それらは一定であり且つＵＤＡＣのＮＭＯＳ装置及びＬＤＡＣのＰＭＯＳ装置をバイアスさせるために使用される。

勿論、図示した正確な回路から逸脱したボディブロック回路における多くの変形例が可能である。例えば、８Ｖコンプライアンストランジスタに対して必要とされる保護を与えるのに充分に迅速にこれらの動作が実施されるものである限り、等価なＰＮＰトランジスタ構成又は全てがバイポーラトランジスタの実施例とすることが可能であり、且つ本発明と一貫性を有する実施例から逸脱することなしに論理ゲート又はその他のトランジスタ構成を使用して上述した機能を実施する回路とすることが可能である。

図８はこれらのスイッチの１つの実施例を図示している。この実施例においては、ＵＳＷＩＴＣＨは従来のＰＭＯＳスイッチとして構成された１６Ｖコンプライアンストランジスタ２５０を使用しており、一方ＬＳＷＩＴＣＨは同様にＮＭＯＳスイッチとして構成された１６Ｖコンプライアンストランジスタ２５２を使用している。トランジスタ２５０のゲートは高電圧（０−ＡＶＤＤ）制御論理へ結合されており、該トランジスタを介して夫々パッド２４へ出力信号をパスさせるための必要性に応じて該スイッチをスイッチオン及びオフさせる。

別の実施例においては、Ｄ１及びＤ２は電力散逸を更に減少させるためにＭＯＳトランジスタ又はその他のスイッチと置換させることが可能である。この実施例においては、第一スイッチがＨＶＤＤと上側レンジ出力ノードとの間に結合され且つ第二スイッチがＨＶＤＤと下側出力ノードとの間に結合され、且つこれらのスイッチは、上側ＮＭＯＳトランジスタ及び下側ＰＭＯＳトランジスタの夫々に対する内在的ボディダイオード順方向バイアス電圧のほぼターンオン電圧においてスイッチする。

更に、その他のスイッチ回路の構成とすることが可能である。本実施例は８Ｖ及び１６ＶコンプライアンスＮＭＯＳ及びＰＭＯＳ装置の使用を例示して説明したがこの装置選択は特定の適用例に対して特定的なものであると考えるべきである。異なる製造技術を使用するその他の装置タイプも同様の利点を与えるために使用することも可能である。一般的に、開示した本発明原理は、一般的に少なくとも２つの電圧範囲で動作するＤＡＣ回路において使用されている任意のコンプライアンス電圧トランジスタに関連して使用することが可能である。更に、ＡＶＤＤ、ＨＶＤＤ及び接地として説明した電圧は、絶対値又は大地接地又はシャシー接地を問わず相対的な用語として考慮されるべきである。従って、ＡＶＤＤは大地又はシャシー接地とし他の電圧を本発明から逸脱することなしにそれに対して比較的に負のものであるとすることが可能である。更に、本発明を上側セクションと下側セクションとに分割されたＤＡＣ回路により例示されるものとして説明したが、より多くの数のセクションに対して本発明概念を拡張するために同様の原理を使用することが可能であるので、２つのセクションに対する制限が暗示されているものではない。このような場合には、上側及び下側とはより多くの数のセクションのうちの任意の２つに対する相対的な用語として解釈されるべきである。

従って、上側レンジ及び下側レンジにわたり動作するある実施例と一貫性を有するデジタル・アナログ変換器（ＤＡＣ）回路は、ＡＶＤＤとして指定される上側電圧ノードと、ＨＶＤＤとして指定される中間電圧ノードと、接地として指定される下側電圧ノードとを具備している。上側ＤＡＣステージは上側ＰＭＯＳトランジスタを具備しており、そのソース及びボディはＡＶＤＤへ結合されており且つそのドレインはソースがＨＶＤＤへ結合されている上側ＮＭＯＳトランジスタのドレインへ結合されており、その場合に、上側ＰＭＯＳトランジスタと上側ＮＭＯＳトランジスタとの接続部は上側レンジ出力ノードを形成している。下側ＤＡＣステージは下側ＰＭＯＳトランジスタを具備しており、そのソースはＨＶＤＤへ結合されており且つそのドレインはソース及びボディが接地へ結合されている下側ＮＭＯＳトランジスタのドレインへ結合されており、その場合に、下側ＰＭＯＳトランジスタと下側ＮＭＯＳトランジスタとの接続部は下側レンジ出力ノードを形成している。ボディバイアス制御回路が、上側ＮＭＯＳトランジスタのボディをＨＶＤＤ−Ｖｂｅに等しい電圧源へ結合させ且つ下側ＰＭＯＳトランジスタのボディをＨＶＤＤ＋Ｖｂｅに等しい電圧源へ接続させる。

ある実施例においては、ボディバイアス制御が上側ＮＭＯＳトランジスタ及び下側ＰＭＯＳトランジスタの内在的ボディダイオードがターンオンすることを阻止する。ある実施例においては、第一ダイオードは、そのアノードをＨＶＤＤへ結合させており且つそのカソードを上側レンジ出力ノードへ結合させており、且つ第二ダイオードはそのカソードをＨＶＤＤへ結合させており且つそのアノードを下側出力ノードへ結合させている。ある実施例においては、第一スイッチがＨＶＤＤと上側レンジ出力ノードとの間に結合されており且つ第二スイッチがＨＶＤＤと下側出力ノードとの間に結合されており、その場合に、これらのスイッチは、上側ＮＭＯＳトランジスタ及び下側ＰＭＯＳトランジスタの夫々に対する内在的ボディダイオード順方向バイアス電圧のほぼターンオン電圧においてスイッチする。ある実施例においては、第一及び第二スイッチ装置はＭＯＳトランジスタスイッチとして実現される。ある実施例においては、出力が上側レンジ内にある場合に、上側出力スイッチが上側出力ノードを出力ノードへスイッチさせ、且つ出力が下側レンジ内にある場合に下側出力スイッチが下側出力ノードを出力ノードへスイッチさせる。ある実施例においては、上側及び下側ＮＭＯＳ及びＰＭＯＳトランジスタは特定した電圧コンプライアンスのものであり、且つ上側及び下側出力スイッチはスイッチとして動作するＭＯＳトランジスタから構成され、且つ該ＭＯＳトランジスタは該特定した電圧コンプライアンスのものの少なくとも２倍の電圧コンプライアンスのものである。ある実施例においては、該特定した電圧コンプライアンスは約８Ｖである。

別の実施例においては、ある実施例と一貫性を有するデジタル・アナログ変換器（ＤＡＣ）回路は上側レンジと下側レンジとにわたり動作し、ＡＶＤＤとして指定される上側電圧ノードと、ＨＶＤＤとして指定される中間電圧ノードと、接地として指定される下側電圧ノードとを具備している。上側ＤＡＣステージは上側ＰＭＯＳトランジスタを具備しており、そのソース及びボディはＡＶＤＤへ結合されており且つそのドレインはソースがＨＶＤＤへ結合されている上側ＮＭＯＳトランジスタのドレインへ結合されており、その場合に上側ＰＭＯＳトランジスタと上側ＮＭＯＳトランジスタとの接続部が上側レンジ出力ノードを形成している。下側ＤＡＣステージは下側ＰＭＯＳトランジスタを具備しており、そのソースはＨＶＤＤへ結合されており且つそのドレインはソースとボディとが接地へ結合されている下側ＮＭＯＳトランジスタのドレインへ結合されており、その場合に、下側ＰＭＯＳトランジスタと下側ＮＭＯＳトランジスタとの接続部は下側レンジ出力ノードを形成している。ボディバイアス制御回路が、上側ＮＭＯＳトランジスタのボディをＨＶＤＤ−Ｖｂｅに等しい電圧源へ結合させ且つ下側ＰＭＯＳトランジスタのボディをＨＶＤＤ＋Ｖｂｅに等しい電圧源へ接続させる。第一スイッチ装置がＨＶＤＤと上側レンジ出力ノードとの間に結合されており且つ第二スイッチ装置がＨＶＤＤと下側出力ノードとの間に結合されており、その場合に、これらのスイッチは、夫々上側ＮＭＯＳ及び下側ＰＭＯＳトランジスタに対する内在的ボディダイオード順方向バイアス電圧のほぼターンオン電圧においてスイッチする。上側出力スイッチは、出力が上側レンジ内にある場合に、上側出力ノードを出力ノードへスイッチさせ、且つ下側出力スイッチは、出力が下側レンジ内にある場合に下側出力ノードを出力ノードへスイッチさせる。

ある実施例においては、第一及び第二スイッチ装置は一対のダイオード及び一対のＭＯＳトランジスタスイッチのうちの少なくとも１つとして実現される。ある実施例においては、上側及び下側ＮＭＯＳ及びＰＭＯＳトランジスタが特定した電圧コンプライアンスのものであり、且つ上側及び下側出力スイッチはスイッチとして動作するＭＯＳトランジスタから構成され、且つ該ＭＯＳトランジスタは該特定した電圧コンプライアンスのものの少なくとも２倍の電圧コンプライアンスのものである。

別の実施例においては、上側レンジと下側レンジとにわたり動作しある実施例と一貫性を有するデジタル・アナログ変換器（ＤＡＣ）回路が、ＡＶＤＤとして指定されている上側電圧ノードと、ＨＶＤＤとして指定されている中間電圧ノードと、接地として指定されている下側電圧ノードとを具備している。上側ＤＡＣステージは少なくとも１個のＮＭＯＳトランジスタを具備しており、それは、出力が上側レンジ内にある場合に上側レンジ出力ノードに対する出力を発生する。下側ＤＡＣステージは少なくとも１個のＰＭＯＳトランジスタを具備しており、それは、出力が下側レンジ内にある場合に下側レンジ出力ノードに対する出力を発生する。ボディバイアス制御回路が上側ＮＭＯＳトランジスタのボディをＨＶＤＤ−Ｖｂｅに等しい電圧源へ結合させ且つ下側ＰＭＯＳトランジスタのボディをＨＶＤＤ＋Ｖｂｅに等しい電圧源へ接続させる。

ある実施例においては、上側ＤＡＣステージが、そのソースとボディとをＡＶＤＤへ結合させており且つそのドレインをソースをＨＶＤＤへ結合させている上側ＮＭＯＳトランジスタのドレインへ結合させている上側ＰＭＯＳトランジスタを具備しており、その場合に上側ＰＭＯＳトランジスタと上側ＮＭＯＳトランジスタとの接続部が上側レンジ出力ノードを形成しており、且つ下側ＤＡＣステージが、そのソースをＨＶＤＤへ結合しており且つそのドレインをソースとボディとを接地へ結合させている下側ＮＭＯＳトランジスタのドレインへ結合している下側ＰＭＯＳトランジスタを具備しており、その場合に下側ＰＭＯＳトランジスタと下側ＮＭＯＳトランジスタとの接続部が下側レンジ出力ノードを形成している。ある実施例においては、ボディバイアス制御が、上側ＮＭＯＳトランジスタ及び下側ＰＭＯＳトランジスタの内在的ボディダイオードのターンオンを阻止する。ある実施例においては、第一スイッチがＨＶＤＤと上側レンジ出力ノードとの間に結合されており、且つ第二スイッチがＨＶＤＤと下側出力ノードとの間に結合されており、その場合に、これらのスイッチは、上側ＮＭＯＳ及び下側ＰＭＯＳトランジスタの夫々に対する内在的ボディダイオード順方向バイアス電圧のほぼターンオン電圧においてスイッチする。ある実施例においては、該第一及び第二スイッチ装置はＭＯＳトランジスタスイッチ及びダイオードのうちの少なくとも１つとして実現されている。ある実施例においては、出力が上側レンジ内にある場合に、上側出力スイッチが上側出力ノードを出力ノードへスイッチさせ、且つ出力が下側レンジ内にある場合には、下側出力スイッチが下側出力ノードを出力ノードへスイッチさせる。ある実施例においては、ＮＭＯＳ及びＰＭＯＳトランジスタは、特定した電圧コンプライアンスのものであり、且つその場合に、上側及び下側出力スイッチはスイッチとして動作するＭＯＳトランジスタから構成されており、且つ該ＭＯＳトランジスタは該特定した電圧コンプライアンスのものの少なくとも２倍の電圧コンプライアンスのものである。ある実施例においては、該特定した電圧コンプライアンスは約８Ｖである。

別の実施例においては、上側レンジ及び下側レンジにわたり動作するデジタル・アナログ変換器（ＤＡＣ）回路が、ＡＶＤＤとして指定される上側電圧ノード、ＨＶＤＤとして指定される中間電圧ノード、接地として指定される下側電圧ノードを具備しており、且つ出力が上側レンジ内にある場合に上側レンジ出力ノードに対して出力を発生する少なくとも１個のトランジスタを具備している上側ＤＡＣステージを有している。下側ＤＡＣステージは少なくとも１個のトランジスタを具備しており、それは、出力が下側レンジ内にある場合に下側レンジ出力ノードに対して出力を発生する。該上側及び下側ＤＡＣステージはボディバイアスを必要とするトランジスタを使用する。ボディバイアス制御回路が少なくとも１個の上側トランジスタのボディをＨＶＤＤ−Ｖｂｅに等しい電圧源へ接続し、且つ少なくとも１個の下側トランジスタのボディをＨＶＤＤ＋Ｖｂｅに等しい電圧源へ接続させる。

ある実施例においては、第一スイッチがＨＶＤＤと上側レンジ出力ノードとの間に結合されており、且つ第二スイッチがＨＶＤＤと下側出力ノードとの間に結合されており、その場合に、これらのスイッチは、夫々少なくとも１個の上側及び少なくとも１個の下側トランジスタに対する内在的ボディダイオード順方向バイアス電圧のほぼターンオン電圧においてスイッチする。ある実施例においては、該第一及び第二スイッチ装置はＭＯＳトランジスタスイッチ及びダイオードのうちの少なくとも１つとして実現される。ある実施例においては、出力が上側レンジ内にある場合に上側出力スイッチが上側出力ノードを出力ノードへスイッチさせ、且つ出力が下側レンジ内にある場合に下側出力スイッチが下側出力ノードを出力ノードへスイッチさせる。

上側レンジ及び下側レンジにわたり動作するデジタル・アナログ変換器（ＤＡＣ）回路が、ＡＶＤＤとして指定される上側電圧ノード、ＨＶＤＤとして指定される中間電圧ノード、接地として指定される下側電圧ノードを具備している。上側ＤＡＣステージが、そのソース及びボディをＡＶＤＤへ結合させており且つそのドレインをソースをＨＶＤＤへ結合させている上側ＮＭＯＳトランジスタのドレインへ結合させている上側ＰＭＯＳトランジスタを具備しており、その場合に該上側ＰＭＯＳトランジスタと該上側ＮＭＯＳトランジスタとの接続部が上側レンジ出力ノードを形成しており、且つ該上側ＰＭＯＳトランジスタのボディが接地へ結合されている。下側ＤＡＣステージは、そのソースをＨＶＤＤへ結合させており且つそのドレインをソースとボディとを接地へ結合させている下側ＮＭＯＳトランジスタのドレインへ結合させている下側ＰＭＯＳトランジスタを具備しており、その場合に、該下側ＰＭＯＳトランジスタと該下側ＮＭＯＳトランジスタとの接続部が下側レンジ出力ノードを形成しており、且つ該下側ＰＭＯＳトランジスタのボディがＡＶＤＤへ結合されている。これらのトランジスタはＡＶＤＤに等しいか又はそれより大きな特定した電圧コンプライアンスのものである。

ある実施例においては、本デジタル・アナログ変換器回路は、出力が上側レンジ内にある場合に上側出力ノードを出力ノードへスイッチさせる上側出力スイッチ、及び出力が下側レンジ内にある場合に下側出力ノードを出力ノードへスイッチさせる下側出力スイッチを具備している。ある実施例においては、該上側及び下側出力スイッチは、特定した電圧コンプライアンスを具備しているトランジスタを具備している。

以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ制限されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。

ＬＣＤドライバ回路のブロック図。図１のＬＣＤドライバ回路において使用されるような上側及び下側ＤＡＣ回路を示した概略図。別のＬＣＤドライバ回路のブロック図。図３のＬＣＤドライバ回路において使用されるような上側及び下側ＤＡＣ回路を示した概略図。種々の代表的な実施例において説明されるような別のＬＣＤドライバ回路のブロック図。種々の代表的な実施例において説明されるような図５のＬＣＤドライバに関連して使用されるような例示的なＤＡＣ回路の概略図。種々の代表的実施例において説明されるようなボディバイアス制御回路の１実施例の概略回路図。種々の代表的な実施例において説明されるような上側及び下側スイッチを示した概略回路図。

符号の説明

２４パッド
３０ＯＵＴＵＤＡＣ
３２ＯＵＴＬＤＡＣ
５０上側ＤＡＣ（ＵＤＡＣ）
５２下側ＤＡＣ（ＬＤＡＣ）
５８上側スイッチ
６０下側スイッチ
７２，７４ＮＭＯＳトランジスタ
７６，７８ＰＭＯＳトランジスタ

Claims

上側レンジ及び下側レンジにわたり動作するデジタル・アナログ変換器（ＤＡＣ）回路において、
ＡＶＤＤと指定された上側電圧ノード、
ＨＶＤＤと指定された中間電圧ノード、
接地と指定された下側電圧ノード、
ソースとボディとをＡＶＤＤへ結合している上側ＰＭＯＳトランジスタと、ソースをＨＶＤＤへ結合しており且つドレインを上側ＰＭＯＳトランジスタのドレインへ結合している上側ＮＭＯＳトランジスタと、を有している上側ＤＡＣステージであって、上側ＰＭＯＳトランジスタと上側ＮＭＯＳトランジスタとの接続部が上側レンジ出力ノードを形成している上側ＤＡＣステージ、
ソースをＨＶＤＤへ結合している下側ＰＭＯＳトランジスタと、ソースとボディとを接地へ接続しており且つドレインを下側ＰＭＯＳトランジスタのドレインへ結合している下側ＮＭＯＳトランジスタと、を有している下側ＤＡＣステージであって、下側ＰＭＯＳトランジスタと下側ＮＭＯＳトランジスタとの接続部が下側レンジ出力ノードを形成している下側ＤＡＣステージ、
上側ＮＭＯＳトランジスタのボディをＨＶＤＤ−Ｖｂｅに等しい電圧源へ結合させており且つ下側ＰＭＯＳトランジスタのボディをＨＶＤＤ＋Ｖｂｅに等しい電圧源へ接続しているボディバイアス制御回路、
を有していることを特徴とするデジタル・アナログ変換器回路。
請求項１において、該ボディバイアス制御回路が、上側ＮＭＯＳトランジスタ及び下側ＰＭＯＳトランジスタの内在的ボディダイオードがターンオンすることを阻止することを特徴としているデジタル・アナログ変換器回路。
請求項１において、更に、アノードをＨＶＤＤへ結合しており且つカソードを上側レンジ出力ノードへ結合している第一ダイオード、及びカソードをＨＶＤＤへ結合しており且つアノードを下側出力ノードへ結合している第二ダイオードを有していることを特徴とするデジタル・アナログ変換器回路。
請求項１において、更に、ＨＶＤＤと上側レンジ出力ノードとの間に結合されている第一スイッチ装置及びＨＶＤＤと下側出力ノードとの間に結合されている第二スイッチ装置を有しており、これらのスイッチ装置が、夫々、上側ＮＭＯＳトランジスタ及び下側ＰＭＯＳトランジスタに対する内在的ボディダイオード順方向バイアス電圧のほぼターンオン電圧においてスイッチすることを特徴とするデジタル・アナログ変換器回路。
請求項４において、第一及び第二スイッチ装置がＭＯＳトランジスタスイッチとして実現されていることを特徴とするデジタル・アナログ変換器回路。
請求項１において、更に、出力が上側レンジ内にある場合に上側出力ノードを出力パッドへスイッチさせる上側出力スイッチ、及び出力が下側レンジ内にある場合に下側出力ノードを出力パッドへスイッチさせる下側出力スイッチを有していることを特徴とするデジタル・アナログ変換器回路。
請求項４において、上側及び下側ＮＭＯＳ及びＰＭＯＳトランジスタが特定した電圧コンプライアンスのものであり、且つ上側及び下側出力スイッチがスイッチとして動作するＭＯＳトランジスタから構成されており、且つ該ＭＯＳトランジスタは該特定した電圧コンプライアンスの少なくとも２倍の電圧コンプライアンスのものであることを特徴とするデジタル・アナログ変換器回路。
請求項７において、該特定した電圧コンプライアンスが約８Ｖであることを特徴とするデジタル・アナログ変換器回路。
上側レンジ及び下側レンジにわたり動作するデジタル・アナログ変換器（ＤＡＣ）回路において、
ＡＶＤＤと指定した上側電圧ノード、
ＨＶＤＤと指定した中間電圧ノード、
接地と指定した下側電圧ノード、
ソース及びボディをＡＶＤＤへ結合している上側ＰＭＯＳトランジスタと、ソースをＨＶＤＤへ結合しており且つドレインを上側ＰＭＯＳトランジスタのドレインへ結合している上側ＮＭＯＳトランジスタと、を有している上側ＤＡＣステージであって、上側ＰＭＯＳトランジスタと上側ＮＭＯＳトランジスタの接続部が上側レンジ出力ノードを形成している上側ＤＡＣステージ、
ソースをＨＶＤＤへ結合している下側ＰＭＯＳトランジスタと、ソースとボディとを接地へ接続しており且つドレインを下側ＰＭＯＳトランジスタのドレインへ結合している下側ＮＭＯＳトランジスタと、を有している下側ＤＡＣステージであって、下側ＰＭＯＳトランジスタと下側ＮＭＯＳトランジスタとの接続部が下側レンジ出力ノードを形成している下側ＤＡＣステージ、
上側ＮＭＯＳトランジスタのボディをＨＶＤＤ−Ｖｂｅに等しい電圧源へ結合させており且つ下側ＰＭＯＳトランジスタのボディをＨＶＤＤ＋Ｖｂｅに等しい電圧源へ接続しているボディバイアス制御回路であって、上側ＮＭＯＳトランジスタ及び下側ＰＭＯＳトランジスタの内在的ボディダイオードがターンオンすることを阻止するボディバイアス制御回路、
ＨＶＤＤと上側レンジ出力ノードとの間に結合されている第一スイッチ装置及びＨＶＤＤと下側レンジ出力ノードとの間に結合されている第二スイッチ装置であって、夫々上側ＮＭＯＳトランジスタ及び下側ＰＭＯＳトランジスタに対する内在的ボディダイオード順方向バイアス電圧のほぼターンオン電圧においてスイッチする第一及び第二スイッチ装置、
出力が上側レンジ内にある場合に上側出力ノードを出力パッドへスイッチさせる上側出力スイッチ、
出力が下側レンジ内にある場合に下側出力ノードを出力パッドへスイッチさせる下側出力スイッチ、
を有していることを特徴とするデジタル・アナログ変換器回路。
請求項９において、第一及び第二スイッチ装置が一対のダイオード及び一対のＭＯＳトランジスタスイッチのうちの少なくとも１つとして実現されていることを特徴とするデジタル・アナログ変換器回路。
請求項９において、上側及び下側ＮＭＯＳ及びＰＭＯＳトランジスタが特定した電圧コンプライアンスのものであり、且つ上側及び下側出力スイッチがスイッチとして動作するＭＯＳトランジスタから構成されており、且つ該ＭＯＳトランジスタが該特定した電圧コンプライアンスのものの少なくとも２倍の電圧コンプライアンスのものであることを特徴とするデジタル・アナログ変換器回路。
上側レンジ及び下側レンジにわたり動作するデジタル・アナログ変換器（ＤＡＣ）回路において、
ＡＶＤＤと指定されている上側電圧ノード、
ＨＶＤＤとして指定されている中間電圧ノード、
接地として指定されている下側電圧ノード、
出力が上側レンジ内にある場合に上側レンジ出力ノードに対して出力を発生する少なくとも１個のＮＭＯＳトランジスタを有している上側ＤＡＣステージ、
出力が下側レンジ内にある場合に下側レンジ出力ノードに対して出力を発生する少なくとも１個のＰＭＯＳトランジスタを有している下側ＤＡＣステージ、
上側ＮＭＯＳトランジスタのボディをＨＶＤＤ−Ｖｂｅに等しい電圧源へ結合させ且つ下側ＰＭＯＳトランジスタのボディをＨＶＤＤ＋Ｖｂｅに等しい電圧源へ接続させるボディバイアス制御回路、
を有していることを特徴とするデジタル・アナログ変換器回路。
請求項１２において、
上側ＤＡＣステージが、ソースとボディとをＡＶＤＤへ結合している上側ＰＭＯＳトランジスタと、ソースをＨＶＤＤへ結合しており且つドレインを上側ＰＭＯＳトランジスタのドレインへ結合している上側ＮＭＯＳトランジスタと、を有しており、上側ＰＭＯＳトランジスタと上側ＮＭＯＳトランジスタとの接続部が上側レンジ出力ノードを形成しており、
下側ＤＡＣステージが、ソースをＨＶＤＤへ結合している下側ＰＭＯＳトランジスタと、ソースとボディとを接地へ接続しており且つドレインを下側ＰＭＯＳトランジスタのドレインへ結合している下側ＮＭＯＳトランジスタと、を有しており、下側ＰＭＯＳトランジスタと下側ＮＭＯＳトランジスタとの接続部が下側レンジ出力ノードを形成している、
ことを特徴とするデジタル・アナログ変換器回路。
請求項１２において、ボディバイアス制御回路が、上側ＮＭＯＳトランジスタ及び下側ＰＭＯＳトランジスタの内在的ボディダイオードがターンオンすることを阻止することを特徴とするデジタル・アナログ変換器回路。
請求項１２において、更に、ＨＶＤＤと上側レンジ出力ノードとの間に結合されている第一スイッチ装置及びＨＶＤＤと下側出力ノードとの間に結合されている第二スイッチ装置を有しており、これらのスイッチ装置が、夫々、上側ＮＭＯＳトランジスタ及び下側ＰＭＯＳトランジスタに対する内在的ボディダイオード順方向バイアス電圧のほぼターンオン電圧においてスイッチすることを特徴とするデジタル・アナログ変換器回路。
請求項１５において、該第一及び第二スイッチ装置がＭＯＳトランジスタ及びダイオードのうちの少なくとも１つとして実現されていることを特徴とするデジタル・アナログ変換器回路。
請求項１２において、更に、出力が上側レンジ内にある場合に上側出力ノードを出力パッドへスイッチさせる上側出力スイッチ、及び出力が下側レンジ内にある場合に下側出力ノードを出力パッドへスイッチさせる下側出力スイッチを有していることを特徴とするデジタル・アナログ変換器回路。
請求項１７において、該ＮＭＯＳ及びＰＭＯＳトランジスタが特定した電圧コンプライアンスのものであり、且つ該上側及び下側出力スイッチがスイッチとして動作するＭＯＳトランジスタから構成されており、且つ該ＭＯＳトランジスタが該特定した電圧コンプライアンスの少なくとも２倍の電圧コンプライアンスのものであることを特徴とするデジタル・アナログ変換器回路。
請求項１８において、該特定した電圧コンプライアンスが約８Ｖであることを特徴とするデジタル・アナログ変換器回路。
上側レンジ及び下側レンジにわたり動作するデジタル・アナログ変換器（ＤＡＣ）回路において、
ＡＶＤＤとして指定された上側電圧ノード、
ＨＶＤＤとして指定された中間電圧ノード、
接地として指定された下側電圧ノード、
出力が上側レンジ内にある場合に上側レンジ出力ノードに対して出力を発生する少なくとも１個のトランジスタを有する上側ＤＡＣステージ、
出力が下側レンジ内にある場合に下側レンジ出力ノードに対して出力を発生する少なくとも１個のトランジスタを有している下側ＤＡＣステージ、
少なくとも１個の上側トランジスタのボディをＨＶＤＤ−Ｖｂｅに等しい電圧源へ接続し且つ少なくとも１個の下側トランジスタのボディをＨＶＤＤ＋Ｖｂｅに等しい電圧源へ接続するボディバイアス制御回路、
を有しており、該上側及び下側ＤＡＣステージがボディバイアスを有するトランジスタを使用していることを特徴とするデジタル・アナログ変換器回路。
請求項２０において、更に、ＨＶＤＤと上側レンジ出力ノードとの間に結合されている第一スイッチ装置及びＨＶＤＤと下側出力ノードとの間に結合されている第二スイッチ装置を有しており、これらのスイッチ装置は、夫々、上側ＮＭＯＳトランジスタ及び下側ＰＭＯＳトランジスタに対する内在的ボディダイオード順方向バイアス電圧のほぼターンオン電圧においてスイッチすることを特徴とするデジタル・アナログ変換器回路。
請求項２１において、該第一及び第二スイッチ装置がＭＯＳトランジスタ及びダイオードのうちの少なくとも１つとして実現されていることを特徴とするデジタル・アナログ変換器回路。
請求項２０において、更に、出力が上側レンジ内にある場合に上側出力ノードを出力パッドへスイッチさせる上側出力スイッチ、及び出力が下側レンジ内にある場合に下側出力ノードを出力パッドへスイッチさせる下側出力スイッチを有していることを特徴とするデジタル・アナログ変換器回路。
上側レンジ及び下側レンジにわたり動作するデジタル・アナログ変換器（ＤＡＣ）回路において、
ＡＶＤＤとして指定された上側電圧ノード、
ＨＶＤＤとして指定された中間電圧ノード、
接地として指定された下側電圧ノード、
ソースとボディとをＡＶＤＤへ結合している上側ＰＭＯＳトランジスタと、ソースをＨＶＤＤへ結合しており且つドレインを上側ＰＭＯＳトランジスタのドレインへ結合している上側ＮＭＯＳトランジスタと、を有している上側ＤＡＣステージであって、上側ＰＭＯＳトランジスタと上側ＮＭＯＳトランジスタとの接続部が上側レンジ出力ノードを形成しており且つ上側ＮＭＯＳトランジスタのボディが接地へ結合されている上側ＤＡＣステージ、
ソースをＨＶＤＤへ結合している下側ＰＭＯＳトランジスタと、ソースとボディとを接地へ接続しており且つドレインを下側ＰＭＯＳトランジスタのドレインへ結合している下側ＮＭＯＳトランジスタと、を有している下側ＤＡＣステージであって、下側ＰＭＯＳトランジスタと下側ＮＭＯＳトランジスタとの接続部が下側レンジ出力ノードを形成しており且つ下側ＰＭＯＳトランジスタのボディがＡＶＤＤへ結合している下側ＤＡＣステージ、
を有しており、該トランジスタがＡＶＤＤに等しいか又はそれ以上の特定した電圧コンプライアンスのものであることを特徴とするデジタル・アナログ変換器回路。
請求項２４において、更に、出力が上側レンジ内にある場合に上側出力ノードを出力パッドへスイッチさせる上側出力スイッチ、及び出力が下側レンジ内にある場合に下側出力ノードを出力パッドへスイッチさせる下側出力スイッチを有していることを特徴とするデジタル・アナログ変換器回路。
請求項２５において、該上側及び下側出力スイッチが特定した電圧コンプライアンスを有しているトランジスタから構成されていることを特徴とするデジタル・アナログ変換器回路。