JP5456261B2 - Lcdパネルコラムドライバ用出力アーキテクチャ - Google Patents

Lcdパネルコラムドライバ用出力アーキテクチャ Download PDF

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Description

本発明はLCDパネルコラムドライバ用の出力アーキテクチャに関するものである。本願は、「LCDパネルコラムドライバ用出力アーキテクチャ(Output Architecture for LCD Panel Column Driver)」という名称の2007年2月23日付で出願した米国仮特許出願番号第60/819,262号の優先権を主張するものであり、引用によりその記載内容全体を本明細書に取込む。
デュアルレールLCD(液晶ディスプレイ)コラム(列)ドライバは、一般的に、出力トランジスタが特定した最大電圧を超えることがないことを確保するためにシールド回路(単にシールドとも言う)を使用する。図1に示したように、1例として、このようなシールドはトランジスタが8V(この例においては、8Vのコンプライアンストランジスタを使用している)を超えることを阻止する。
図1において、DAC=デジタル・アナログ変換器、UDAC=上側DAC10、LDAC=下側DAC12、USWITCHES=上側スイッチ14、LSWITCHES=下側スイッチ16、USHIELD=上側シールド18、及びLSHIELD=下側シールド20である。上側とは、HVDD−AVDDの間で通常動作するDAC回路の上側レンジのことを意味しており、且つ下側とは0−HVDDの間で通常動作する下側レンジのことを意味している。図1の例においては、AVDD=16Vmaxであり、且つHVDD=8Vmaxである。従って、PAD即ちノード24における出力は0とAVDD(この例においては16V)との間での出力電圧スイングを有している。
図1においては、回路の全てにおいて使用されているトランジスタ装置は8Vコンプライアンストランジスタである。UDAC10及びLDAC12のコンフィギュレーション即ち形態を図2においてより詳細に図示してあり、その場合に、NMOSトランジスタ22のボディは下側レンジ用の接地(0V)へ結合することが可能である。NMOSトランジスタ24のボディは上側レンジ用のHVDDへ結合させることが可能であり、一方PMOSトランジスタ26のボディは下側レンジ用のHVDDへ結合させることが可能であり且つPMOSトランジスタ28のボディは上側レンジ用のAVDDへ結合させることが可能である。これはP基板分離型技術の場合である。P基板非分離型技術の場合においては、NMOSのボディの全てが接地へ接続される。非分離型技術はボディ(基板)効果を導入し且つ上側DACのNMOSのオン抵抗を増加させ、従って速度性能を劣化させる。
出力は、図示した如く、DACの上側レンジ(UDAC)に対して30において且つDACの下側レンジ(LDAC)に対して32において取られる。この出力は、夫々、USWITCHES14及びLSWITCHES16へパスされて夫々スイッチ出力34及び36を発生させる。スイッチ14及び16は、夫々、上側レンジ内にあるDAC出力が存在する場合には下側レンジが開であり且つ上側レンジが閉であり、且つDACからの下側レンジ内の出力が存在する場合にはその逆であるような態様でスイッチされる。
図1は、又、PAD24が0VからAVDDへスイングし、一方OUTUSW及びOUTLSWが常に夫々HVDDからAVDDへ及び0からHVDDへスイングすることを示している。これは、8Vコンプライアンス装置を保護し、従って任意の与えられた時間において、該装置のいずれかを横断しての電圧が8Vを超えることがないようにするためにシールド18及び20を使用することに起因している。シールド18及び20は、通常、ゲートがほぼHVDDであるカスコードトランジスタとして構成される。
本発明は、以上の点に鑑みなされたものであって、上述した如き従来技術の欠点を解消し、改良したLCDパネルの駆動技術を提供することを目的とする。本発明の別の目的とするところは、LCDパネルを駆動するのに適した改良したデジタル・アナログ変換器回路を提供することを目的とする。
本発明は多くの異なる形態における実施例とすることが可能であるが、特定の実施例が図面に示されており且つその詳細について説明するものであるが、このような実施例の説明は本発明原理の1例として考えられるべきものであり図示し且つ説明した特定の実施例に本発明を制限する意図を持ってなされたものでないことを理解すべきである。以下の説明においては、添付図面の幾つかの図において同一、同様又は対応する部分を説明するために同様の参照番号を使用している。
本明細書において使用されているように、「複数」という用語は2個又はそれ以上を意味するものとして定義されている。本明細書において使用されているように「別の」という用語は少なくとも2番目の又はそれ以上のものとして定義されている。本明細書において使用されているように「有する」及び/又は「具備する」という用語は含む(即ち、開いた意味)として定義されている。本明細書において使用されているように「結合されている」という用語は、必ずしも直接的なものではなく且つ必ずしも機械的なものではないが、接続されているものとして定義されている。本明細書を通じて「1つの実施例」、「ある幾つかの実施例」、(ある実施例)又は同様の用語に対する参照は、その実施例に関連して説明した特定の特徴、構造又は特性が本発明の少なくとも1つの実施例内に含まれていることを意味している。従って、本明細書全体を通じ種々の箇所においてのこのような用語の出現は必ずしも全てが同一の実施例を参照しているものではない。更に、特定の特徴、構造又は特性は制限なしで1つ又はそれ以上の実施例において任意の適宜の態様で結合させることが可能である。本明細書において使用されているように「又は」という用語は包含的なもの即ちいずれか1つ又は任意の組合わせを意味するものとして解釈されるべきである。従って、「A、B又はC」は、A;B;C;A及びB;A及びC;B及びC;A、B及びCのうちのいずれか1つを意味している。この定義に対する1つの例外は、要素、機能、ステップ又は動作の組合わせが何等かの態様で本質的に相互に排他的である場合にのみ発生する。
再度図1を考慮すると、シールド18及び20の使用はダイ面積及び電力散逸を増加させるという欠点を有している。このアーキテクチャの主要な利点は小さな8Vコンプライアンストランジスタの使用に基づくDAC変換の速い速度である。
本明細書で説明する実施例は、概略、LCDパネルの駆動に関するものである。駆動期間中、LCDパネルはコラム(列)ドライバに対しRC(抵抗及び容量)負荷と等価である。このRC負荷におけるキャパシタ即ち容量はVcomと呼ばれる電極へ接続されている。このRCへ印加される電圧は、LCDパネルを損傷することがないように、交互にVcomより一層高く且つ一層低く変化されねばならない。このことが、HVDDと呼ばれるほぼ中間点の上方及び下方の2つの電圧レンジをLCDドライバが通常供給することの理由である(尚、HVDDはLCDパネル用のVcomに近いものであるが必ずしもそれと正確に同一のものであるものではない)。コラムドライバは0−AVDD出力レンジ能力を具備する単一のバッファを使用することが可能である。CDACPPDSコラムドライバの分野においては、上側レンジと下側レンジとを別々に駆動することが可能である2個のバッファを有することが特に興味深い。その理由は、そのバッファはDAC自身であり、且つ一方のDAC(例えば、下側DAC)がパネルを駆動している場合に、他方のDAC(例えば、上側DAC)は次のラインに対するデータを変換するからである。その変換が行われた後に、次いでDAC(例えば、上側DAC)がパネルを駆動し、その場合にこの時間期間中に、他方のDAC(例えば、下側DAC)が次のラインに対するデータを変換する。従って、上側及び下側DACはデータの変換及び駆動を交互に行う。
1実施例においては、図1に示したシールドを除去するために図3におけるアーキテクチャを使用することが可能である。これらのシールドを除去することは必要とされるダイ面積を減少させるが、DAC内部において使用されている16Vコンプライアンストランジスタがダイ面積を増加させる。図3において、DAC=デジタル・アナログ変換器、UDAC=上側DAC50、LDAC=下側DAC52、USWITCHES=上側スイッチ58、LSWITCHES=下側スイッチ60である。上側とは上側レンジのことを意味しており、それは、通常、HVDD−AVDDの間で動作する。下側とは下側レンジのことを意味しており、それは、通常、0−HVDDとの間で動作する。
図3の実施例においては、UDAC50及びLDAC52におけるトランジスタを損傷させる危険性はない。何故ならば、それらはより大きな16Vコンプライアンストランジスタを使用して製造され且つ図4に示したように構成されているからである。
この場合においては、OUTUDAC30及びOUTLDAC32は、各々、UDAC50及びLDAC52における16Vコンプライアンストランジスタの使用に起因して0−AVDDスイングを許容することが可能である。該トランジスタの内在的ダイオードがターンオンすることを回避するために、NMOSトランジスタ72及び74のボディは、両方共、上側及び下側の両方のDACに対し接地(0V)へ結合されており、一方PMOSトランジスタ76及び78のボディは上側及び下側の両方のDACに対しAVDDへ結合されている。この実施例においては、より大きな16Vコンプライアンストランジスタの使用に起因して寸法が影響される可能性がある。このことはボディ(基板)効果に影響を与える場合がある(一層高くなる)。何故ならば、より大きなトランジスタが同一の性能を達成するために必要とされるからである。DACにおいて使用されている16Vコンプライアンストランジスタは処理拘束条件に起因して図1において使用されている8Vのものと比較して一層大きなものである。ボディ(基板)効果及び該処理拘束条件は比較的に大きなトランジスタ寸法とさせ、そのことはDACの速度性能に影響を与える。図1又は図3の実施例が同一の性能に対してより多くの面積を消費するか否かは議論のあるところである。
然しながら、図3におけるアーキテクチャの1つの利点は、シールドを除去したお蔭で電力散逸が減少されることである。然しながら、このアーキテクチャは大きな16Vコンプライアンス装置を使用しているためにより遅いDAC変換速度となる可能性があるという欠点を有している。
図5におけるアーキテクチャは該シールドを除去するために使用することが可能である。図5においては、DAC=デジタル・アナログ変換器、UDAC=上側DAC100、LDAC=下側DAC102、USWITCHES=上側スイッチ118、LSWITCHES=下側スイッチ120であり、上側とは上側レンジのことを意味しており、それは、通常、HVDD−AVDDの間で動作し、且つ下側とは下側レンジのことを意味しており、それは、通常、0−HVDDの間で動作する。
この実施例においては、NMOS及びPMOSのボディへ印加される電圧はボディバイアス制御回路130により制御される。動作について説明すると、ボディバイアス制御回路130はUDACのNMOS装置のボディをHVDDよりも1個のダイオードスレッシュホールド電圧降下分だけ低いもの(即ち、HVDD−Vbe、尚Vbeは本明細書全体にわたりトランジスタのベース対エミッタ電圧降下である伝統的な意味において使用されている)。又、ボディバイアス制御回路130は、LDACのPMOS装置のボディを、HVDDよりも1個のダイオードスレッシュホールド電圧降下高いものに等しい値(即ち、HVDD+Vbe)を有する電圧へ接続させる。ボディバイアス制御ブロック130は、従来AVDDへ接続されているUDACのPMOS装置のボディを制御するために使用されているのではなく、又ボディバイアス制御ブロック130は、従来接地へ接続されているLDACのNMOS装置のボディを制御するために使用されているものでもない。ダイオードD1及びD2(夫々、122及び124)がOUTUDAC30及びOUTLDAC32をクランプし、従ってそれらを、夫々、HVDD−VbeからAVDDへのスイング及び0からHVDD+Vbeへのスイングに維持する。該ダイオードはUDAC及びLDACにおける8Vコンプライアンス装置が0−AVDDスイングを見ることから保護することに貢献する。更に、ダイオードD1 122は、それが導通する場合に、HVDDからの電流を供給することにより、OUTUDAC30の低から高への遷移をブーストすることに貢献する。これは、下側レンジから上側レンジへの出力遷移が存在する場合である。ダイオードD2 124は、それが導通する場合に、HVDDへの電流を吸い込むことにより、OUTLDAC32の高から低への遷移に貢献する。これは、上側レンジから下側レンジへの出力遷移が存在する場合である。
ボディバイアス制御ブロック130は、DACの出力ステージの内在的ボディダイオード、特にUDACのNMOS及びLDACのPMOSがターンオンすることを阻止すべく設計されている。
図5のアーキテクチャの1つの潜在的な利点は、抵抗シールド18及び20の除去であり、従って同一の性能に対し電力散逸がより低く且つ面積がより小さくなることである。このアーキテクチャは、又、8Vコンプライアンストランジスタの使用による高速のDAC変換速度を有している。ボディバイアス制御ブロック130はUDAC100及びLDAC102におけるトランジスタの全てに対し「小さなボディ効果」を確保することに貢献している。更に、ダイオード122及び124の使用は上側レンジから下側レンジ又はその逆に駆動用トランジスタを高速化させることに貢献する。異なるアーキテクチャの性能を表に要約してある。
Figure 0005456261
図6はこの例示的なDACの出力ステージを示している。図6において、DAC=デジタル・アナログ変換器、UDAC=上側DAC100、LDAC=下側DAC102であり、MopU132及びMopL134は、夫々、上側及び下側DAC100及び102の出力PMOSトランジスタであり、且つMonU136及びMonL138は、夫々、上側及び下側DAC100及び102の出力NMOSトランジスタである。上側とは上側レンジのことを意味しており、それは、通常、HVDD−AVDDの間で動作し、且つ下側とは下側レンジのことを意味しており、それは、通常、0−HVDDの間で動作する。
図6の回路において、PMOSトランジスタ132は、そのソースがAVDDへ結合されており、且つそのドレインが出力OUTUDACへ結合されているように結合されており、且つNMOSトランジスタ136は、そのソースがHVDDへ結合されており且つそのドレインがPMOSトランジスタ132のドレイン、従ってOUTUDACへ結合されているように結合されている。内在的ボディダイオード140がNMOSトランジスタ136のボディとドレインとの間に示されている。トランジスタ132のボディはAVDDへ結合されており且つ入力はトランジスタ132及び136のゲートにおいて受取られる。トランジスタ136のボディはボディバイアス制御へ結合されており、ボディバイアス制御は一定であり且つHVDD−Vbeに等しい。
同様に、LDAC102においては、トランジスタ134のソースがHVDDへ結合されており且つそのドレインがOUTLDACへ結合されている。トランジスタ138のドレインはOUTLDAC及びトランジスタ134のドレインへ結合されている。トランジスタ138のソースは、そのボディと同じく、接地へ結合されている。PMOSトランジスタ134のボディはボディバイアス制御130へ結合されている。内在的ボディダイオード142がPMOSトランジスタ134のドレインとそのボディとの間に示されている。
ボディバイアスブロック130は、上側及び下側DAC100及び102の内在的ボディダイオード140及び142が夫々ターンオンすることがないことを確保するために使用されている。ボディバイアスブロック130は、UDACのボディをHVDD−Vbeへ結合し、一方LDACをHVDD+Vbeへ結合するために使用されており、従って保護ダイオードは常に最初に導通し、ボディダイオード140及び142をターンオンさせる危険性を最小とさせている。ボディダイオードがターンオンすることは、DAC変換処理の精度に悪影響を与える場合がある。
ボディバイアスブロック130は、夫々、HVDD+Vbe及びHVDD−Vbeに夫々等しい2つの電圧源を理想的には提供すべきである。ボディバイアス制御ブロック130を例示した1つの例を図7に示してある。この例示的回路においては、ボディバイアス制御ブロック130が、互いに積み重ねられており、且つ夫々、UDAC専用のバッファに対して接地とHVDDとの間で動作し且つLDAC専用のバッファに対してHVDDとAVDDとの間で動作する2個のクラスABバッファから構成されている。
これらの2個のクラスABバッファは、1つのバッファが、抵抗R1 210と共に、トランジスタQ2 204、M2 202、Q1 214、M1 212から構成されているように積み重ねられている。他方のバッファは、抵抗R2 220と共に、トランジスタQ4 206、M4 208、Q3 216、M3 218から構成されている。トランジスタ202及び208はより大きな電流容量のために4×トランジスタであるとして図示されている。
ボディバイアス制御ブロック130は、DACの出力ステージの内在的ボディダイオード、特にUDACのNMOS及びLDACのPMOSがターンオンすることを阻止する構成とされている。NMOS及びPMOSのボディへ印加される電圧は、図示した如く、ボディバイアス制御回路130によって制御される。ボディバイアスブロック130は2つの電圧を発生し、それらは一定であり且つUDACのNMOS装置及びLDACのPMOS装置をバイアスさせるために使用される。
勿論、図示した正確な回路から逸脱したボディブロック回路における多くの変形例が可能である。例えば、8Vコンプライアンストランジスタに対して必要とされる保護を与えるのに充分に迅速にこれらの動作が実施されるものである限り、等価なPNPトランジスタ構成又は全てがバイポーラトランジスタの実施例とすることが可能であり、且つ本発明と一貫性を有する実施例から逸脱することなしに論理ゲート又はその他のトランジスタ構成を使用して上述した機能を実施する回路とすることが可能である。
図8はこれらのスイッチの1つの実施例を図示している。この実施例においては、USWITCHは従来のPMOSスイッチとして構成された16Vコンプライアンストランジスタ250を使用しており、一方LSWITCHは同様にNMOSスイッチとして構成された16Vコンプライアンストランジスタ252を使用している。トランジスタ250のゲートは高電圧(0−AVDD)制御論理へ結合されており、該トランジスタを介して夫々パッド24へ出力信号をパスさせるための必要性に応じて該スイッチをスイッチオン及びオフさせる。
別の実施例においては、D1及びD2は電力散逸を更に減少させるためにMOSトランジスタ又はその他のスイッチと置換させることが可能である。この実施例においては、第一スイッチがHVDDと上側レンジ出力ノードとの間に結合され且つ第二スイッチがHVDDと下側出力ノードとの間に結合され、且つこれらのスイッチは、上側NMOSトランジスタ及び下側PMOSトランジスタの夫々に対する内在的ボディダイオード順方向バイアス電圧のほぼターンオン電圧においてスイッチする。
更に、その他のスイッチ回路の構成とすることが可能である。本実施例は8V及び16VコンプライアンスNMOS及びPMOS装置の使用を例示して説明したがこの装置選択は特定の適用例に対して特定的なものであると考えるべきである。異なる製造技術を使用するその他の装置タイプも同様の利点を与えるために使用することも可能である。一般的に、開示した本発明原理は、一般的に少なくとも2つの電圧範囲で動作するDAC回路において使用されている任意のコンプライアンス電圧トランジスタに関連して使用することが可能である。更に、AVDD、HVDD及び接地として説明した電圧は、絶対値又は大地接地又はシャシー接地を問わず相対的な用語として考慮されるべきである。従って、AVDDは大地又はシャシー接地とし他の電圧を本発明から逸脱することなしにそれに対して比較的に負のものであるとすることが可能である。更に、本発明を上側セクションと下側セクションとに分割されたDAC回路により例示されるものとして説明したが、より多くの数のセクションに対して本発明概念を拡張するために同様の原理を使用することが可能であるので、2つのセクションに対する制限が暗示されているものではない。このような場合には、上側及び下側とはより多くの数のセクションのうちの任意の2つに対する相対的な用語として解釈されるべきである。
従って、上側レンジ及び下側レンジにわたり動作するある実施例と一貫性を有するデジタル・アナログ変換器(DAC)回路は、AVDDとして指定される上側電圧ノードと、HVDDとして指定される中間電圧ノードと、接地として指定される下側電圧ノードとを具備している。上側DACステージは上側PMOSトランジスタを具備しており、そのソース及びボディはAVDDへ結合されており且つそのドレインはソースがHVDDへ結合されている上側NMOSトランジスタのドレインへ結合されており、その場合に、上側PMOSトランジスタと上側NMOSトランジスタとの接続部は上側レンジ出力ノードを形成している。下側DACステージは下側PMOSトランジスタを具備しており、そのソースはHVDDへ結合されており且つそのドレインはソース及びボディが接地へ結合されている下側NMOSトランジスタのドレインへ結合されており、その場合に、下側PMOSトランジスタと下側NMOSトランジスタとの接続部は下側レンジ出力ノードを形成している。ボディバイアス制御回路が、上側NMOSトランジスタのボディをHVDD−Vbeに等しい電圧源へ結合させ且つ下側PMOSトランジスタのボディをHVDD+Vbeに等しい電圧源へ接続させる。
ある実施例においては、ボディバイアス制御が上側NMOSトランジスタ及び下側PMOSトランジスタの内在的ボディダイオードがターンオンすることを阻止する。ある実施例においては、第一ダイオードは、そのアノードをHVDDへ結合させており且つそのカソードを上側レンジ出力ノードへ結合させており、且つ第二ダイオードはそのカソードをHVDDへ結合させており且つそのアノードを下側出力ノードへ結合させている。ある実施例においては、第一スイッチがHVDDと上側レンジ出力ノードとの間に結合されており且つ第二スイッチがHVDDと下側出力ノードとの間に結合されており、その場合に、これらのスイッチは、上側NMOSトランジスタ及び下側PMOSトランジスタの夫々に対する内在的ボディダイオード順方向バイアス電圧のほぼターンオン電圧においてスイッチする。ある実施例においては、第一及び第二スイッチ装置はMOSトランジスタスイッチとして実現される。ある実施例においては、出力が上側レンジ内にある場合に、上側出力スイッチが上側出力ノードを出力ノードへスイッチさせ、且つ出力が下側レンジ内にある場合に下側出力スイッチが下側出力ノードを出力ノードへスイッチさせる。ある実施例においては、上側及び下側NMOS及びPMOSトランジスタは特定した電圧コンプライアンスのものであり、且つ上側及び下側出力スイッチはスイッチとして動作するMOSトランジスタから構成され、且つ該MOSトランジスタは該特定した電圧コンプライアンスのものの少なくとも2倍の電圧コンプライアンスのものである。ある実施例においては、該特定した電圧コンプライアンスは約8Vである。
別の実施例においては、ある実施例と一貫性を有するデジタル・アナログ変換器(DAC)回路は上側レンジと下側レンジとにわたり動作し、AVDDとして指定される上側電圧ノードと、HVDDとして指定される中間電圧ノードと、接地として指定される下側電圧ノードとを具備している。上側DACステージは上側PMOSトランジスタを具備しており、そのソース及びボディはAVDDへ結合されており且つそのドレインはソースがHVDDへ結合されている上側NMOSトランジスタのドレインへ結合されており、その場合に上側PMOSトランジスタと上側NMOSトランジスタとの接続部が上側レンジ出力ノードを形成している。下側DACステージは下側PMOSトランジスタを具備しており、そのソースはHVDDへ結合されており且つそのドレインはソースとボディとが接地へ結合されている下側NMOSトランジスタのドレインへ結合されており、その場合に、下側PMOSトランジスタと下側NMOSトランジスタとの接続部は下側レンジ出力ノードを形成している。ボディバイアス制御回路が、上側NMOSトランジスタのボディをHVDD−Vbeに等しい電圧源へ結合させ且つ下側PMOSトランジスタのボディをHVDD+Vbeに等しい電圧源へ接続させる。第一スイッチ装置がHVDDと上側レンジ出力ノードとの間に結合されており且つ第二スイッチ装置がHVDDと下側出力ノードとの間に結合されており、その場合に、これらのスイッチは、夫々上側NMOS及び下側PMOSトランジスタに対する内在的ボディダイオード順方向バイアス電圧のほぼターンオン電圧においてスイッチする。上側出力スイッチは、出力が上側レンジ内にある場合に、上側出力ノードを出力ノードへスイッチさせ、且つ下側出力スイッチは、出力が下側レンジ内にある場合に下側出力ノードを出力ノードへスイッチさせる。
ある実施例においては、第一及び第二スイッチ装置は一対のダイオード及び一対のMOSトランジスタスイッチのうちの少なくとも1つとして実現される。ある実施例においては、上側及び下側NMOS及びPMOSトランジスタが特定した電圧コンプライアンスのものであり、且つ上側及び下側出力スイッチはスイッチとして動作するMOSトランジスタから構成され、且つ該MOSトランジスタは該特定した電圧コンプライアンスのものの少なくとも2倍の電圧コンプライアンスのものである。
別の実施例においては、上側レンジと下側レンジとにわたり動作しある実施例と一貫性を有するデジタル・アナログ変換器(DAC)回路が、AVDDとして指定されている上側電圧ノードと、HVDDとして指定されている中間電圧ノードと、接地として指定されている下側電圧ノードとを具備している。上側DACステージは少なくとも1個のNMOSトランジスタを具備しており、それは、出力が上側レンジ内にある場合に上側レンジ出力ノードに対する出力を発生する。下側DACステージは少なくとも1個のPMOSトランジスタを具備しており、それは、出力が下側レンジ内にある場合に下側レンジ出力ノードに対する出力を発生する。ボディバイアス制御回路が上側NMOSトランジスタのボディをHVDD−Vbeに等しい電圧源へ結合させ且つ下側PMOSトランジスタのボディをHVDD+Vbeに等しい電圧源へ接続させる。
ある実施例においては、上側DACステージが、そのソースとボディとをAVDDへ結合させており且つそのドレインをソースをHVDDへ結合させている上側NMOSトランジスタのドレインへ結合させている上側PMOSトランジスタを具備しており、その場合に上側PMOSトランジスタと上側NMOSトランジスタとの接続部が上側レンジ出力ノードを形成しており、且つ下側DACステージが、そのソースをHVDDへ結合しており且つそのドレインをソースとボディとを接地へ結合させている下側NMOSトランジスタのドレインへ結合している下側PMOSトランジスタを具備しており、その場合に下側PMOSトランジスタと下側NMOSトランジスタとの接続部が下側レンジ出力ノードを形成している。ある実施例においては、ボディバイアス制御が、上側NMOSトランジスタ及び下側PMOSトランジスタの内在的ボディダイオードのターンオンを阻止する。ある実施例においては、第一スイッチがHVDDと上側レンジ出力ノードとの間に結合されており、且つ第二スイッチがHVDDと下側出力ノードとの間に結合されており、その場合に、これらのスイッチは、上側NMOS及び下側PMOSトランジスタの夫々に対する内在的ボディダイオード順方向バイアス電圧のほぼターンオン電圧においてスイッチする。ある実施例においては、該第一及び第二スイッチ装置はMOSトランジスタスイッチ及びダイオードのうちの少なくとも1つとして実現されている。ある実施例においては、出力が上側レンジ内にある場合に、上側出力スイッチが上側出力ノードを出力ノードへスイッチさせ、且つ出力が下側レンジ内にある場合には、下側出力スイッチが下側出力ノードを出力ノードへスイッチさせる。ある実施例においては、NMOS及びPMOSトランジスタは、特定した電圧コンプライアンスのものであり、且つその場合に、上側及び下側出力スイッチはスイッチとして動作するMOSトランジスタから構成されており、且つ該MOSトランジスタは該特定した電圧コンプライアンスのものの少なくとも2倍の電圧コンプライアンスのものである。ある実施例においては、該特定した電圧コンプライアンスは約8Vである。
別の実施例においては、上側レンジ及び下側レンジにわたり動作するデジタル・アナログ変換器(DAC)回路が、AVDDとして指定される上側電圧ノード、HVDDとして指定される中間電圧ノード、接地として指定される下側電圧ノードを具備しており、且つ出力が上側レンジ内にある場合に上側レンジ出力ノードに対して出力を発生する少なくとも1個のトランジスタを具備している上側DACステージを有している。下側DACステージは少なくとも1個のトランジスタを具備しており、それは、出力が下側レンジ内にある場合に下側レンジ出力ノードに対して出力を発生する。該上側及び下側DACステージはボディバイアスを必要とするトランジスタを使用する。ボディバイアス制御回路が少なくとも1個の上側トランジスタのボディをHVDD−Vbeに等しい電圧源へ接続し、且つ少なくとも1個の下側トランジスタのボディをHVDD+Vbeに等しい電圧源へ接続させる。
ある実施例においては、第一スイッチがHVDDと上側レンジ出力ノードとの間に結合されており、且つ第二スイッチがHVDDと下側出力ノードとの間に結合されており、その場合に、これらのスイッチは、夫々少なくとも1個の上側及び少なくとも1個の下側トランジスタに対する内在的ボディダイオード順方向バイアス電圧のほぼターンオン電圧においてスイッチする。ある実施例においては、該第一及び第二スイッチ装置はMOSトランジスタスイッチ及びダイオードのうちの少なくとも1つとして実現される。ある実施例においては、出力が上側レンジ内にある場合に上側出力スイッチが上側出力ノードを出力ノードへスイッチさせ、且つ出力が下側レンジ内にある場合に下側出力スイッチが下側出力ノードを出力ノードへスイッチさせる。
上側レンジ及び下側レンジにわたり動作するデジタル・アナログ変換器(DAC)回路が、AVDDとして指定される上側電圧ノード、HVDDとして指定される中間電圧ノード、接地として指定される下側電圧ノードを具備している。上側DACステージが、そのソース及びボディをAVDDへ結合させており且つそのドレインをソースをHVDDへ結合させている上側NMOSトランジスタのドレインへ結合させている上側PMOSトランジスタを具備しており、その場合に該上側PMOSトランジスタと該上側NMOSトランジスタとの接続部が上側レンジ出力ノードを形成しており、且つ該上側PMOSトランジスタのボディが接地へ結合されている。下側DACステージは、そのソースをHVDDへ結合させており且つそのドレインをソースとボディとを接地へ結合させている下側NMOSトランジスタのドレインへ結合させている下側PMOSトランジスタを具備しており、その場合に、該下側PMOSトランジスタと該下側NMOSトランジスタとの接続部が下側レンジ出力ノードを形成しており、且つ該下側PMOSトランジスタのボディがAVDDへ結合されている。これらのトランジスタはAVDDに等しいか又はそれより大きな特定した電圧コンプライアンスのものである。
ある実施例においては、本デジタル・アナログ変換器回路は、出力が上側レンジ内にある場合に上側出力ノードを出力ノードへスイッチさせる上側出力スイッチ、及び出力が下側レンジ内にある場合に下側出力ノードを出力ノードへスイッチさせる下側出力スイッチを具備している。ある実施例においては、該上側及び下側出力スイッチは、特定した電圧コンプライアンスを具備しているトランジスタを具備している。
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ制限されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
LCDドライバ回路のブロック図。 図1のLCDドライバ回路において使用されるような上側及び下側DAC回路を示した概略図。 別のLCDドライバ回路のブロック図。 図3のLCDドライバ回路において使用されるような上側及び下側DAC回路を示した概略図。 種々の代表的な実施例において説明されるような別のLCDドライバ回路のブロック図。 種々の代表的な実施例において説明されるような図5のLCDドライバに関連して使用されるような例示的なDAC回路の概略図。 種々の代表的実施例において説明されるようなボディバイアス制御回路の1実施例の概略回路図。 種々の代表的な実施例において説明されるような上側及び下側スイッチを示した概略回路図。
符号の説明
24 パッド
30 OUTUDAC
32 OUTLDAC
50 上側DAC(UDAC)
52 下側DAC(LDAC)
58 上側スイッチ
60 下側スイッチ
72,74 NMOSトランジスタ
76,78 PMOSトランジスタ

Claims (26)

  1. 上側レンジ及び下側レンジにわたり動作するデジタル・アナログ変換器(DAC)回路において、
    AVDDと指定された上側電圧ノード、
    HVDDと指定された中間電圧ノード、
    接地と指定された下側電圧ノード、
    ソースとボディとをAVDDへ結合している上側PMOSトランジスタと、ソースをHVDDへ結合しており且つドレインを上側PMOSトランジスタのドレインへ結合している上側NMOSトランジスタと、を有している上側DACステージであって、上側PMOSトランジスタと上側NMOSトランジスタとの接続部が上側レンジ出力ノードを形成している上側DACステージ、
    ソースをHVDDへ結合している下側PMOSトランジスタと、ソースとボディとを接地へ接続しており且つドレインを下側PMOSトランジスタのドレインへ結合している下側NMOSトランジスタと、を有している下側DACステージであって、下側PMOSトランジスタと下側NMOSトランジスタとの接続部が下側レンジ出力ノードを形成している下側DACステージ、
    上側NMOSトランジスタのボディをHVDD−Vbeに等しい電圧源へ結合させており且つ下側PMOSトランジスタのボディをHVDD+Vbeに等しい電圧源へ接続しているボディバイアス制御回路、
    を有していることを特徴とするデジタル・アナログ変換器回路。
  2. 請求項1において、該ボディバイアス制御回路が、上側NMOSトランジスタ及び下側PMOSトランジスタの内在的ボディダイオードがターンオンすることを阻止することを特徴としているデジタル・アナログ変換器回路。
  3. 請求項1において、更に、アノードをHVDDへ結合しており且つカソードを上側レンジ出力ノードへ結合している第一ダイオード、及びカソードをHVDDへ結合しており且つアノードを下側出力ノードへ結合している第二ダイオードを有していることを特徴とするデジタル・アナログ変換器回路。
  4. 請求項1において、更に、HVDDと上側レンジ出力ノードとの間に結合されている第一スイッチ装置及びHVDDと下側出力ノードとの間に結合されている第二スイッチ装置を有しており、これらのスイッチ装置が、夫々、上側NMOSトランジスタ及び下側PMOSトランジスタに対する内在的ボディダイオード順方向バイアス電圧のほぼターンオン電圧においてスイッチすることを特徴とするデジタル・アナログ変換器回路。
  5. 請求項4において、第一及び第二スイッチ装置がMOSトランジスタスイッチとして実現されていることを特徴とするデジタル・アナログ変換器回路。
  6. 請求項1において、更に、出力が上側レンジ内にある場合に上側出力ノードを出力パッドへスイッチさせる上側出力スイッチ、及び出力が下側レンジ内にある場合に下側出力ノードを出力パッドへスイッチさせる下側出力スイッチを有していることを特徴とするデジタル・アナログ変換器回路。
  7. 請求項4において、上側及び下側NMOS及びPMOSトランジスタが特定した電圧コンプライアンスのものであり、且つ上側及び下側出力スイッチがスイッチとして動作するMOSトランジスタから構成されており、且つ該MOSトランジスタは該特定した電圧コンプライアンスの少なくとも2倍の電圧コンプライアンスのものであることを特徴とするデジタル・アナログ変換器回路。
  8. 請求項において、該特定した電圧コンプライアンスが約8Vであることを特徴とするデジタル・アナログ変換器回路。
  9. 上側レンジ及び下側レンジにわたり動作するデジタル・アナログ変換器(DAC)回路において、
    AVDDと指定した上側電圧ノード、
    HVDDと指定した中間電圧ノード、
    接地と指定した下側電圧ノード、
    ソース及びボディをAVDDへ結合している上側PMOSトランジスタと、ソースをHVDDへ結合しており且つドレインを上側PMOSトランジスタのドレインへ結合している上側NMOSトランジスタと、を有している上側DACステージであって、上側PMOSトランジスタと上側NMOSトランジスタの接続部が上側レンジ出力ノードを形成している上側DACステージ、
    ソースをHVDDへ結合している下側PMOSトランジスタと、ソースとボディとを接地へ接続しており且つドレインを下側PMOSトランジスタのドレインへ結合している下側NMOSトランジスタと、を有している下側DACステージであって、下側PMOSトランジスタと下側NMOSトランジスタとの接続部が下側レンジ出力ノードを形成している下側DACステージ、
    上側NMOSトランジスタのボディをHVDD−Vbeに等しい電圧源へ結合させており且つ下側PMOSトランジスタのボディをHVDD+Vbeに等しい電圧源へ接続しているボディバイアス制御回路であって、上側NMOSトランジスタ及び下側PMOSトランジスタの内在的ボディダイオードがターンオンすることを阻止するボディバイアス制御回路、
    HVDDと上側レンジ出力ノードとの間に結合されている第一スイッチ装置及びHVDDと下側レンジ出力ノードとの間に結合されている第二スイッチ装置であって、夫々上側NMOSトランジスタ及び下側PMOSトランジスタに対する内在的ボディダイオード順方向バイアス電圧のほぼターンオン電圧においてスイッチする第一及び第二スイッチ装置、
    出力が上側レンジ内にある場合に上側出力ノードを出力パッドへスイッチさせる上側出力スイッチ、
    出力が下側レンジ内にある場合に下側出力ノードを出力パッドへスイッチさせる下側出力スイッチ、
    を有していることを特徴とするデジタル・アナログ変換器回路。
  10. 請求項9において、第一及び第二スイッチ装置が一対のダイオード及び一対のMOSトランジスタスイッチのうちの少なくとも1つとして実現されていることを特徴とするデジタル・アナログ変換器回路。
  11. 請求項9において、上側及び下側NMOS及びPMOSトランジスタが特定した電圧コンプライアンスのものであり、且つ上側及び下側出力スイッチがスイッチとして動作するMOSトランジスタから構成されており、且つ該MOSトランジスタが該特定した電圧コンプライアンスのものの少なくとも2倍の電圧コンプライアンスのものであることを特徴とするデジタル・アナログ変換器回路。
  12. 上側レンジ及び下側レンジにわたり動作するデジタル・アナログ変換器(DAC)回路において、
    AVDDと指定されている上側電圧ノード、
    HVDDとして指定されている中間電圧ノード、
    接地として指定されている下側電圧ノード、
    出力が上側レンジ内にある場合に上側レンジ出力ノードに対して出力を発生する少なくとも1個のNMOSトランジスタを有している上側DACステージ、
    出力が下側レンジ内にある場合に下側レンジ出力ノードに対して出力を発生する少なくとも1個のPMOSトランジスタを有している下側DACステージ、
    上側NMOSトランジスタのボディをHVDD−Vbeに等しい電圧源へ結合させ且つ下側PMOSトランジスタのボディをHVDD+Vbeに等しい電圧源へ接続させるボディバイアス制御回路、
    を有していることを特徴とするデジタル・アナログ変換器回路。
  13. 請求項12において、
    上側DACステージが、ソースとボディとをAVDDへ結合している上側PMOSトランジスタと、ソースをHVDDへ結合しており且つドレインを上側PMOSトランジスタのドレインへ結合している上側NMOSトランジスタと、を有しており、上側PMOSトランジスタと上側NMOSトランジスタとの接続部が上側レンジ出力ノードを形成しており、
    下側DACステージが、ソースをHVDDへ結合している下側PMOSトランジスタと、ソースとボディとを接地へ接続しており且つドレインを下側PMOSトランジスタのドレインへ結合している下側NMOSトランジスタと、を有しており、下側PMOSトランジスタと下側NMOSトランジスタとの接続部が下側レンジ出力ノードを形成している、
    ことを特徴とするデジタル・アナログ変換器回路。
  14. 請求項12において、ボディバイアス制御回路が、上側NMOSトランジスタ及び下側PMOSトランジスタの内在的ボディダイオードがターンオンすることを阻止することを特徴とするデジタル・アナログ変換器回路。
  15. 請求項12において、更に、HVDDと上側レンジ出力ノードとの間に結合されている第一スイッチ装置及びHVDDと下側出力ノードとの間に結合されている第二スイッチ装置を有しており、これらのスイッチ装置が、夫々、上側NMOSトランジスタ及び下側PMOSトランジスタに対する内在的ボディダイオード順方向バイアス電圧のほぼターンオン電圧においてスイッチすることを特徴とするデジタル・アナログ変換器回路。
  16. 請求項15において、該第一及び第二スイッチ装置がMOSトランジスタ及びダイオードのうちの少なくとも1つとして実現されていることを特徴とするデジタル・アナログ変換器回路。
  17. 請求項12において、更に、出力が上側レンジ内にある場合に上側出力ノードを出力パッドへスイッチさせる上側出力スイッチ、及び出力が下側レンジ内にある場合に下側出力ノードを出力パッドへスイッチさせる下側出力スイッチを有していることを特徴とするデジタル・アナログ変換器回路。
  18. 請求項17において、該NMOS及びPMOSトランジスタが特定した電圧コンプライアンスのものであり、且つ該上側及び下側出力スイッチがスイッチとして動作するMOSトランジスタから構成されており、且つ該MOSトランジスタが該特定した電圧コンプライアンスの少なくとも2倍の電圧コンプライアンスのものであることを特徴とするデジタル・アナログ変換器回路。
  19. 請求項18において、該特定した電圧コンプライアンスが約8Vであることを特徴とするデジタル・アナログ変換器回路。
  20. 上側レンジ及び下側レンジにわたり動作するデジタル・アナログ変換器(DAC)回路において、
    AVDDとして指定された上側電圧ノード、
    HVDDとして指定された中間電圧ノード、
    接地として指定された下側電圧ノード、
    出力が上側レンジ内にある場合に上側レンジ出力ノードに対して出力を発生する少なくとも1個のトランジスタを有する上側DACステージ、
    出力が下側レンジ内にある場合に下側レンジ出力ノードに対して出力を発生する少なくとも1個のトランジスタを有している下側DACステージ、
    少なくとも1個の上側トランジスタのボディをHVDD−Vbeに等しい電圧源へ接続し且つ少なくとも1個の下側トランジスタのボディをHVDD+Vbeに等しい電圧源へ接続するボディバイアス制御回路、
    を有しており、該上側及び下側DACステージがボディバイアスを有するトランジスタを使用していることを特徴とするデジタル・アナログ変換器回路。
  21. 請求項20において、更に、HVDDと上側レンジ出力ノードとの間に結合されている第一スイッチ装置及びHVDDと下側出力ノードとの間に結合されている第二スイッチ装置を有しており、これらのスイッチ装置は、夫々、上側NMOSトランジスタ及び下側PMOSトランジスタに対する内在的ボディダイオード順方向バイアス電圧のほぼターンオン電圧においてスイッチすることを特徴とするデジタル・アナログ変換器回路。
  22. 請求項21において、該第一及び第二スイッチ装置がMOSトランジスタ及びダイオードのうちの少なくとも1つとして実現されていることを特徴とするデジタル・アナログ変換器回路。
  23. 請求項20において、更に、出力が上側レンジ内にある場合に上側出力ノードを出力パッドへスイッチさせる上側出力スイッチ、及び出力が下側レンジ内にある場合に下側出力ノードを出力パッドへスイッチさせる下側出力スイッチを有していることを特徴とするデジタル・アナログ変換器回路。
  24. 上側レンジ及び下側レンジにわたり動作するデジタル・アナログ変換器(DAC)回路において、
    AVDDとして指定された上側電圧ノード、
    HVDDとして指定された中間電圧ノード、
    接地として指定された下側電圧ノード、
    ソースとボディとをAVDDへ結合している上側PMOSトランジスタと、ソースをHVDDへ結合しており且つドレインを上側PMOSトランジスタのドレインへ結合している上側NMOSトランジスタと、を有している上側DACステージであって、上側PMOSトランジスタと上側NMOSトランジスタとの接続部が上側レンジ出力ノードを形成しており且つ上側MOSトランジスタのボディが接地へ結合されている上側DACステージ、
    ソースをHVDDへ結合している下側PMOSトランジスタと、ソースとボディとを接地へ接続しており且つドレインを下側PMOSトランジスタのドレインへ結合している下側NMOSトランジスタと、を有している下側DACステージであって、下側PMOSトランジスタと下側NMOSトランジスタとの接続部が下側レンジ出力ノードを形成しており且つ下側PMOSトランジスタのボディがAVDDへ結合している下側DACステージ、
    を有しており、該トランジスタがAVDDに等しいか又はそれ以上の特定した電圧コンプライアンスのものであることを特徴とするデジタル・アナログ変換器回路。
  25. 請求項24において、更に、出力が上側レンジ内にある場合に上側出力ノードを出力パッドへスイッチさせる上側出力スイッチ、及び出力が下側レンジ内にある場合に下側出力ノードを出力パッドへスイッチさせる下側出力スイッチを有していることを特徴とするデジタル・アナログ変換器回路。
  26. 請求項25において、該上側及び下側出力スイッチが特定した電圧コンプライアンスを有しているトランジスタから構成されていることを特徴とするデジタル・アナログ変換器回路。
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JP2012199645A (ja) * 2011-03-18 2012-10-18 Renesas Electronics Corp D/aコンバータ
US8907830B2 (en) * 2013-03-14 2014-12-09 Intel Mobile Communications GmbH Digital-to-analog converter comprising slow converter section and fast converter section
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07105719B2 (ja) * 1990-09-28 1995-11-13 ヤマハ株式会社 ディジタル・アナログ変換回路
JP2809949B2 (ja) * 1992-12-04 1998-10-15 日本モトローラ株式会社 相補形インバータ出力段を有するmos形集積回路装置
US6346900B1 (en) * 1999-12-10 2002-02-12 Winbond Electronics Corporation Driving circuit
US6891866B2 (en) * 2003-01-10 2005-05-10 Agilent Technologies, Inc. Calibration of laser systems
JP3647441B2 (ja) * 2003-04-22 2005-05-11 沖電気工業株式会社 電流セル型デジタル/アナログ変換器
JP4721763B2 (ja) * 2005-04-26 2011-07-13 ルネサスエレクトロニクス株式会社 D/a変換回路、ディスプレイドライバ、及び表示装置

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