WO2011148446A1 - レベルシフタおよびそれを備えた半導体集積回路 - Google Patents

レベルシフタおよびそれを備えた半導体集積回路 Download PDF

Info

Publication number
WO2011148446A1
WO2011148446A1 PCT/JP2010/007111 JP2010007111W WO2011148446A1 WO 2011148446 A1 WO2011148446 A1 WO 2011148446A1 JP 2010007111 W JP2010007111 W JP 2010007111W WO 2011148446 A1 WO2011148446 A1 WO 2011148446A1
Authority
WO
WIPO (PCT)
Prior art keywords
circuit
level shifter
high voltage
pulse signal
voltage
Prior art date
Application number
PCT/JP2010/007111
Other languages
English (en)
French (fr)
Inventor
松下剛
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Priority to CN201080066523.6A priority Critical patent/CN102859877B/zh
Priority to JP2012517002A priority patent/JPWO2011148446A1/ja
Publication of WO2011148446A1 publication Critical patent/WO2011148446A1/ja
Priority to US13/685,052 priority patent/US8653879B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/02—Shaping pulses by amplifying
    • H03K5/023—Shaping pulses by amplifying using field effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/35613—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H03K19/018528—Interface arrangements of complementary type, e.g. CMOS with at least one differential stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/02—Shaping pulses by amplifying

Definitions

  • the present invention relates to a level shifter mounted on a semiconductor integrated circuit having different power supply voltages, and more particularly to a level shifter suitable for a semiconductor integrated circuit having transistors having different breakdown voltages and threshold voltages and manufactured by a fine process.
  • the power supply voltage (I / O voltage) of an interface portion including many analog circuits is about 2.5 V or 3.3 V
  • the power supply voltage (core voltage) of a digital circuit is 1.1 V.
  • the voltage reduction is progressing to the extent. That is, recent semiconductor integrated circuits generally have different power supply voltages. Therefore, a level shifter is required for converting a low voltage amplitude signal output from a core operating at a low voltage into a high voltage amplitude and transmitting it to a circuit operating at a high voltage.
  • a low voltage amplitude input pulse signal is logically inverted in an inverter circuit operating at a low voltage, and two voltage level shifters operating in opposite directions are complemented by a low voltage amplitude consisting of the input signal and output signal of the inverter circuit.
  • the DC component of the low-voltage amplitude input pulse signal is cut, and the input and output are short-circuited.
  • the signal biased by the inverter circuit is input to the gates of the Pch transistor and the Nch transistor constituting the inverter circuit that operates at a high voltage (for example, see Patent Document 2).
  • JP 2004-40262 A Japanese Patent Laid-Open No. 2003-110419
  • a circuit including a transistor having a low withstand voltage and a low threshold voltage (about 0.3 to 0.4 V) among transistors operating at a low voltage has a channel direction, that is, from the viewpoint of preventing transistor characteristic deterioration.
  • the arrangement of the drain, gate, and source must be aligned in the same direction.
  • an inverter circuit that logically inverts an input pulse signal having a low voltage amplitude is composed of a low withstand voltage / low threshold voltage transistor similar to a transistor used in a digital circuit. receive. Therefore, when the circuit pattern of the level shifter is rectangular, even if there is an empty area in the semiconductor integrated circuit that can be arranged by rotating the circuit pattern by 90 °, such a rotational arrangement cannot be performed. Free space cannot be used effectively.
  • the level shifter does not operate correctly even if the inverter circuit is configured with a high threshold voltage transistor that is not subject to placement restrictions instead of the low threshold voltage transistor. Therefore, in order to make effective use of the empty area of the semiconductor integrated circuit, it is necessary to prepare another circuit pattern configured by rotating the channel direction of the low threshold voltage transistor by 90 ° for the level shifter. This will increase the design man-hours.
  • the low threshold voltage transistor has a problem that the leakage current is relatively large and a characteristic that deteriorates over time due to kickback from a high voltage power supply.
  • the characteristic deterioration of the low voltage circuit directly affects the high speed operability of the level shifter.
  • the level shifter disclosed in Patent Document 2 is configured without using a low threshold voltage transistor, and therefore, problems such as an arrangement limitation problem, a leakage current, and aged deterioration of characteristics hardly occur.
  • problems such as an arrangement limitation problem, a leakage current, and aged deterioration of characteristics hardly occur.
  • the circuit scale increases because a capacitive element for cutting the DC component of the input pulse signal having a low voltage amplitude is required.
  • the bias voltage is generated by short-circuiting the input / output of the inverter circuit that operates at a high voltage, there is a problem that the through current always flows through the inverter circuit and the consumption current increases.
  • an object of the present invention is to provide a level shifter that can be freely arranged in a fine process, has a small circuit scale and power consumption, and is less likely to deteriorate over time.
  • a level shifter that converts a low voltage amplitude input pulse signal into a high voltage amplitude includes a low voltage circuit that generates a low voltage amplitude complementary pulse signal from the input pulse signal, and a high voltage amplitude pulse signal based on the complementary pulse signal.
  • a high voltage circuit for generating the low voltage circuit is composed of a high threshold voltage transistor, and is connected between a plurality of cascaded inverter circuits and at least one input / output of the plurality of inverter circuits, and operates as a resistor when conducting. And a resistive switch circuit.
  • the resistive switch circuit when the resistive switch circuit is turned on, at least one inverter circuit in the low voltage circuit operates as an amplifier circuit, and an input pulse signal having a low voltage amplitude is converted to a threshold value of the inverter circuit configured by a high threshold voltage transistor. It can be amplified to the extent that the voltage is reached. Therefore, even if the inverter circuit in the low voltage circuit is composed of a high threshold voltage transistor, the level shifter can convert the input pulse signal having a low voltage amplitude into a high voltage amplitude.
  • the low voltage circuit may have a plurality of resistive switch circuits.
  • the plurality of resistive switch circuits may be controllable independently of each other.
  • the level shifter is configured without using the low threshold voltage transistor, it is possible to avoid the arrangement restriction in the fine process.
  • the capacitive element for cutting the DC component of the input pulse signal is not used, the circuit scale of the level shifter can be reduced.
  • the high threshold voltage transistor is used, the leakage current is reduced, and the deterioration over time due to the kickback from the high voltage power source is also reduced.
  • FIG. 1 is a circuit configuration diagram of the level shifter according to the first embodiment.
  • FIG. 2 is a circuit configuration diagram of an inverter circuit in the low voltage circuit.
  • FIG. 3 is a diagram illustrating a modification of the low voltage circuit.
  • FIG. 4 is a circuit configuration diagram of the level shifter according to the second embodiment.
  • FIG. 5 is a diagram illustrating an arrangement example of the level shifter on the semiconductor integrated circuit.
  • FIG. 1 shows a circuit configuration of a level shifter according to the first embodiment.
  • the level shifter according to the present embodiment includes a low voltage circuit 10 that generates a low voltage amplitude complementary pulse signal OUT_L from a low voltage amplitude input pulse signal IN_L, and a high voltage pulse signal OUT_H that generates a high voltage amplitude pulse signal OUT_H based on the signal OUT_L.
  • Voltage circuit 20 is a low voltage circuit 10 that generates a low voltage amplitude complementary pulse signal OUT_L from a low voltage amplitude input pulse signal IN_L, and a high voltage pulse signal OUT_H that generates a high voltage amplitude pulse signal OUT_H based on the signal OUT_L.
  • the inverter circuit 11 includes a Pch transistor 111 and an Nch transistor 112 connected in series between a low voltage power supply VDDL and a low voltage ground VSSL. Note that these transistors are high threshold voltage transistors that are not subject to arrangement restrictions.
  • a resistive switch circuit 12 is connected between the input and output of the inverter circuit 11 in the previous stage.
  • the resistive switch circuit 12 is switching-controlled by the control signal CTL and operates as a resistor when it is turned on.
  • the resistive switch circuit 12 can be composed of a switch element 121 and a resistance element 122 connected in series as shown, and can also be composed of a Pch or Nch transistor having a channel resistance at the time of turn-on, a transfer gate, or the like.
  • the transistors constituting the resistive switch circuit 12 are also high threshold voltage transistors that are not subject to arrangement restrictions.
  • the high voltage ground VSSH is connected to the sources of the Nch transistors 21 and 22, and the signal OUT_L is connected to the gate.
  • the sources of the Pch transistors 23 and 24 are connected to the high voltage power supply VDDH.
  • the drains of the Nch transistors 21 and 22 and the drains of the Pch transistors 23 and 24 are connected to each other, and the drains of the Nch transistors 22 and 21 and the gates of the Pch transistors 23 and 24 are connected to each other.
  • a signal OUT_H is obtained by logically inverting the voltage at the connection point between the Pch transistor 24 and the Nch transistor 22.
  • the operation of the level shifter configured as described above will be described.
  • the signal IN_L is at L level
  • the input and output of the subsequent inverter circuit 11 are at H level and L level, respectively, and the Nch transistor 21 is turned on.
  • the Pch transistor 24 having the high voltage ground VSSH applied to the gate is turned on, and the voltage at the connection point between the Pch transistor 24 and the Nch transistor 22 becomes the high voltage power supply VDDH, that is, the H level.
  • the signal OUT_H is fixed at the L level that is the logical inversion of the connection point between the Pch transistor 24 and the Nch transistor 22.
  • the signal IN_L has the same voltage amplitude as that of the low voltage power supply, that is, the H level
  • each inverter circuit and each transistor operate in the reverse manner, and the signal OUT_H is determined to be the H level.
  • the resistive switch circuit 12 is turned on when the signal IN_L transits. Since the resistive switch circuit 12 behaves as a resistor when conducting, the circuit portion including the inverter circuit 11 and the resistive switch circuit 12 in the previous stage operates as an amplifier circuit. As a result, the signal IN_L is amplified to the extent that it reaches the threshold voltage of the subsequent inverter circuit 11 and is input to the subsequent inverter circuit 11. Therefore, even if the inverter circuit 11 is composed of a high threshold voltage transistor, the level shifter can convert the input pulse signal IN_L having a low voltage amplitude into a high voltage amplitude.
  • the resistive switch circuit 12 When the resistive switch circuit 12 is turned on, a current flows from the low voltage power supply or the ground to the input side circuit (not shown) of the signal IN_L via the resistive switch circuit 12, but the resistance of the resistive switch circuit 12 By ensuring a sufficiently large value, the current can be made small enough to be ignored.
  • the number of inverter circuits 11 constituting the low voltage circuit 10 is not limited to two.
  • the number of resistive switch circuits 12 is not limited to one.
  • the low voltage circuit 10 can be configured as shown in FIG. In other words, any configuration may be used as long as a number of inverter circuits 11 are connected in cascade and the complementary pulse signal OUT_L is output from the input pulse signal IN_L.
  • the resistive switch circuit 12 only needs to be connected between the input and output of at least one inverter circuit 11. When there are a plurality of resistive switch circuits 12, they may be controlled in the same way by a common control signal CTL, or may be controlled independently of each other.
  • Whether or not the resistive switch circuit 12 is to be conducted and how many are to be conducted may be determined according to the frequency of the signal IN_L and the input impedance of the high voltage circuit 20. That is, when the frequency of the signal IN_L is high or the input impedance of the high voltage circuit 20 is large, many resistive switch circuits 12 are turned on to increase the amplification capability. On the other hand, when the frequency of the signal IN_L is low or the input impedance of the high voltage circuit 20 is small, the number of the resistive switch circuits 12 to be conducted is reduced, and in some cases, all the resistive switch circuits 12 are made non-conductive. May be.
  • FIG. 4 shows a circuit configuration of the level shifter according to the second embodiment.
  • the level shifter according to the present embodiment includes a high voltage circuit 20A having a configuration different from that of the first embodiment.
  • a high voltage circuit 20A having a configuration different from that of the first embodiment.
  • the signal OUT_L is connected to the gates of the Nch transistors 21 and 22, and the resistive element 25 is connected between the drains.
  • the resistive element 25 can be composed of a Pch transistor with a high voltage ground VSSH applied to the gate, an Nch transistor with a high voltage power supply VDDH applied to the gate, or a resistive element.
  • a switch circuit 26 is connected to the drains of the Nch transistors 21 and 22. The switch circuit 26 precharges the drains of the Nch transistors 21 and 22 with the high voltage power supply VDDH.
  • the switch circuit 26 can be composed of two Pch transistors connected between the drains of the Nch transistors 21 and 22 and the high voltage power supply VDDH.
  • a switch circuit 27 is connected to the sources of the Nch transistors 21 and 22. Switch circuit 27 blocks the through current so that current does not flow to the ground when Nch transistors 21 and 22 are precharged.
  • the switch circuit 27 can be composed of two Nch transistors connected between the sources of the Nch transistors 21 and 22 and the high voltage ground VSSH.
  • the RS latch circuit 28 receives the drain voltages of the Nch transistors 21 and 22 and holds the output state when both drain voltages are at the H level, and the output changes when one of the drain voltages transitions to the L level.
  • a signal OUT_H is obtained by logically inverting the output of the RS latch circuit 28.
  • the non-inverted output and the inverted output of the RS latch circuit 28 become control signals for the switch circuits 26 and 27. That is, according to the output of the RS latch circuit 28, the switch circuits 26 and 27 connect either drain of the Nch transistors 21 and 22 to the high voltage power supply and disconnect the source from the high voltage ground. It operates to connect the source to the high voltage ground and disconnect the drain from the high voltage power supply.
  • the operation of the high voltage circuit 20A is as follows.
  • one of the Nch transistors 21 and 22 is turned on in response to the transition of the signal IN_L, and the drain voltage of the Nch transistor is temporarily set to the high voltage ground VSSH, that is, the L level. Become. Therefore, the output of the RS latch circuit 28 changes and the signal OUT_H transitions. Since the drains of the Nch transistors 21 and 22 are short-circuited via the resistive element 25, the drain voltage of the turned-on Nch transistor returns to the H level again, and the RS latch circuit 28 maintains the output state. Even if the signal OUT_L becomes high impedance in this state, the output state of the RS latch circuit 28 does not change. Therefore, the signal OUT_H can be held even when the low voltage circuit 10 stops operating.
  • FIG. 5 shows an example of arrangement of level shifters on a semiconductor integrated circuit.
  • the level shifter 2 is according to any one of the first and second embodiments, and its circuit pattern is assumed to be rectangular.
  • the semiconductor integrated circuit 1 is manufactured by a fine process, and it is assumed that there are empty areas 3 in some places. Since the level shifter 2 is not subject to the arrangement restriction, it can be appropriately rotated according to the empty area 3. Therefore, the chip area can be used effectively.
  • the level shifter according to the present invention is useful as a circuit element that propagates a signal between a plurality of circuits operating at different power supply voltages in a semiconductor integrated circuit that is manufactured by a fine process and requires a small area and low power consumption.
  • Switch element 122 Resistance element 20 High voltage circuit 20A High voltage circuit 21 Nch transistor (1st Nch transistor) 22 Nch transistor (second Nch transistor) 23 Pch transistor (first Pch transistor) 24 Pch transistor (second Pch transistor) 25 resistive element 26 switch circuit (first switch circuit) 27 Switch circuit (second switch circuit) 28 RS latch circuit

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

　低電圧振幅の入力パルス信号を高電圧振幅に変換するレベルシフタは、入力パルス信号から低電圧振幅の相補パルス信号を生成する低電圧回路（１０）と、相補パルス信号に基づいて高電圧振幅のパルス信号を生成する高電圧回路（２０）とを備えている。低電圧回路（１０）は、高閾値電圧トランジスタで構成され、縦続接続された複数のインバータ回路（１１）と、複数のインバータ回路（１１）の少なくとも一つの入出力間に接続され、導通時に抵抗として動作する少なくとも一つの抵抗性スイッチ回路（１２）とを有する。

Description

レベルシフタおよびそれを備えた半導体集積回路
　本発明は、異なる電源電圧を有する半導体集積回路に実装されるレベルシフタに関し、特に、異なる耐圧および閾値電圧のトランジスタを有し、微細プロセスで製造される半導体集積回路に好適なレベルシフタに関する。
　近年、一つの半導体集積回路にアナログ回路とデジタル回路が混載されるようになり、また、半導体集積回路は多機能化しつつある。半導体集積回路において、アナログ回路を多く含むインタフェース部分の電源電圧（Ｉ／Ｏ電圧）は２．５Ｖあるいは３．３Ｖ程度であるのに対して、デジタル回路の電源電圧（コア電圧）は１．１Ｖ程度にまで低電圧化が進んでいる。すなわち、近年の半導体集積回路は異なる電源電圧を有するのが一般的である。そこで、低電圧動作するコアから出力される低電圧振幅の信号を高電圧振幅に変換して高電圧動作する回路に伝達するためのレベルシフタが必要となる。
　従来のレベルシフタとして、低電圧動作するインバータ回路で低電圧振幅の入力パルス信号を論理反転し、互いに逆の動作をする二つのレベルシフタで当該インバータ回路の入力信号および出力信号からなる低電圧振幅の相補パルス信号をそれぞれレベルシフトすることで、高速動作および低消費電力動作を達成しているものがある（例えば、特許文献１参照）。また、低電圧振幅の入力パルス信号を論理反転するための低電圧動作するインバータ回路を設けずに、低電圧振幅の入力パルス信号の直流成分をカットし、さらに入出力が短絡された高電圧動作するインバータ回路によってバイアスした信号を、高電圧動作するインバータ回路を構成するＰｃｈトランジスタおよびＮｃｈトランジスタの各ゲートに入力しているものがある（例えば、特許文献２参照）。
特開２００４－４０２６２号公報 特開２００３－１１０４１９号公報
　４５ｎｍプロセス世代以降の微細プロセスでは、低電圧動作するトランジスタの中でも低耐圧・低閾値電圧（０．３～０．４Ｖ程度）のトランジスタを含む回路は、トランジスタ特性劣化防止の観点からチャネル方向、すなわち、ドレイン、ゲート、ソースの並びを同一方向に揃えなければならないという配置制約を受ける。例えば特許文献１のレベルシフタにおいて低電圧振幅の入力パルス信号を論理反転するインバータ回路はデジタル回路で使用されるトランジスタと同様に低耐圧・低閾値電圧トランジスタで構成されるため、微細プロセスでは配置制約を受ける。したがって、当該レベルシフタの回路パターンが長方形状の場合、当該回路パターンを９０°回転して配置可能な空き領域が半導体集積回路にあったとしても、そのような回転配置ができずに半導体集積回路の空き領域を有効利用することができなくなる。
　一方、低閾値電圧トランジスタに代えて配置制約を受けない高閾値電圧トランジスタで当該インバータ回路を構成しても当該レベルシフタは正しく動作しない。そこで、半導体集積回路の空き領域を有効利用できるようにするには、当該レベルシフタについて低閾値電圧トランジスタのチャネル方向を９０°回転して構成した別の回路パターンを用意する必要があるが、これは設計工数増大の要因となる。
　また、低閾値電圧トランジスタには、リーク電流が比較的大きいといった問題や、高電圧電源からのキックバックなどによって特性が経年劣化するという問題もある。特に、当該レベルシフタは高電圧回路の構成を工夫することで高速化、低消費電力化を実現しているため、低電圧回路の特性劣化はレベルシフタの高速動作性に直接影響する。
　この点、例えば特許文献２のレベルシフタは低閾値電圧トランジスタを用いずに構成されているため、配置制約の問題、リーク電流や特性の経年劣化などの問題は生じにくい。しかし、低電圧振幅の入力パルス信号の直流成分をカットするための容量素子を必要とするため、回路規模が増大するという問題がある。また、高電圧動作するインバータ回路の入出力を短絡してバイアス電圧を生成しているため、当該インバータ回路に常時貫通電流が流れて消費電流が増大するという問題もある。
　上記問題に鑑み、本発明は、微細プロセスにおいて自由に配置することができ、回路規模および消費電力が小さく、経年劣化しにくいレベルシフタを提供することを課題とする。
　例えば、低電圧振幅の入力パルス信号を高電圧振幅に変換するレベルシフタは、入力パルス信号から低電圧振幅の相補パルス信号を生成する低電圧回路と、相補パルス信号に基づいて高電圧振幅のパルス信号を生成する高電圧回路とを備えている。ここで、低電圧回路は、高閾値電圧トランジスタで構成され、縦続接続された複数のインバータ回路と、複数のインバータ回路の少なくとも一つの入出力間に接続され、導通時に抵抗として動作する少なくとも一つの抵抗性スイッチ回路とを有する。
　これによると、抵抗性スイッチ回路が導通することで低電圧回路における少なくとも一つのインバータ回路が増幅回路として動作し、低電圧振幅の入力パルス信号を、高閾値電圧トランジスタで構成されたインバータ回路の閾値電圧に達する程度にまで増幅することができる。したがって、低電圧回路におけるインバータ回路が高閾値電圧トランジスタで構成されていても当該レベルシフタは低電圧振幅の入力パルス信号を高電圧振幅に変換することができる。
　低電圧回路は、抵抗性スイッチ回路を複数個有していてもよい。この場合、複数の抵抗性スイッチ回路は、互いに独立に制御可能であってもよい。
　本発明によると、低閾値電圧トランジスタを用いずにレベルシフタが構成されるため、微細プロセスにおける配置制約を受けなくすることができる。また、入力パルス信号の直流成分をカットするための容量素子も用いないため、レベルシフタの回路規模を小さくすることができる。さらに、高閾値電圧トランジスタを用いるため、リーク電流が低減し、また、高電圧電源からのキックバックなとによる特性の経年劣化も減少する。
図１は、第１の実施形態に係るレベルシフタの回路構成図である。 図２は、低電圧回路におけるインバータ回路の回路構成図である。 図３は、低電圧回路の変形例を示す図である。 図４は、第２の実施形態に係るレベルシフタの回路構成図である。 図５は、半導体集積回路へのレベルシフタの配置例を示す図である。
　（第１の実施形態）
　図１は、第１の実施形態に係るレベルシフタの回路構成を示す。本実施形態に係るレベルシフタは、低電圧振幅の入力パルス信号ＩＮ＿Ｌから低電圧振幅の相補パルス信号ＯＵＴ＿Ｌを生成する低電圧回路１０と、信号ＯＵＴ＿Ｌに基づいて高電圧振幅のパルス信号ＯＵＴ＿Ｈを生成する高電圧回路２０とからなる。
　低電圧回路１０において、２個のインバータ回路１１が縦続接続されている。前段のインバータ回路１１には信号ＩＮ＿Ｌが入力される。後段のインバータ回路１１の入出力が信号ＯＵＴ＿Ｌとなる。図２に示すように、インバータ回路１１は、低電圧電源ＶＤＤＬと低電圧グランドＶＳＳＬとの間に直列接続されたＰｃｈトランジスタ１１１およびＮｃｈトランジスタ１１２から構成される。なお、これらトランジスタは配置制約を受けない高閾値電圧トランジスタである。
　図１に戻り、前段のインバータ回路１１の入出力間には抵抗性スイッチ回路１２が接続されている。抵抗性スイッチ回路１２は、制御信号ＣＴＬによってスイッチング制御され、導通すると抵抗として動作する。抵抗性スイッチ回路１２は、図示したように直列接続されたスイッチ素子１２１および抵抗素子１２２で構成できるほか、ターンオン時にチャネル抵抗を有するＰｃｈまたはＮｃｈトランジスタやトランスファーゲートなどで構成することもできる。なお、抵抗性スイッチ回路１２を構成するトランジスタもまた配置制約を受けない高閾値電圧トランジスタである。
　高電圧回路２０において、Ｎｃｈトランジスタ２１，２２のソースには高電圧グランドＶＳＳＨが接続され、ゲートには信号ＯＵＴ＿Ｌが接続されている。Ｐｃｈトランジスタ２３，２４のソースは高電圧電源ＶＤＤＨに接続されている。Ｎｃｈトランジスタ２１，２２のドレインとＰｃｈトランジスタ２３，２４のドレインとは互いに接続され、さらに、Ｎｃｈトランジスタ２２，２１のドレインとＰｃｈトランジスタ２３，２４のゲートとは互いに接続されている。Ｐｃｈトランジスタ２４とＮｃｈトランジスタ２２との接続点の電圧を論理反転したものが信号ＯＵＴ＿Ｈとなる。
　以下、上記の通り構成されたレベルシフタの動作について説明する。信号ＩＮ＿ＬがＬレベルのとき、後段のインバータ回路１１の入力および出力はそれぞれＨレベルおよびＬレベルとなり、Ｎｃｈトランジスタ２１がターンオンする。これにより、ゲートに高電圧グランドＶＳＳＨが印加されたＰｃｈトランジスタ２４がターンオンし、Ｐｃｈトランジスタ２４とＮｃｈトランジスタ２２との接続点の電圧は高電圧電源ＶＤＤＨ、すなわちＨレベルとなる。この結果、信号ＯＵＴ＿ＨはＰｃｈトランジスタ２４とＮｃｈトランジスタ２２との接続点の論理反転であるＬレベルに確定する。一方、信号ＩＮ＿Ｌが低電圧電源と同じ電圧振幅、すなわちＨレベルのとき、各インバータ回路および各トランジスタは上記とは逆の動作をし、信号ＯＵＴ＿ＨはＨレベルに確定する。
　ここで、信号ＩＮ＿Ｌが遷移するとき、抵抗性スイッチ回路１２を導通させるものとする。抵抗性スイッチ回路１２は導通すると抵抗として振る舞うため、前段のインバータ回路１１および抵抗性スイッチ回路１２からなる回路部分が増幅回路として動作する。これにより、信号ＩＮ＿Ｌが後段のインバータ回路１１の閾値電圧に達する程度にまで増幅されて後段のインバータ回路１１に入力される。したがって、インバータ回路１１が高閾値電圧トランジスタで構成されていても、当該レベルシフタは低電圧振幅の入力パルス信号ＩＮ＿Ｌを高電圧振幅に変換することができる。
　なお、抵抗性スイッチ回路１２が導通したとき、前段のインバータ回路１１に貫通電流が流れるが、当該インバータ回路は低電圧で駆動され、また、高閾値電圧トランジスタで構成されていることから、その消費電力は低耐圧・低閾値電圧トランジスタでインバータ回路を構成した場合よりも小さい。高閾値電圧トランジスタを用いることによりリーク電流が低減し、また、高電圧電源からのキックバックなどによる特性の経年劣化も減少する。また、抵抗性スイッチ回路１２が導通したとき、抵抗性スイッチ回路１２を介して信号ＩＮ＿Ｌの入力側回路（図示せず）に低電圧電源またはグランドから電流が流れ込むが、抵抗性スイッチ回路１２の抵抗値を十分大きく確保することで当該電流は無視できるほど小さくすることができる。
　低電圧回路１０を構成するインバータ回路１１の個数は２個に限られない。また、抵抗性スイッチ回路１２の個数も１個に限られない。例えば、低電圧回路１０は図３に示したように構成することができる。すなわち、多数のインバータ回路１１を縦続接続して入力パルス信号ＩＮ＿Ｌから相補パルス信号ＯＵＴ＿Ｌが出力される構成であればよい。また、抵抗性スイッチ回路１２は少なくとも一つのインバータ回路１１の入出力間に接続されていればよい。抵抗性スイッチ回路１２が複数個存在する場合、それらを共通の制御信号ＣＴＬで同じように制御してもよいし、互いに独立に制御してもよい。
　抵抗性スイッチ回路１２を導通させるか否か、さらに、いくつ導通させるかは、信号ＩＮ＿Ｌの周波数や高電圧回路２０の入力インピーダンスに応じて決定すればよい。すなわち、信号ＩＮ＿Ｌの周波数が高い、または高電圧回路２０の入力インピーダンスが大きい場合には、より増幅能力を増すために多くの抵抗性スイッチ回路１２を導通させる。一方、信号ＩＮ＿Ｌの周波数が低い、または高電圧回路２０の入力インピーダンスが小さい場合には、導通させる抵抗性スイッチ回路１２の個数は少なくする、場合によってはすべての抵抗性スイッチ回路１２を非導通にしてもよい。
　（第２の実施形態）
　第１の実施形態に係るレベルシフタでは、省電力などの目的で低電圧回路１０の動作を停止させた場合、信号ＯＵＴ＿Ｌがハイインピーダンスとなり、信号ＯＵＴ＿Ｈが不定値となってしまう。そこで、低電圧回路１０の動作が停止しても信号ＯＵＴ＿Ｈを保持できるような高電圧回路を実現する。
　図４は、第２の実施形態に係るレベルシフタの回路構成を示す。本実施形態に係るレベルシフタは、第１の実施形態とは異なる構成の高電圧回路２０Ａを備えている。以下、第１の実施形態との相違点について説明する。
　高電圧回路２０Ａにおいて、Ｎｃｈトランジスタ２１，２２のゲートには信号ＯＵＴ＿Ｌが接続され、ドレイン間には抵抗性素子２５が接続されている。抵抗性素子２５は、ゲートに高電圧グランドＶＳＳＨを印加したＰｃｈトランジスタで構成できるほか、ゲートに高電圧電源ＶＤＤＨを印加したＮｃｈトランジスタや、抵抗素子などで構成することができる。Ｎｃｈトランジスタ２１，２２のドレインにはスイッチ回路２６が接続されている。スイッチ回路２６は、Ｎｃｈトランジスタ２１，２２の各ドレインを高電圧電源ＶＤＤＨでプリチャージする。スイッチ回路２６は、Ｎｃｈトランジスタ２１，２２の各ドレインと高電圧電源ＶＤＤＨとの間に接続された２個のＰｃｈトランジスタで構成可能である。Ｎｃｈトランジスタ２１，２２のソースにはスイッチ回路２７が接続されている。スイッチ回路２７は、Ｎｃｈトランジスタ２１，２２のプリチャージ時に電流がグランドへ流れないように貫通電流を遮断する。スイッチ回路２７は、Ｎｃｈトランジスタ２１，２２の各ソースと高電圧グランドＶＳＳＨとの間に接続された２個のＮｃｈトランジスタで構成可能である。
　ＲＳラッチ回路２８は、Ｎｃｈトランジスタ２１，２２の各ドレイン電圧を入力とし、両ドレイン電圧がＨレベルのときには出力状態を保持し、いずれか一方のドレイン電圧がＬレベルに遷移すると出力変化する。ＲＳラッチ回路２８の出力を論理反転したものが信号ＯＵＴ＿Ｈとなる。また、ＲＳラッチ回路２８の非反転出力および反転出力はスイッチ回路２６，２７の制御信号となる。すなわち、スイッチ回路２６，２７は、ＲＳラッチ回路２８の出力に応じて、Ｎｃｈトランジスタ２１，２２のいずれか一方のドレインを高電圧電源に接続するとともにソースを高電圧グランドから切断するとき、他方のソースを高電圧グランドに接続するとともにドレインを高電圧電源から切断するように動作する。
　高電圧回路２０Ａの動作は次の通りである。低電圧回路１０が動作している場合、信号ＩＮ＿Ｌの遷移に応じてＮｃｈトランジスタ２１，２２のいずれか一方がターンオンし、当該Ｎｃｈトランジスタのドレイン電圧は一時的に高電圧グランドＶＳＳＨ、すなわちＬレベルとなる。したがって、ＲＳラッチ回路２８の出力が変化し、信号ＯＵＴ＿Ｈが遷移する。Ｎｃｈトランジスタ２１，２２のドレインどうしは抵抗性素子２５を介して短絡されているため、ターンオンしたＮｃｈトランジスタのドレイン電圧は再びＨレベルに戻り、ＲＳラッチ回路２８は出力状態を保持する。この状態で信号ＯＵＴ＿ＬがハイインピーダンスとなってもＲＳラッチ回路２８は出力状態は変化しない。したがって、低電圧回路１０が動作を停止しても信号ＯＵＴ＿Ｈを保持することができる。
　以上のように第１および第２の実施形態に係るレベルシフタは、配置制約を受ける低閾値電圧トランジスタを用いずに構成されているため、半導体集積回路のレイアウトにおいて自由に回転配置することができる。図５は、半導体集積回路へのレベルシフタの配置例を示す。レベルシフタ２は第１および第２の実施形態のいずれかに係るものであり、その回路パターンは長方形状であるとする。半導体集積回路１は微細プロセスで製造されるものであり、所々に空き領域３があるとする。レベルシフタ２は配置制約を受けないため、空き領域３に応じて適宜回転配置することができる。したがって、チップ面積を有効に利用することができる。
　本発明に係るレベルシフタは、微細プロセスで製造され、小面積・低消費電力が求められる半導体集積回路において異なる電源電圧で動作する複数の回路間で信号を伝搬する回路要素として有用である。
　１　　　半導体集積回路
　２　　　レベルシフタ
　３　　　空き領域
　１０　　低電圧回路
　１１　　インバータ回路
　１２　　抵抗性スイッチ回路
　１２１　スイッチ素子
　１２２　抵抗素子
　２０　　高電圧回路
　２０Ａ　高電圧回路
　２１　　Ｎｃｈトランジスタ（第１のＮｃｈトランジスタ）
　２２　　Ｎｃｈトランジスタ（第２のＮｃｈトランジスタ）
　２３　　Ｐｃｈトランジスタ（第１のＰｃｈトランジスタ）
　２４　　Ｐｃｈトランジスタ（第２のＰｃｈトランジスタ）
　２５　　抵抗性素子
　２６　　スイッチ回路（第１のスイッチ回路）
　２７　　スイッチ回路（第２のスイッチ回路）
　２８　　ＲＳラッチ回路

Claims (7)

  1. 低電圧振幅の入力パルス信号を高電圧振幅に変換するレベルシフタであって、
    　前記入力パルス信号から低電圧振幅の相補パルス信号を生成する低電圧回路と、
    　前記相補パルス信号に基づいて高電圧振幅のパルス信号を生成する高電圧回路とを備え、
    　前記低電圧回路は、
    　　高閾値電圧トランジスタで構成され、縦続接続された複数のインバータ回路と、
    　　前記複数のインバータ回路の少なくとも一つの入出力間に接続され、導通時に抵抗として動作する少なくとも一つの抵抗性スイッチ回路とを有する
    ことを特徴とするレベルシフタ。
  2. 請求項１のレベルシフタにおいて、
    　前記低電圧回路は、前記抵抗性スイッチ回路を複数個有しており、
    　前記複数の抵抗性スイッチ回路は、互いに独立に制御可能である
    ことを特徴とするレベルシフタ。
  3. 請求項１のレベルシフタにおいて、
    　前記抵抗性スイッチ回路は、直列接続されたスイッチ素子および抵抗素子を有する
    ことを特徴とするレベルシフタ。
  4. 請求項１のレベルシフタにおいて、
    　前記抵抗性スイッチ回路は、ゲートに入力される制御信号によってスイッチング動作するトランジスタである
    ことを特徴とするレベルシフタ。
  5. 請求項１のレベルシフタにおいて、
    　前記高電圧回路は、
    　　ソースに高電圧グランドが接続され、ゲートに前記相補パルス信号がそれぞれ接続された第１および第２のＮｃｈトランジスタと、
    　　ソースに高電圧電源が接続され、ドレインに前記第１および第２のＮｃｈトランジスタのドレインがそれぞれ接続され、ゲートに前記第２および第１のＮｃｈトランジスタのドレインがそれぞれ接続された第１および第２のＰｃｈトランジスタとを有する
    ことを特徴とするレベルシフタ。
  6. 請求項１のレベルシフタにおいて、
    　前記高電圧回路は、
    　　ゲートに前記相補パルス信号がそれぞれ接続された第１および第２のＮｃｈトランジスタと、
    　　前記第１および第２のＮｃｈトランジスタのドレイン間に接続された抵抗性素子と、
    　　前記第１および第２のＮｃｈトランジスタの各ドレインと高電圧電源との接続の有無を切り替える第１のスイッチ回路と、
    　　前記第１および第２のＮｃｈトランジスタの各ソースと高電圧グランドとの接続の有無を切り替える第２のスイッチ回路と、
    　　前記第１および第２のＮｃｈトランジスタの各ドレイン電圧を入力とするＲＳラッチ回路とを有するものであり、
    　前記第１および第２のスイッチ回路は、前記ＲＳラッチ回路の出力に応じて、前記第１および第２のＮｃｈトランジスタのいずれか一方のドレインを高電圧電源に接続するとともにソースを高電圧グランドから切断するとき、他方のソースを高電圧グランドに接続するとともにドレインを高電圧電源から切断する
    ことを特徴とするレベルシフタ。
  7. 　請求項１のレベルシフタを備えていることを特徴とする半導体集積回路。
PCT/JP2010/007111 2010-05-24 2010-12-07 レベルシフタおよびそれを備えた半導体集積回路 WO2011148446A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201080066523.6A CN102859877B (zh) 2010-05-24 2010-12-07 电平位移器及包括该电平位移器的半导体集成电路
JP2012517002A JPWO2011148446A1 (ja) 2010-05-24 2010-12-07 レベルシフタおよびそれを備えた半導体集積回路
US13/685,052 US8653879B2 (en) 2010-05-24 2012-11-26 Level shifter and semiconductor integrated circuit including the shifter

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010-118579 2010-05-24
JP2010118579 2010-05-24

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US13/685,052 Continuation US8653879B2 (en) 2010-05-24 2012-11-26 Level shifter and semiconductor integrated circuit including the shifter

Publications (1)

Publication Number Publication Date
WO2011148446A1 true WO2011148446A1 (ja) 2011-12-01

Family

ID=45003456

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/007111 WO2011148446A1 (ja) 2010-05-24 2010-12-07 レベルシフタおよびそれを備えた半導体集積回路

Country Status (4)

Country Link
US (1) US8653879B2 (ja)
JP (1) JPWO2011148446A1 (ja)
CN (1) CN102859877B (ja)
WO (1) WO2011148446A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014148372A1 (ja) * 2013-03-21 2014-09-25 ピーエスフォー ルクスコ エスエイアールエル 半導体装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8975943B2 (en) * 2013-05-29 2015-03-10 Silanna Semiconductor U.S.A., Inc. Compact level shifter
TWI581572B (zh) * 2014-12-17 2017-05-01 新唐科技股份有限公司 具有電壓準位移位器的電路及晶片

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63164526A (ja) * 1986-12-25 1988-07-07 Toshiba Corp レベルコンバ−タ
JP2006237760A (ja) * 2005-02-23 2006-09-07 Renesas Technology Corp 半導体集積回路装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3596540B2 (ja) 2001-06-26 2004-12-02 セイコーエプソン株式会社 レベルシフタ及びそれを用いた電気光学装置
JP3657243B2 (ja) 2002-06-28 2005-06-08 Ｎｅｃエレクトロニクス株式会社 レベルシフタ、半導体集積回路及び情報処理システム
CN100495923C (zh) * 2005-02-17 2009-06-03 松下电器产业株式会社 电平转换电路及具有该电平转换电路的半导体集成电路
CN100594677C (zh) * 2008-05-21 2010-03-17 友达光电股份有限公司 电平移位电路
KR100968152B1 (ko) * 2008-06-04 2010-07-06 주식회사 하이닉스반도체 레벨 시프터 회로

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63164526A (ja) * 1986-12-25 1988-07-07 Toshiba Corp レベルコンバ−タ
JP2006237760A (ja) * 2005-02-23 2006-09-07 Renesas Technology Corp 半導体集積回路装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014148372A1 (ja) * 2013-03-21 2014-09-25 ピーエスフォー ルクスコ エスエイアールエル 半導体装置

Also Published As

Publication number Publication date
JPWO2011148446A1 (ja) 2013-07-25
CN102859877A (zh) 2013-01-02
CN102859877B (zh) 2015-01-07
US8653879B2 (en) 2014-02-18
US20130082759A1 (en) 2013-04-04

Similar Documents

Publication Publication Date Title
US6768368B2 (en) Level shifter circuit and semiconductor device including the same
US9806716B2 (en) Output signal generation circuitry for converting an input signal from a source voltage domain into an output signal for a destination voltage domain
CN110663182B (zh) 具有支持广电压供应范围的并联电压阈值架构的电路
US7400171B1 (en) Electronic switch having extended voltage range
CN112073054B (zh) 电平转换器
KR100232661B1 (ko) 아날로그 스위치회로
JP4731333B2 (ja) レベルシフト回路
US7605609B1 (en) Programmable level shifter
WO2011148446A1 (ja) レベルシフタおよびそれを備えた半導体集積回路
US6225838B1 (en) Integrated circuit buffers having reduced power consumption requirements
JP2004260242A (ja) 電圧レベルシフタ
US10164615B2 (en) Level conversion device and method
CN109417606B (zh) 一种可输出正负电压的电平转换器
US9240785B2 (en) Analog signal compatible CMOS switch as an integrated peripheral to a standard microcontroller
US7737735B2 (en) Output circuit for outputting a signal with a high-voltage amplitude
CN117713795A (zh) 一种宽电压域电平转换电路
JP4117275B2 (ja) 半導体集積回路
JP3742335B2 (ja) 入出力バッファ回路
CN110932705A (zh) 一种电源轨切换电路
KR20100133610A (ko) 전압 레벨 시프터
JP2010021818A (ja) 多機能ドライバ回路
WO2018193724A1 (ja) 出力回路
CN117691990B (zh) 电平转换电路
KR102630994B1 (ko) 집적 회로를 위한 개선된 레벨 시프터
CN115001477B (zh) 一种用于正负电压输入的信号接口电路

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201080066523.6

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10852117

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2012517002

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 10852117

Country of ref document: EP

Kind code of ref document: A1