KR101987791B1 - 멀티플렉서, 룩-업 테이블 및 ｆｐｇａ - Google Patents

멀티플렉서, 룩-업 테이블 및 ｆｐｇａ Download PDF

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Abstract

본 발명은, 제1 입력(1051)과 제2 입력(1052, 1053, 1054), 그리고 제1 통과 게이트(1031)를 경유하여 제1 입력에 연결되고 제2 통과 게이트(1032, 1033, 1034)를 통과하여 제2 입력에 연결되는 하나의 출력(1041)을 적어도 포함하는 멀티플렉서(1000)에 관한 것이고, 제1 통과 게이트는 제1 이중-게이트 트랜지스터를 적어도 포함하고, 제2 통과 게이트는 제2 이중-게이트 트랜지스터를 적어도 포함하며, 제1 및 제2 이중-게이트 트랜지스터의 각각은 제1 제어 신호(A)에 기초하여 제어되는 제1 게이트(1031A, 1032A, 1033A, 1034A) 및 제2 제어 신호(B)에 기초하여 제어되는 제2 게이트(1031B, 1032B, 1033B, 1034B)를 가진다. 본 발명은 멀티플렉서에 기초한 룩-업 테이블 및 FPGA에 추가적으로 관한 것이다.

Description

멀티플렉서, 룩-업 테이블 및 ＦＰＧＡ{Multiplexer, look-up table and FPGA}
본 발명은 멀티플렉서(multiplexer), 멀티플렉서에 기초하여 실현된 룩-업 테이블(look-up table), 및 멀티플렉서와 룩-업 테이블에 기초한 FPGA에 관한 것이다. 특히, 본 발명은 제1 입력과 제2 입력, 그리고 제1 통과(pass) 게이트(gate)를 경유하여 제1 입력에 연결되고 제2 통과 게이트를 경유하여 제2 입력에 연결되는 하나의 출력을 적어도 포함하는 멀티플렉서에 관한 것이다. 추가적으로, 본 발명은 제1 저장 수단과 제2 저장 수단, 그리고 제1 멀티플렉서를 적어도 포함하는 룩-업 테이블에 관한 것이며, 제1 멀티플렉서의 제1 입력은 제1 저장 수단에 연결되고 제1 멀티플렉서의 제2 입력은 제2 저장 수단에 연결된다. 더욱이, 본 발명은 룩-업 테이블을 포함하는 FPGA에 관한 것이며, FPGA는 제1 저장 수단 및/또는 제2 저장 수단에서 값들을 설정함으로써 프로그램될 수 있다.
룩-업 테이블들은 복수개의 입력들에 기초하여 저장된 데이터를 검색(retrieve)하기 위하여 일반적으로 사용된다. 특히, 복수개의 입력들은 룩-업 테이블에 저장된 데이터 각각을 고유하게 식별하는 주소로서 간주될 수 있다. 추가적으로, 룩-업 테이블들은 FPGA 로직(logic)을 구현하기 위하여 사용될 수 있다. 특히, 룩-업 테이블의 레지스터들(registers)에 저장된 데이터를 적절하게 설정함으로써, 룩-업 테이블의 출력에서 입력들의 임의의 불(Boolean) 조합을 획득하기 위하여 테이블을 프로그램하는 것이 가능하다.
예를 들면, 예시적인 룩-업 테이블(4000)이 도 4에서 제공된다.
특히, 도 4는 3개의 제어 입력들(A, B, C)를 가지는 룩-업 테이블(4000)을 도해한다. 따라서, 3개의 제어 입력들에 의해 엑세스될 수 있는 레지스터들(4020)의 최대 개수는 8이다. 룩-업 테이블(4000)의 출력(4041)은 복수개의 통과 게이트들(4071, 4072, 4091, 4092 등)을 경유하여 레지스터들(4021-4028) 각각에 연결된다. 예를 들면, 제어 입력들(A, B, C)이 모두 하이(high) 논리 레벨에 있을 때, 통과 게이트들(4071, 4081, 4091)은 전도상태(conducting)일 것이고, 룩-업 테이블(4000)의 모든 다른 통과 게이트들은 개방상태(open)일 것이다. 이것은 출력(4041) 및 레지스터(4021) 사이에 연결(connection)을 제공한다.
레지스터들(4020)의 값들을 적절하게 설정함으로써, 출력(4041)에서 제어 입력들(A, B, C)의 임의의 불 조합을 획득하는 것이 가능하다. 이것은 룩-업 테이블(4000)에 기초한 FPGA의 구현을 가능케 한다.
도 4의 예시에서, 도해의 편의상, 통과 게이트들은 NMOS 트랜지스터들만으로 표현되었다. 실제로, 통과 게이트들은 각각의 통과 게이트에 대해서 하나의 NMOS 트랜지스터, 각각의 통과 게이트에 대해서 하나의 PMOS 트랜지스터, 각각의 통과 게이트에 대해서 NMOS 및 PMOS 트랜지스터들의 상보적 결합(complementary couple), 또는 바이폴라(bipolar) 트랜지스터 등과 같이 제어 신호의 값에 의존하여 통과 게이트의 입력이 통과 게이트의 출력에 연결되도록 하는 임의의 다른 구조를 사용함으로써 실현될 수 있다.
도 4에서 확인할 수 있듯이, 3개의 제어 입력들(A, B, C)을 가지는 룩-업 테이블(4000)은, 각각의 통과 게이트가 단일 트랜지스터에 의해 실현되는 경우, 14개의 트랜지스터들의 존재를 필요로 한다. 만일 상보적 CMOS 접근방식이 사용된다면, 트랜지스터의 개수는 28개로 배가된다.
보다 일반적으로, 트랜지스터들의 개수는 제어 입력들의 개수 "n"에 따라 증가한다. 특히, 트랜지스터들의 개수는, 각각의 통과 게이트가 단일 트랜지스터로 실현될 때, 아래 수학식 1에 의해 주어진다.
Figure 112014091900705-pct00001
통과 게이트가 NMOS 및 PMOS 트랜지스터들의 CMOS 결합(couple)에 의해 실현되는 경우에서, 트랜지스터들의 개수는 2배가 된다.
확인할 수 있듯이, 트랜지스터들의 개수는 제어 입력들의 개수에 따라 급속하게 증가한다. 룩-업 테이블의 실리콘 면적 및 전력 소모는 트랜지스터들의 개수에 따라 증가하기 때문에, 그러한 값들은 또한 제어 입력들의 개수에 따라 급속하게 증가한다. 역으로, 룩-업 테이블의 속도는 트랜지스터들의 개수에 따라 감소한다.
그러므로 본 발명의 목적은 감소된 개수의 트랜지스터들로서 실현될 수 있는 멀티플렉서를 제공하는 것이다. 본 발명의 추가적인 목적은 그러한 멀티플렉서에 기초한 룩-업 테이블을 실현하는 것이다. 본 발명의 더 추가적인 목적은 그 멀티플레서, 룩-업 테이블에 기초한 FPGA를 실현하는 것이다.
본 발명은, 제1 입력과 제2 입력, 그리고 및 제1 통과 게이트를 경유하여 제1 입력에 연결되고 제2 통과 게이트를 경유하여 제2 입력에 연결되는 하나의 출력을 적어도 포함하는 멀티플렉서에 관한 것일 수 있고, 제1 통과 게이트는 제1 이중-게이트 트랜지스터를 적어도 포함하고, 제2 통과 게이트는 제2 이중-게이트 트랜지스터를 적어도 포함하며, 제1 및 제2 이중-게이트 트랜지스터의 각각은 제1 제어 신호에 기초하여 제어되는 제1 게이트 및 제2 제어 신호에 기초하여 제어되는 제2 게이트를 가진다.
그러한 접근방식 때문에, 멀티플렉서는 감소된 개수의 통과 게이트들로서 입력들을 멀티플렉싱(multiplexing)할 수 있다.
일부 유리한 실시예들에서, 멀티플렉서는 제1 제어 입력과 제1 반전(negated) 제어 입력, 그리고 제2 제어입력과 제2 반전 제어 입력을 더 포함할 수 있고, 제1 제어 신호는 제1 제어 입력으로 입력되고 제2 제어 신호는 제2 제어 입력으로 입력되며, 제1 제어 신호의 반전된 버전이 제1 반전 제어 입력으로 입력되고 제2 제어 신호의 반전된 버전이 제2 반전 제어 입력으로 입력된다.
그러한 접근방식 때문에, 멀티플렉서는 단순하고 효과적인 방식으로 구동될 수 있다.
일부 유리한 실시예들에서, 제1 및 제2 이중-게이트 트랜지스터의 제1 게이트들은 제1 제어 입력 및 제1 반전 제어 입력 중 서로 다른 하나에 각각 연결될 수 있고 제1 및 제2 이중-게이트 트랜지스터의 제2 게이트들은 제2 제어 입력 및 제2 반전 제어 입력 중 동일한 하나에 연결될 수 있거나, 또는 제1 및 제 제2 이중-게이트 트랜지스터의 제1 게이트들은 제1 제어 입력이나 제1 반전 제어 입력 중 동일한 하나에 연결될 수 있고 제1 및 제2 이중-게이트 트랜지스터의 제2 게이트들은 제2 제어 입력 및 제2 반전 제어 입력 중 서로 다른 하나에 각각 연결될 수 있거나, 또는 제1 및 제2 이중-게이트 트랜지스터의 제1 게이트들은 제1 제어 입력 및 제1 반전 제어 입력 중 서로 다른 하나에 각각 연결될 수 있고 제1 및 제2 이중-게이트 트랜지스터의 제2 게이트들은 제2 제어 입력 및 제2 반전 제어 입력 중 서로 다른 하나에 각각 연결될 수 있다.
그러한 접근방식 때문에, 멀티플렉서는 유연한 방식으로 실현될 수 있다.
일부 유리한 실시예들에서, 멀티플렉서는 제3 입력 및/또는 제4 입력을 더 포함할 수 있고, 출력은 제3 통과 게이트를 경유하여 제3 입력에 그리고/또는 제4 통과 게이트를 경유하여 제4 입력에 더 연결되며, 제3 통과 게이트는 제3 이중-게이트 트랜지스터를 적어도 포함하고, 제4 통과 게이트는 제4 이중-게이트 트랜지스터를 적어도 포함하며, 제3 및 제4 이중-게이트 트랜지스터의 각각은 제1 제어 신호에 기초하여 제어되는 제1 게이트 및 제2 제어 신호에 기초하여 제어되는 제2 게이트를 가진다.
그러한 접근방식 때문에, 멀티플렉서는 감소된 개수의 통과 게이트들로서 여러 개의 입력들을 멀티플렉싱할 수 있다.
일부 유리한 실시예들에서, 이중-게이트 트랜지스터들 중 임의의 것은 부분적으로 공핍된(depleted) SOI 트랜지스터, 및/또는 완전 공핍된 SOI 트랜지스터, 및또는 핀펫(finfet) 중 임의의 것일 수 있다.
그러한 접근방식 때문에, 멀티플렉서는 대량 생산으로 구현될 수 있다.
일부 유리한 실시예들에서, 이중-게이트 트랜지스터들 중 임의의 것의 문턱 전압은 제1 게이트 및/또는 제2 게이트 중 적어도 하나에 의해서, 다른 게이트에 인가된 전압에 독립적으로, 트랜지스터를 비전도상태(non-conducting)로 만드는 값으로 구동될 수 있다.
그러한 접근방식 때문에, 멀티플렉서는 감소된 개수의 이중-게이트 트랜지스터들로서 실현될 수 있다.
더욱이, 본 발명은 제1 저장 수단과 제2 저장 수단, 그리고 임의의 이전 실시예에 따른 제1 멀티플렉서를 적어도 포함하는 룩-업 테이블에 관한 것일 수 있고, 제1 멀티플렉서의 제1 입력은 제1 저장 수단에 연결되고 제1 멀티플렉서의 제2 입력은 제2 저장 수단에 연결된다.
그러한 접근방식 때문에, 감소된 개수의 트랜지스터들을 가지는 룩-업 테이블이 구현될 수 있다. 따라서, 전력 소모 및 실리콘 면적은 감소될 수 있는 한편, 수율(yield) 및 속도는 증가될 수 있다.
일부 유리한 실시예들에서, 룩-업 테이블은 제3 저장 수단과 제4 저장 수단, 그리고 이전 실시예들 중 임의의 것에 따른 제2 멀티플렉서와 이전 실시예들 중 임의의 것에 따른 제3 멀티플렉서를 더 포함할 수 있고, 제1 및 제2 멀티플렉서 양자는 제1 제어 신호 및 제2 제어 신호에 기초하여 제어되고, 제1 멀티플렉서의 출력은 제3 멀티플렉서의 제1 입력에 연결되고, 제2 멀티플렉서의 출력은 제3 멀티플렉서의 제2 입력에 연결된다.
그러한 접근방식 때문에, 룩-업 테이블의 모듈식(modular) 구조는 임의의 크기의 룩-업 테이블을 실현하기 위한 유연성을 제공한다.
더욱이, 본 발명은 상기 실시예들에 따른 룩-업 테이블을 포함하는 FPGA에 관한 것일 수 있고, FPGA는 제1 저장 수단 및/또는 제2 저장 수단에서의 설정 값들에 의해 프로그램될 수 있다.
그러한 접근방식 때문에, 감소된 개수의 트랜지스터를 가지는 FPGA가 구현될 수 있다.
본 발명은 유리한 실시예들을 사용하여 그리고 도면들을 참조하여 이하에서 예시의 방식으로서 보다 상세하게 설명될 것이다. 그러나 전술한 바와 같이, 설명된 실시예들은, 개별적인 특징들이 서로 독립적으로 구현될 수도 있고, 또는 생략될 수도 있는 가능한 구성들일 뿐이다. 도면들에서 도해된 동일한 구성요소들은 동일한 참조 부호들로서 제공된다. 다른 도면들에서 도해된 동일한 구성요소들과 관련된 설명 중 일부분들은 생략될 수 있다.
도 1a은 본 발명의 실시예에 따른 멀티플렉서를 개략적으로 도해한다.
도 1b는 도 1a의 멀티플렉서의 가능한 레이아웃(layout) 구현을 개략적으로 도해한다.
도 2는 도 1a의 멀티플렉서의 동작을 개략적으로 도해한다.
도 3a은 본 발명의 추가적인 실시예에 따른 룩-업 테이블을 개략적으로 도해한다.
도 3b는 도 3a의 룩-업 테이블 중 일부분의 가능한 레이아웃 구현을 개략적으로 도해한다.
도 4는 룩-업 테이블을 개략적으로 도해한다.
본 발명에 따른 멀티플렉서(1000)가 도 1a에서 도해된다. 멀티플렉서(1000)는 4개의 래지스터들(1021, 1022, 1023, 1024)에 각각 연결된 4개의 입력들(1051, 1052, 1053, 1054)을 가진다. 추가적으로, 멀티플렉서(1000)는 제어 신호들을 수신하기 위한 4개의 제어 입력들(1101, 1011N, 1012, 1012N)을 가진다. 또한, 멀티플렉서(1000)는, 4개의 통과 게이트들(1031-1034)을 경유하여 4개의 입력들(1051-1054)에 연결된 출력 포트(1041)를 가진다. 특히, 통과 게이트들의 개방/단락(open/close) 상태는 제어 입력들(1011, 1011N, 1012, 1012N)으로 입력되는 제어 신호들을 통해서 제어된다.
보다 구체적으로, 멀티플렉서(1000)는, 제어 입력들(1011, 1011N, 1012, 1012N)으로 입력되는 제어 신호들에 의존하여, 4개의 레지스터들(1021-1024) 중 하나를 출력 포트(1041)에 연결하게 하는 4대1 멀티플렉서이다. 보다 더 구체적으로, 제어 입력들(1101, 1011N)으로 입력되는 제어 신호들은, 제어 입력(1011)으로 입력되고 인버터(inverter)(1061)에 의해 수행되는 반전(negation)을 통해서 반전 제어 입력(1011N)으로 입력되는 제어 단일 제어 신호(A)로부터 유도된다. 유사하게, 제어 입력들(1012, 1012N)으로 입력되는 제어 신호들은, 제어 입력(1012)으로 입력되고 인버터(1062)에 의해 수행되는 반전을 통해서 반전 제어 입력(1012N)으로 입력되는 단일 제어 신호(B)로부터 유도된다.
따라서, 도 1a의 멀티플렉서(1000)는, 제어 신호들(A, B)의 값들에 기초하여 통과 게이트들(1031-1034)을 경유하여 출력 포트(1041)에 연결될, 4개의 레지스터들(1021-1024) 중 하나의 선택을 가능하게 한다. 멀티플렉서의 동작 원리는 이하에서 상세하게 설명될 것이다.
비록 멀티플렉서(1000)는 4개의 통과 게이트들(1031-1034)을 포함하는 것으로 설명되었지만, 본 발명은 이에 제한되지 않는다. 다르게는 또는 추가적으로, 통과 게이트들의 개수는 2개만큼 작을 수 있고, 그에 따라 2대1 멀티플렉서를 실현할 수 있다. 예를 들면, 이것은 통과 게이트들(1031-1034) 중 2개의 통과 게이트들의 임의의 조합을 사용함으로써 달성될 수 있다. 보다 다르게는 또는 추가적으로, 통과 게이트들의 개수는 더 클 수 있다.
더욱이, 비록 멀티플렉서(1000)는 4개의 레지스터들(1021-1024)에 연결되어 있는 것으로서 설명되었지만, 본 발명은 이에 제한되지 않는다. 다르게는 또는 추가적으로, 레지스터들 대신, 임의의 신호가 멀티플렉서의 입력들(1051, 1054) 중 임의의 것으로 입력될 수 있다. 예를 들면, 입력들(1051-1054) 중 임의의 것은, 이하에서 설명될 바와 같이 다른 회로들에 의해 생성된 신호들에 연결될 수 있다.
도 1a에서 확인할 수 있듯이, 멀티플렉서(1000)에서 4개의 통과 게이트들(1031-1034)은 4개의 이중-게이트 NMOS 트랜지스터들에 의해 실현된다. 보다 구체적으로, 이중-게이트 트랜지스터들의 각각은 제1 게이트 및 제2 게이트를 가진다. 특히, 통과 게이트(1031)를 실현하는 이중-게이트 트랜지스터는 제1 게이트(1031A) 및 제2 게이트(1031B)를 가진다. 통과 게이트(1032)를 실현하는 이중-게이트 트랜지스터는 제1 게이트(1032A) 및 제2 게이트(1032B)를 가진다. 통과 게이트(1033)를 실현하는 이중-게이트 트랜지스터는 제1 게이트(1033A) 및 제2 게이트(1033B)를 가진다. 통과 게이트(1034)를 실현하는 이중-게이트 트랜지스터는 제1 게이트(1034A) 및 제2 게이트(1034B)를 가진다.
도 1b는 도 1a의 멀티플렉서(1000)의 가능한 레이아웃 구현(1000B)을 도해한다.
레이아웃(1000B)은, 각각이 통과 게이트들(1031-1034) 중 하나를 구현하는 4개의 이중-게이트 트랜지스터들을 포함한다.
이중-게이트 트랜지스터들은, 2개의 수직방향으로 인접한 트랜지스터들이 공통 백 게이트(back gate)를 공유할 수 있도록 2개의 행들에서 구조화된다. 특히, 통과 게이트들(1034, 1032)을 실현하는 트랜지스터들은, 제어 신호(A)에 연결된 공통 백 게이트(1611)를 공유한다. 유사하게, 통과 게이트들(1031, 1033)을 실현하는 트랜지스터들은, 제어 신호(A)의 반전된 버전에 연결된 공통 백 게이트(1611)를 공유한다. 따라서, 백 게이트(1611)는 제1 게이트(1032A) 및 제1 게이트(1034A)를 구현하는 한편, 백 게이트(1612)는 제1 게이트(1031A) 및 제1 게이트(1033A)를 구현한다.
이것은 레이아웃을 치밀하게(compact) 하고 백 게이트들(1611, 1612)에 대한 컨택(contact)들의 개수를 감소하게 한다.
다르게는 또는 추가적으로, 수직방향으로 인접한 트랜지스터들은, 탑 게이트(top gate)들에 대한 컨택들의 개수를 줄이기 위하여, 공통 탑 게이트를 공유할 수 있다.
추가적으로, 4개의 트랜지스터들 각각은 하나의 소스(soruce), 드레인(drain) 및 탑 게이트를 가진다. 탑 게이트(1621)는 통과 게이트(1031)를 구현하는 트랜지스터에 속하고, 제2 게이트(1031B)에 대응한다. 유사하게, 탑 게이트들(1622, 1623, 1624) 각각은 통과 게이트(1032, 1033, 1034)를 구현하는 트랜지스터에 각각 속하고, 제2 게이트(1032B, 1033B, 1034B)에 각각 대응한다.
게다가, 각 트랜지스터의 제1 게이트(1031A-1034A)가 레이아웃(1000B)에서 백 게이트(1611-1612)로서 실현되는 한편, 제2 게이트(1031B-1034B)가 탑 게이트(1621-1624)로서 실현되더라도, 본 발명은 이에 제한되지 않으며, 제1 게이트(1031A-1034A)를 탑 게이트(1621-1624)로서 실현하고 제2 게이트(1031B-1034B)를 백 게이트(1611-1612)로서 실현하기 위하여, 게이트들은 교환될 수 있다.
비록 상기 실시예에서, 도해의 편의를 위하여 각각의 통과 게이트는 단일의 이중-게이트 NMOS 트랜지스터로서 실현되었으나, 본 발명은 이에 제한되지 않는다. 다르게는 또는 추가적으로, 각각의 통과 게이트는 이중-게이트 PMOS 트랜지스터에 의해서 그리고/또는 NMOS와 PMOS 이중-게이트 트랜지스터들의 이중-게이트 CMOS 결합에 의해서 실현될 수 있다. 보다 일반적으로, 각각의 통과 게이트(1031-1034)는 도 2를 참조하여 설명된 바와 같은 동작을 하는 적어도 2개의 제어 포트들을 가지는 회로에 의해 실현될 수 있다.
멀티플렉서(1000)의 동작이 도 1a 및 2를 참조하여 이제 설명될 것이다.
도 2는 도 1a의 멀티플렉서(1000)의 동작을 개략적으로 도해하는 표를 나타낸다. 특히, 도 2는 7개의 열들(2001-2007)을 가지고, 그 열들의 각각은 5개의 행들을 가진다. 각 열의 첫째 행은 도 1a에서 각각의 참조 번호들에 대응하는 참조부호를 포함한다.
특히, 열(2001)의 첫째 행은 도 1a의 제어 신호(A)에 관한 참조 부호(A)를 포함한다. 열(2002)의 첫째 행은 도 1a의 제어 신호(B)에 관한 참조 부호(B)를 포함한다. 열(2003)의 첫 째 행은 도 1a의 통과 게이트(1031)의 상태에 관한 참조 부호(1031)를 포함한다. 열(2004)의 첫째 행은 도 1a의 통과 게이트(1032)의 상태에 관한 참조 부호(1032)를 포함한다. 열(2005)의 첫째 행은 도 1a의 통과 게이트(1033)의 상태에 관한 참조 부호(1033)를 포함한다. 열(2006)의 첫째 행은 도 1a의 통과 게이트(1034)의 상태에 관한 참조 부호(1034)를 포함한다. 마지막으로, 열(2007)의 첫째 행은, 입력 신호들(A, B)이 도 2에서 대응하는 행의 값들로 주어질 때 도 1a의 출력 포트(1041)에 존재하는 값에 관한 참조 부호(1041)를 포함한다.
열들(2001-2002) 각각의 둘째 행부터 다섯째 행까지는 제어 신호들(A, B)에 대한 개략적인 논리 값들을 제시한다. 도해의 편이를 위하여, 제어 신호들(A, B)의 값들만이 제시된다. 그러한 신호들이 제어 입력들(1011, 1012) 각각으로 입력되는 한편, 제어 신호들(A, B)의 반전된 버전이 반전 제어 입력들(1011N, 1012N)으로 입력되는 점은 이해되어야 한다.
통과 게이트들(1031-1034)이 이중-게이트 NMOS 트랜지스터들로서 실현되는 도 1a의 예시에 이어서, 열들(2003-2006)의 둘째 행부터 다섯째 행들까지는, 각각의 트랜지스터들이 NMOS 형인 것으로 가정할 때, 그 트랜지스터들 각각의 상태를 제시한다. 특히, 열들(2003-2006)의 각각은, 쉼표에 의해 분리된 2개의 표시들을 제시하고, 용어 "LVT"는 각각의 트랜지스터가 낮은 문턱 전압을 가진다는 것을 표시하고, 용어 "HVT"는 각각의 트랜지스터가 높은 문턱 전압을 가진다는 것을 표시한다. 게다가, 용어 "on"는 각각의 트랜지스터가 전도상태, 즉 단락되었음을 표시하는 한편, 용어 "off"는 각각의 트랜지스터가 비전도상태, 즉 개방되었음을 표시한다.
이중-게이트 트랜지스터들 각각의 2개의 게이트들 중 임의의 하나가 낮은 논리 레벨일 때, 트랜지스터의 문턱 전압은, 예컨대 전원(power supply)보다 높고, 나머지 게이트으로 입력되는 신호에 무관하게 트랜지스터가 개방, 즉 비전도상태이다. 예를 들면, 열(2005)를 참조하여, 특정 예시가 아래에서 설명될 것이다.
열(2005)의 둘째 행에서, 제어 입력(1011)으로 입력되는 제어 신호(A) 및 제어 입력(1012)으로 입력되는 제어 신호(B) 양자는 낮은 논리 값을 가진다. 따라서, 통과 게이트(1033)를 실현하는 이중-게이트 NMOS 트랜지스터는 자신의 제2 게이트(1033B)에 낮은 논리 값이 주어진다. 결국, 용어 "HVT"에 의해 표시되는 바와 같이, 이것은 그 트랜지스터의 문턱전압을 높은 값으로 강제한다. 비록 제1 게이트(1033A)가 자신에 입력된 높은 논리 값을 가지더라도, 반전 제어 입력(1011N)에 연결된 인버터(1061)에 의해 반전되는 제어 신호(A)에 기인하여, 이러한 높은 논리 값은 트랜지스터를 단락시키기에 충분하지 않다. 따라서, 통과 게이트(1033)는, 용어 "off"에 의해 표시된 바와 같이 도전되지 못하고, 즉 개방상태로 유지된다.
열(2005)의 넷째 행에서, 제어 신호(A)는 높은 논리 값을 가지는 한편, 제어 신호(B)는 낮은 논리 값을 가진다. 상기와 유사하게, 제2 게이트(1033B)에서의 낮은 논리 값은 트랜지스터에 높은 문턱 전압 "HVT"를 강제한다. 추가적으로, 트랜지스터는 제1 게이트(1033A)에 낮은 논리 값이 주어진다. 그러므로, 통과 게이트(1033)는, 용어 "off"에 의해 표시된 바와 같이, 도전되지 못하고, 즉 개방상태로 유지된다.
열(2005)의 다섯째 행에서, 제어 신호들(A, B)은 높은 논리 값을 가진다. 이 경우에서, 제어 입력(1012)을 경유하여 트랜지스터의 제2 게이트(1033B)에 입력된 신호는 높은 논리 레벨에 있고, 그에 따라 트랜지스터에 낮은 값으 문턱 전압(LVT)을 강제한다. 이러한 상황에서, 트랜지스터의 동작은 나머지 게이트에 입력된 나머지 논리 값에 의해 결정된다. 반전 제어 입력(1011N)을 경유하여 제1 게이트(1033A)에 입력된 값이 낮은 논리 값에 있기 때문에, 통과 게이트(1033)는, 용어 "off"에 의해 표시된 바와 같이, 개방될 것이고, 즉 비도전 상태일 것이다.
다른 한편으로는, 열(2005)의 셋째 행에서, 통과 게이트(1033)는, 용어 "on"에 의해 표시된 바와 같이, 도전상태이다. 특히, 제2 게이트(1033B)에 입력된 신호는 높은 값을 가지고, 그에 따라 트랜지스터의 문턱 전압을 낮은 레벨 "LVT"으로 구동한다. 동시에, 제1 게이트(1033A)에 입력된 값은 높은 논리 값을 가진다. 따라서, 트랜지스터는 단락되고 통과 게이트는 도전상태이다.
보다 일반적으로, 이중-게이트 트랜지스터 각각의 2개의 게이트들 중 하나의 효과에 기인하여, 문턱 전압은 높은 값(HVT) 또는 낮은 값(LVT)으로 설정될 수 있다. 높은 값(HVT)로 설정된 경우, 나머지 게이트의 효과는 트랜지스터를 단락시키기에 충분하지 않다. 낮은 값(LVT)로 설정된 경우, 트랜지스터는, 나머지 게이트에서의 값에 의존하여 단락되거나 개방된다. 이것은, 예컨대 SOI 완전 공핍된(fully depleted; FD) 트랜지스터들, SOI 부분적으로 공핍된(partially depleted; PD) 트랜지스터들, 및/또는 핀펫(Finfet)들을 사용함으로써 달성될 수 있다.
상기 예시에서는, 문턱 전압에 대한 효과가 2개의 게이트들(1033A 또는 1033B) 중 하나에 의해서 구동되는 것으로서 예시가 되었으나, 본 발명은 이에 제한되지 않는다. 특히, 2개의 게이트들은 트랜지스터의 문턱 전압에 대칭적인 효과를 가질 수 있다. 따라서, 트랜지스터 중 임의의 것에 대하여, 2개의 게이트들에 대한 연결들은 뒤집힐 수 있다.
다르게는 또는 추가적으로, 2개의 게이트들 중 하나는 다른 게이트 보다 문턱 전압에 대한 보다 큰 영향을 가질 수 있다. 예를 들면, FDSOI 트랜지스터들의 경우에서, 동일한 효과를 달성하기 위하여, 대칭적 트랜지스터의 경우와 비교할 때, 보다 높은 그리고 적절한 전압이 백 게이트에 인가되어야 할 수 있다.
이중-게이트 트랜지스터들의 사용은 1V 미만의 전원(VDD)을 가지는, 0.3-0.4V 이상의 범위에서 정상(nominal) 문턱 전압을 가지는, 또는 그 이상을 가지는 구현예들에 대해서 유리할 수 있다. 정상 문턱 전압에 관해서는, 제2 게이트가 0V에 있을 때 트랜지스터의 문턱 전압이 유도된다.
예를 들면, 유리한 구현예는 0.6V에서 정상 VT를 가지고서 약 0.5V의 VDD를 사용할 수 있다. NMOS의 경우에서, 만약 하나의 게이트만이 높은 값이라면, 단일 트랜지스터는 높은 문턱 전압을 극복할 수 없을 것이므로 그에 따라 트랜지스터가 오프(off)될 것인 한편, 만약 양 게이트들이 높은 값이라면, 문턱전압은 낮아지고 트랜지스터는 온(on)될 것이다.
열(2003, 2004, 2006)에 대응하는 나머지 경우들은 열(2005)에 대한 설명된 동작으로부터 도출될 수 있다.
따라서, 도 1a에서 확인할 수 있듯이, 도 4와 비교할 때, 본 발명은 통과 게이트들(1031-1034)에 대하여, 도 4의 경우에서 6개의 트랜지스터들인 것을 대신해서, 단 4개의 트랜지스터들에 의해서 4대1 멀티플렉서의 실현을 가능하게 한다. 그러므로, 도 1a의 멀티플렉서는 감소된 개수의 트랜지스터들로서 동일한 기능을 달성한다. 결국, 이것은 보다 작은 실리콘 면적, 보다 작은 전력 그리고 보다 빠른 속도로서 동일한 기능을 제공하는 것에 대응한다.
비록 도 1a의 멀티플렉서는 4대1 멀티플렉서인 것으로 설명되었지만, 본 발명은 이에 제한되지 않는다. 다르게는 또는 추가적으로, 본 발명은, 예컨대 통과 게이트들(1031-1034) 중 2개의 통과 게티드들의 임의의 조합을 사용함으로써 2대1 멀티플렉서로서 구현될 수 있다. 보다 다르게는 또는 추가적으로, 본 발명은, 예컨대 통과 게이트들(1031-1034) 중 3개의 통과 게이트들의 임의의 조합을 사용함으로써 3대1 멀티플렉서로서 구현될 수 있다. 보다 일반적으로, 임의의 멀티플렉싱 비율이 구현될 수 있다.
멀티플렉서(1000)에서, 통과 게이트들(1031-1034)은 단일 이중-게이트 NMOS 트랜지스터로서 실현되는 것으로 설명되었다. 그러나, 본 발명은 이에 제한되지 않는다. 다르게는 또는 추가적으로, 통과 게이트들 중 임의의 것은 이중-게이트 PMOS 트랜지스터로서, 또는 이중-게이트 NMOS와 이중-게이트 PMOS 트랜지스터들의 CMOS 상보적 결합으로서 실현될 수 있다. 보다 다르게는 또는 추가적으로, 도 2에서 설명된 것과 같은 그러한 동작을 가능하게 하는 임의의 구조가 구현될 수 있다.
도 3a은 본 발명에 따른 추가적인 실시예를 도해한다.
특히, 도 3a는 상기에서 설명된 실시예에서 정의된 바와 같은 5개의 멀티플렉서들(1000)을 사용함으로써 실현되는 룩-업 테이블(3000)을 도해한다. 보다 구체적으로, 멀티플렉서들(3100-3500)의 각각은 도 1a의 멀티플렉서(1000)에 대응한다. 도해의 편의를 위하여, 멀티플렉서(3100)의 입력들만이 도 1a에 사용된 것들에 대응하는 참조 번호들로서 명기되었다. 그럼에도 불구하고, 멀티플렉서들(3200-3500)의 도해된 입력들은 멀티플렉서(3100)의 그것들에 대응하는 점이 의도된다.
멀티플렉서들(3100-3400)의 각각은 4개의 레지스터들에 연결된 입력들(1051-1054)을 가진다. 예를 들면, 멀티플렉서(3100)의 입력(1051-1054)은 레지스터들(3121-3124)에 연결된다. 다른 한편으로, 멀티플렉서(3500)의 입력들(1051-1054)은 멀티플렉서들(3100-3400)의 출력(1041)에 연결된다. 다시 말해서, 5개의 멀티플렉서들(3100-3500)은 5개의 4대1 멀티플렉서들이고, 멀티플렉서들(3100-3400)은 레지스터들에 연결되는 한편, 멀티플렉서(3500)는 멀티플렉서들(3100-3400)의 4개의 출력들에 캐스캐이드(cascade)식으로 연결된다.
멀티플렉서(3100-3400)의 제어 신호들은 공유된다. 특히, 제어 입력들(1011, 1011N, 1012, 1012N)은 모두 제어 신호(A)와 제어 신호(A)의 반전된 버전, 그리고 제어 신호(B)와 제어 신호(B)의 반전된 버전에 각각 연결된다. 따라서, 예컨대 제어 신호들(A, B)이 0 및 0으로 설정될 때, 멀티플렉서(3100)의 출력(1041)은 레지스터(3121)에 연결될 것이다. 유사하게, 멀티플렉서(3200)의 출력(1041)은 레지스터(3221)에 연결될 것이고, 멀티플렉서(3300)의 출력(1041)은 레지스터(3321)에 연결될 것이며, 멀티플렉서(3400)의 출력(1041)은 레지스터3421)에 연결될 것이다.
다른 한편으로, 제어 신호들(C, D)뿐만 아니라 그것들 각각의 반전된 버전들은 멀티플렉서(3500)의 제어 입력들에 연결된다. 특히, 제어 신호(C)과 그 반전된 버전, 그리고 제어 신호(D)와 그 반전된 버전은 제어 입력들(1011, 1011N, 1012, 1012N)에 연결된다.
그러므로, 멀티플렉서(3500)는 멀티플렉서들(3100-3500)의 출력들 사이에 선택의 추가적인 레벨을 가능하게 한다. 제어 신호들(A, B)이 0 및 0으로 설정되는 상기 예시를 참조하여, 제어 신호들(C, D)을 0 및 0으로 설정함으로써, 레지스터(3121)가 룩-업 테이블(3000)의, 멀티플렉서(3500)의 출력(1041)에 대응하는 출력(3041)에 연결될 것이다.
따라서, 도 3a에서 실현된 구조는 5개의 멀티플렉서들(3100-3500)에 의하여 하나의 출력에 대한 16개의 레지스터들의 연결을 가능하게 한다. 결국 이것은, 멀티플렉서들(3100-3500)의 각각이 도 1a의 실시예에서 도해된 바와 같이 실현되는 경우에서, 룩-업 테이블(3000)이 20개의 이중-게이트 트랜지스터들로서 동작할 수 있는 것을 의미한다. 이것은 도 4에 도해된 기술을 따르는 대응하는 실현을 넘어 이점을 제공한다. 실제로, 16개의 레지스터들을 어드레싱(addressing)할 때, 그러한 구조는 30개의 트랜지스터들의 존재를 필요로 한다.
그러므로, 트랜지스터들의 개수는 감소되고, 이것은 실리콘 면적의 보다 작은 사용을 암시한다. 결국, 이것은 비용이 감소하고 수율이 상승하는 것을 의미한다. 추가적으로, 레지스터(3121)로부터 출력(3041)까지 흐르는 신호는 단지 2개의 트랜지스터들을 통과한다. 도 4의 구조에서, 동일한 신호는 4개의 트랜지스터들을 통과할 것이다. 결국, 이것은 신호가 출력에 도달하는데 보다 느리다는 점을 암시한다. 게다가, 신호는 보다 적은 트랜지스터들을 통과하여야만 하므로, 리피터(repeater)들에 대한 필요성이 감소된다. 이것은 속도를 개선하는 한편, 면적, 전력 소모 및 비용을 감소시킨다.
도 3b는 룩-업 테이블(3000)의 가능한 레이아웃 구현(3000B)을 도해한다.
확인할 수 있듯이, 비록 본 발명은 본 예시에 제한되지 않고 멀티플렉서들(3100-3500)은 임의의 순서로 배치될 수 있으나, 복수의 멀티플렉서들(3100-3500)을 정렬함으로써 레이아웃은 단일 행에서 유리하게 실현될 수 있다. 복수의 멀티플렉서들(3100-3500)의 각각은 레이아웃(1000B)에서 도해된 것과 유사한 방식으로 실현될 수 있다.
그러한 배열 때문에, 레지스터들(3121-3424)은 레이아웃(3000B)의 양 측면들에 배치될 수 있고, 이것은 레지스터들을 선택하고 설정하는 연결들과 같은 레지스터들에 대한 연결뿐만 아니라 전력 연결들을 용이하게 한다.
멀티플렉서들(3100-3400)에 대한 레지스터들(3121-3424)의 연결들은, 그 연결들이 논리적 연결들이고 보통 형성된 그런 물리적 연결들일 필요가 없다는 점을 표시하기 위하여, 점선들로서 도해된다. 예를 들면, 레지스터들은 레이아웃(3000B)의 하나 이상의 측면들에서 엇갈린 방식(staggered manner)으로 배치될 수 있다. 다르게는 또는 추가적으로, 멀티플렉서들(3200, 3300) 사이에 배치된 멀티플렉서(3500)는 레지스터들에 대한 연결을 필요로 하지 않기 때문에, 레지스터들은 단일 행에 배치될 수 있으나 레지스터들의 피치(pitch)는 멀티플렉서들(3100-3400)에서 대응하는 연결들의 피치보다 클 수 있다.
추가적으로, 멀티플렉서들(3100, 3200, 3300, 3400) 사이에서 멀티플렉서(3500)의 배치는, 오버래핑(overlapping) 없이, 멀티플렉서들(3100-3400) 각각의 출력(1041)으로부터의 연결들을 단일 레벨의 금속에서 멀티플렉서(3500)의 입력들을 향하여 라우팅(routing)되는 것을 가능하게 한다.

Claims (9)

  1. 제1 입력과 제2 입력; 및
    제1 통과 게이트를 경유하여 상기 제1 입력에 연결되고, 제2 통과 게이트를 경유하여 상기 제2 입력에 연결되는 하나의 출력을 적어도 포함하고,
    상기 제1 통과 게이트는 제1 이중-게이트(double-gate) 트랜지스터를 적어도 포함하고,
    상기 제2 통과 게이트는 제2 이중-게이트 트랜지스터를 적어도 포함하고,
    상기 제1 및 제2 이중-게이트 트랜지스터의 각각은 제1 제어 신호(A)에 기초하여 제어되는 제1 게이트 및 제2 제어 신호(B)에 기초하여 제어되는 제2 게이트를 가지는 것을 특징으로 하는 멀티플렉서.
  2. 제1항에 있어서,
    상기 멀티플렉서는,
    제1 제어 입력과 제1 반전 제어 입력; 및
    제2 제어 입력과 제2 반전 제어 입력을 더 포함하고,
    상기 제1 제어 신호(A)는 상기 제1 제어 입력으로 입력되고,
    상기 제2 제어 신호(B)는 상기 제2 제어 입력으로 입력되고,
    상기 제1 제어 신호의 반전된 버전은 상기 제1 반전 제어 입력으로 입력되고,
    상기 제2 제어 신호의 반전된 버전은 상기 제2 반전 제어 입력으로 입력되는 것을 특징으로 하는 멀티플렉서.
  3. 제2항에 있어서,
    상기 제1 및 제2 이중-게이트 트랜지스터의 제1 게이트들은 상기 제1 제어 입력 및 상기 제1 반전 제어 입력 중 서로 다른 하나에 각각 연결되고, 상기 제1 및 제2 이중-게이트 트랜지스터의 제2 게이트들은 상기 제2 제어 입력 및 상기 제2 반전 제어 입력 중 동일한 것에 연결되거나, 또는
    상기 제1 및 제2 이중-게이트 트랜지스터의 제1 게이트들은 상기 제1 제어 입력 또는 상기 제1 반전 제어 입력 중 동일한 것에 연결되고, 상기 제1 및 제2 이중-게이트 트랜지스터의 제2 게이트들은 상기 제2 제어 입력 및 상기 제2 반전 제어 입력 중 서로 다른 하나에 각각 연결되거나, 또는
    상기 제1 및 제2 이중-게이트 트랜지스터의 제1 게이트들은 상기 제1 제어 입력 및 상기 제1 반전 제어 입력 중 서로 다른 하나에 각각 연결되고, 상기 제1 및 제2 이중-게이트 트랜지스터의 제2 게이트들은 상기 제2 제어 입력 및 상기 제2 반전 제어 입력 중 서로 다른 하나에 각각 연결되는 것을 특징으로 하는 멀티플렉서.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 멀티플렉서는 제3 입력 및/또는 제4 입력을 더 포함하고,
    상기 출력은 제3 통과 게이트를 경유하여 상기 제3 입력 및/또는 제4 통과 게이트를 경유하여 상기 제4 입력에 더 연결되고,
    상기 제3 통과 게이트는 제3 이중-게이트 트랜지스터를 적어도 포함하고,
    상기 제4 통과 게이트는 제4 이중-게이트 트랜지스터를 적어도 포함하고,
    상기 제3 및 제4 이중-게이트 트랜지스터의 각각은 제1 제어 신호(A)에 기초하여 제어되는 제1 게이트 및 제2 제어 신호(B)에 기초하여 제어되는 제2 게이트를 가지는 것을 특징으로 하는 멀티플렉서.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 이중-게이트 트랜지스터들 중 임의의 것은 부분적으로 공핍된(partially depleted) SOI 트랜지스터 및/또는 완전 공핍된(fully depleted) SOI 트랜지스터, 및/또는 핀펫(finfet) 중 임의의 것임을 특징으로 하는 멀티플렉서.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 이중-게이트 트랜지스터들 중 임의의 것의 문턱 전압은, 상기 제1 게이트 및/또는 상기 제2 게이트 중 적어도 하나에 의해서, 다른 게이트에 인가된 전압에 무관하게, 상기 트랜지스터를 전도되지 않게 하는 값으로 구동되는 것을 특징으로 하는 멀티플렉서.
  7. 제1 저장 수단과 제2 저장 수단; 및
    제1항 내지 제3항 중 어느 한 항에 따른 적어도 하나의 멀티플렉서를 포함하고,
    상기 적어도 하나의 멀티플렉서는 제1 멀티플렉서를 포함하고,
    상기 제1 멀티플렉서의 제1 입력은 상기 제1 저장 수단에 연결되고,
    상기 제1 멀티플렉서의 제2 입력은 상기 제2 저장 수단에 연결되는 것을 특징으로 하는 룩-업 테이블(look-up table).
  8. 제7항에 있어서,
    상기 룩-업 테이블은, 제3 저장 수단과 제4 저장 수단을 더 포함하고,
    상기 적어도 하나의 멀티플렉서는, 제2 및 제3 멀티플렉서를 포함하고,
    상기 제1 및 제2 멀티플렉서 둘 다는 상기 제1 제어 신호(A) 및 상기 제2 제어 신호(B)에 기초하여 제어되고,
    상기 제1 멀티플렉서의 출력은 상기 제3 멀티플렉서의 제1 입력에 연결되고,
    상기 제2 멀티플렉서의 출력은 상기 제3 멀티플렉서의 제2 입력에 연결되는 것을 특징으로 하는 룩-업 테이블.
  9. 제7항에 따른 룩-업 테이블을 포함하고,
    상기 제1 저장 수단 및/또는 상기 제2 저장 수단에서 값들을 설정함으로써 프로그램될 수 있는 것을 특징으로 하는 FPGA.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017084104A1 (zh) * 2015-11-20 2017-05-26 京微雅格（北京）科技有限公司 一种基于fpga的查找表工艺映射方法及查找表
US20180049085A1 (en) * 2016-02-05 2018-02-15 Apple Inc. Concurrent Connectivity Techniques
CN105958998B (zh) * 2016-04-22 2018-08-14 宁波大学 一种基于FinFET混合逻辑的一位全加器
CN105958997B (zh) * 2016-04-22 2018-10-09 宁波大学 一种基于FinFET管的一位全加器
US9762245B1 (en) * 2016-06-14 2017-09-12 Globalfoundries Inc. Semiconductor structure with back-gate switching
KR101986206B1 (ko) * 2018-01-03 2019-06-05 연세대학교 산학협력단 비휘발성 메모리 소자를 이용한 가변 입출력 구조의 룩업 테이블 회로
RU186349U1 (ru) * 2018-09-04 2019-01-16 Акционерное общество Научно-производственный центр "Электронные вычислительно-информационные системы" (АО НПЦ "ЭЛВИС") Симметричный мультиплексор на комплементарных металл-окисел-полупроводник (кмоп) транзисторах
TWI695250B (zh) * 2018-11-28 2020-06-01 大陸商北京集創北方科技股份有限公司 可減少多工器數量的查找表配置方法及利用其之資訊處理裝置
CN111600596B (zh) * 2020-05-08 2023-12-29 广西中科蓝谷半导体科技有限公司 一种基于三输入fet器件的一位全加器
TWI779423B (zh) * 2020-12-15 2022-10-01 瑞昱半導體股份有限公司 電源切換電路以及電源切換方法
TWI813070B (zh) * 2021-11-16 2023-08-21 瑞昱半導體股份有限公司 電源供應電路以及電源供應方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5955912A (en) * 1995-10-25 1999-09-21 Texas Instruments Incorporated Multiplexer circuits
AU2002304241B2 (en) * 2001-06-26 2006-02-02 Casio Computer Co., Ltd. Image acquisition apparatus
US6781409B2 (en) * 2001-10-10 2004-08-24 Altera Corporation Apparatus and methods for silicon-on-insulator transistors in programmable logic devices
JP4013572B2 (ja) * 2002-02-06 2007-11-28 セイコーエプソン株式会社 出力回路、入力回路、電子回路、マルチプレクサ、デマルチプレクサ、ワイヤードｏｒ回路、ワイヤードａｎｄ回路、パルス処理回路、多相クロック処理回路およびクロック逓倍回路
US6720619B1 (en) * 2002-12-13 2004-04-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating partially-depleted, fully-depleted, and multiple-gate devices
JP4531340B2 (ja) * 2003-02-27 2010-08-25 ルネサスエレクトロニクス株式会社 マルチプレクサセルのレイアウト構造
US6867433B2 (en) * 2003-04-30 2005-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors
US7888201B2 (en) * 2003-11-04 2011-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors
US6917082B1 (en) * 2004-01-26 2005-07-12 Altera Corporation Gate-body cross-link circuitry for metal-oxide-semiconductor transistor circuits
US7112997B1 (en) * 2004-05-19 2006-09-26 Altera Corporation Apparatus and methods for multi-gate silicon-on-insulator transistors
US7061271B1 (en) * 2004-06-08 2006-06-13 Xilinx, Inc. Six-input look-up table for use in a field programmable gate array
US7525341B1 (en) * 2004-09-20 2009-04-28 Marvell Israel (M.I.S.L.) Ltd. Time-balanced multiplexer switching methods and apparatus
US7652947B2 (en) * 2008-02-28 2010-01-26 International Business Machines Corporation Back-gate decode personalization
WO2011031749A2 (en) * 2009-09-08 2011-03-17 The Regents Of The University Of California Dram cell utilizing a doubly gated vertical channel
US7795907B1 (en) * 2009-10-10 2010-09-14 Wang Michael C Apparatus of low power, area efficient FinFET circuits and method for implementing the same

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