FR2987959A1 - Multiplexeur, table de correspondance et fgpa - Google Patents

Abstract

La présente invention concerne un multiplexeur (1000) comprenant au moins une première entrée (1051) et une deuxième entrée (1052, 1053, 1054) ; et une sortie (1041) connectée à la première entrée par l'intermédiaire d'une première porte de transmission (1031) et à la deuxième entrée par l'intermédiaire d'une deuxième porte de transmission (1032, 1033, 1034), dans lequel la première porte de transmission comprend au moins un premier transistor à deux grilles et la deuxième porte de transmission comprend au moins un deuxième transistor à deux grilles, et chacun des premier et deuxième transistors à deux grilles possède une première grille (1031 A, 1032A, 1033A, 1034A) commandée en se basant sur un premier signal de commande (A) et une deuxième grille (1031B, 1032B, 1033B, 1034B) commandée en se basant sur un deuxième signal de commande (B). L'invention concerne en outre un tableau de correspondance et un FPGA basés sur le multiplexeur.

Description

Multiplexeur, table de correspondance et FPGA La présente invention concerne un multiplexeur, un tableau de correspondance réalisé en se basant sur le multiplexeur et un FPGA (de l'Anglais « Field Programmable Gate Array » signifiant « circuit intégré prédiffusé programmable ») basé sur celui-ci. L'invention concerne en particulier un multiplexeur comprenant au moins une première entrée et une deuxième entrée ; et une entrée, connectée à la première entrée par l'intermédiaire d'une première porte de transmission et à la deuxième entrée par l'intermédiaire d'une deuxième porte de transmission. De plus, l'invention concerne un tableau de correspondance comprenant au moins un premier moyen de mémorisation et un deuxième moyen de mémorisation ; et un premier multiplexeur ; dans lequel, la première entrée du premier multiplexeur est connectée au premier moyen de mémorisation et la deuxième entrée du multiplexeur est connectée au deuxième moyen de mémorisation. De plus, l'invention concerne un FPGA comprenant le tableau de correspondance, dans lequel le FPGA peut être programmé en fixant des valeurs dans le premier moyen de mémorisation et/ou le deuxième moyen de mémorisation. On utilise généralement des tableaux de correspondance pour récupérer des données mémorisées en se basant sur une pluralité d'entrées. On peut en particulier considérer la pluralité d'entrées comme une adresse identifiant de manière unique chacune des données mémorisées dans le tableau de correspondance. De plus, on peut utiliser des tableaux de correspondance pour mettre en oeuvre une logique de FPGA. En particulier, en fixant convenablement les données mémorisées dans les registres du tableau de correspondance, il est possible de programmer le tableau de telle sorte à obtenir toute combinaison booléenne des entrées à la sortie du tableau de correspondance. Un exemple de tableau de correspondance 4000 est donné, par exemple, sur la figure 4. La figure 4 représente en particulier un tableau de correspondance 4000 comportant trois entrées de commande A, B et C. En conséquence, le nombre maximum de registres 4020 auquel les trois entrées de commande peuvent accéder est de huit. La sortie 4041 du tableau de correspondance 4000 est connectée à chacun des registres 4021 à 4028 par l'intermédiaire d'une pluralité de portes de transmission 4071, 4072, 4091, 4092, etc. Lorsque par exemple, les entrées de commande A, B et C sont toutes au niveau logique haut, les portes de transmission 4071, 4081 et 4091 sont conductrices, toutes les autres portes de transmission du tableau de correspondance 4000 étant ouvertes. Ceci fournit une connexion entre la sortie 4041 et le registre 4021.

En fixant de manière appropriée les valeurs des registres 4020, il est possible d'obtenir sur la sortie 4041 toute combinaison booléenne des entrées de commande A, B et C. Ceci permet de mettre en oeuvre un FPGA en se basant sur le tableau de correspondance 4000.

Dans l'exemple de la figure 4, pour faciliter l'explication, les portes de transmission sont représentées uniquement par des transistors NMOS. Dans la pratique, les portes de transmission peuvent être réalisées en utilisant un transistor NMOS pour chaque porte de transmission, un transistor PMOS pour chaque porte de transmission, un couple complémentaire de transistors NMOS et PMOS pour chaque porte de transmission ou une quelconque autre structure permettant de connecter l'entrée de la porte de transmission à la sortie de la porte de transmission en fonction de la valeur d'un signal de commande, par exemple des transistors bipolaires, etc. Comme on peut le voir sur la figure 4, le tableau de correspondance 4000 comportant trois entrées de commande A, B et C, nécessite la présence de quatorze transistors, dans le cas où chaque porte de transmission est réalisée par un unique transistor. Si l'on utilise l'approche CMOS complémentaire, le nombre de transistors est doublé à vingt-huit. De façon plus générale, le nombre de transistors augmente avec le nombre d'entrées de commande « n ». En particulier, lorsqu'on réalise chaque porte de transmission avec un unique transistor, le nombre de transistors est donné par la formule (1) ci-dessous (1) Nb de transistors = E 2x x=n->l Dans le cas où la porte de transmission est réalisée par un couple CMOS de transistors NMOS et PMOS, le nombre de transistors est doublé.

Comme on peut le voir, le nombre de transistors augmente rapidement avec le nombre d'entrées de commande. Puisque la surface de silicium et la consommation de puissance du tableau de correspondance augmentent avec le nombre de transistors, ces valeurs augmentent également rapidement avec le nombre d'entrées de commande. Inversement, la vitesse du tableau de correspondance diminue avec le nombre de transistors. Un objectif de la présente invention consiste donc à fournir un multiplexeur pouvant être réalisé avec un nombre réduit de transistors. Un objectif supplémentaire de la présente invention consiste à réaliser un tableau de correspondance basée sur un tel multiplexeur. Un autre objectif de l'invention consiste à réaliser un FPGA basé sur celui-ci. La présente invention peut concerner un multiplexeur comprenant au moins une première entrée et une deuxième entrée ; et une entrée connectée à la première entrée par l'intermédiaire d'une première porte de transmission et à la deuxième entrée par l'intermédiaire d'une deuxième porte de transmission, dans lequel la première porte de transmission comprend au moins un premier transistor à deux grilles et la deuxième porte de transmission comprend au moins un deuxième transistor à deux grilles, et chacun des premier et deuxième transistors à deux grilles possède une première grille commandée en se basant sur un premier signal de commande et une deuxième grille commandée en se basant sur un deuxième signal de commande. Grâce à cette approche, le multiplexeur peut multiplexer les entrées avec un nombre réduit de portes de transmission. Dans certains modes de réalisation avantageux, le multiplexeur peut comprendre en outre une première entrée de commande et une première entrée de commande inversée ; et une deuxième entrée de commande et une deuxième entrée de commande inversée, dans lequel le premier signal de commande est appliqué à l'entrée de la première entrée de commande et le deuxième signal de commande est appliqué à l'entrée de la deuxième entrée de commande, et une version inversée du premier signal de commande est appliquée à l'entrée de la première entrée de commande inversée et une version inversée du deuxième signal de commande est appliquée à l'entrée de la deuxième entrée de commande inversée. Grâce à cette approche, le multiplexeur peut être commandé d'une manière simple et efficace.

Dans certains modes de réalisation avantageux, les premières grilles des premier et deuxième transistors à deux grilles peuvent être connectées chacune à une entrée différente parmi la première entrée de commande et la première entrée de commande inversée et les deuxièmes grilles des premier et deuxième transistors à deux grilles peuvent être connectées à la même entrée parmi la deuxième entrée de commande et la deuxième commande inversée, ou les premières grilles des premier et deuxième transistors à deux grilles peuvent être connectées à la même entrée parmi la première entrée de commande et la première entrée de commande inversée et les deuxièmes grilles des premier et deuxième transistors à deux grilles peuvent être connectées chacune à une entrée différente parmi la deuxième entrée de commande et la deuxième entrée de commande inversée, ou les premières grilles des premier et deuxième transistors à deux grilles peuvent être connectées chacune à une entrée différente parmi la première entrée de commande et la première entrée de commande inversée et les deuxièmes grilles des premier et deuxième transistors à deux grilles peuvent être connectées chacune à une entrée différente parmi la deuxième entrée de commande et la deuxième entrée de commande inversée. Grâce à cette approche, le multiplexeur peut être réalisé d'une manière souple. Dans certains modes de réalisation avantageux, le multiplexeur peut comprendre en outre une troisième entrée et/ou une quatrième entrée ; dans lequel la sortie est connectée en outre à la troisième entrée par l'intermédiaire d'une troisième porte de transmission et/ou à la quatrième entrée par l'intermédiaire d'une quatrième porte de transmission, la troisième porte de transmission comprend au moins un troisième transistor à deux grilles et la quatrième porte de transmission comprend au moins un quatrième transistor à deux grilles et chacun des troisième et quatrième transistors à deux grilles possède une première grille commandée en se basant sur un premier signal de commande et une deuxième grille commandée en se basant sur un deuxième signal de commande. Grâce à cette approche, le multiplexeur peut multiplexer plusieurs entrées avec un nombre réduit de portes de transmission. Dans certains modes de réalisation avantageux, l'un quelconque des transistors à deux grilles peut être un transistor quelconque parmi un transistor SOI partiellement appauvri et/ou un transistor SOI entièrement appauvri et/ou un finfet. Grâce à cette approche, le multiplexeur peut être mis en oeuvre pour une fabrication en grande quantité. Dans certains modes de réalisation avantageux, la tension de seuil de l'un quelconque des transistors à deux grilles peut être commandée au moins par une grille parmi la première grille et/ou la deuxième grille à une valeur rendant le transistor non conducteur, indépendamment de la tension appliquée sur l'autre grille. Grâce à cette approche, le multiplexeur peut être réalisé avec un nombre réduit de transistors à deux grilles.

De plus, la présente invention peut concerner un tableau de correspondance comprenant au moins un premier moyen de mémorisation et un deuxième moyen de mémorisation ; et un premier multiplexeur selon l'une quelconque des revendications précédentes ; dans lequel, la première entrée du premier multiplexeur est connectée au premier moyen de mémorisation et la deuxième entrée du multiplexeur est connectée au deuxième moyen de mémorisation.

Grâce à cette approche, un tableau de correspondance ayant un nombre réduit de transistors peut être mis en oeuvre. En conséquence, la consommation de puissance et la surface de silicium peuvent être réduites, tandis que le rendement et la vitesse peuvent être accrus.

Dans certains modes de réalisation avantageux, le tableau de correspondance peut comprendre en outre un troisième moyen de mémorisation et un quatrième moyen de mémorisation ; un deuxième multiplexeur selon l'un quelconque des modes de réalisation précédents ; et un troisième multiplexeur selon l'un quelconque des modes de réalisation précédents ; dans lequel, les premier et deuxième multiplexeurs sont tous deux commandés en se basant sur le premier signal de commande et le deuxième signal de commande et la sortie du premier multiplexeur est connectée à la première entrée du troisième multiplexeur et la sortie du deuxième multiplexeur est connectée à la deuxième entrée du troisième multiplexeur. Grâce à cette approche, une construction modulaire du tableau de 15 correspondance procure la souplesse permettant de réaliser un tableau de correspondance d'une taille quelconque. De plus, la présente invention peut concerner un FPGA comprenant un tableau de correspondance selon les modes de réalisation ci-dessus, dans lequel le FPGA peut être programmé en fixant des valeurs dans le premier moyen de mémorisation et/ou le 20 deuxième moyen de mémorisation. Grâce à cette approche, un FPGA ayant un nombre réduit de transistors peut être mis en oeuvre. L'invention va être décrite plus en détail au moyen d'un exemple ci-après, en utilisant des modes de réalisation avantageux et en référence aux dessins. Les modes de 25 réalisation décrits constituent uniquement des configurations possibles dans lesquelles les caractéristiques individuelles peuvent toutefois, comme décrit ci-dessus, être mises en oeuvre indépendamment les unes des autres ou peuvent être omises. Des éléments identiques illustrés sur les dessins sont dotés de symboles de référence identiques. Les parties de la description concernant des éléments identiques illustrés sur les différents 30 dessins peuvent être ignorées. Sur les dessins : la figure 1 illustre schématiquement un multiplexeur selon un mode de réalisation de la présente invention ; la figure 1B illustre schématiquement une implantation possible d'une mise en oeuvre du multiplexeur de la figure 1 ; la figure 2 illustre schématiquement le comportement du multiplexeur de la figure 1 ; la figure 3 illustre schématiquement un tableau de correspondance selon un autre mode de réalisation de la présente invention ; la figure 3B illustre schématiquement une implantation possible d'une mise en oeuvre d'une partie du tableau de correspondance de la figure 3 ; et la figure 4 illustre schématiquement un tableau de correspondance. Un multiplexeur 1000 selon la présente invention est illustré sur la figure 1. Le multiplexeur 1000 possède quatre entrées 1051, 1052, 1053 et 1054, respectivement connectées à quatre registres 1021, 1022, 1023 et 1024. De plus, le multiplexeur 1000 possède quatre entrées de commande 1011, 1011N, 1012 et 1012N pour recevoir des signaux de commande. D'autre part, le multiplexeur 1000 possède un port de sortie 1041, connecté aux quatre entrées 1051 à 1054 par l'intermédiaire de quatre portes de transmission 1031 à 1034. En particulier, l'état ouvert/fermé des portes de transmission est commandé par l'intermédiaire de signaux de commande appliqués à l'entrée des entrées de commande 1011, 1011N, 1012 et 1012N. De façon plus spécifique, le multiplexeur 1000 est un multiplexeur 4 vers 1, permettant la connexion de l'un des quatre registres 1021 à 1024 au port de sortie 1041, en fonction des signaux de commande appliqués à l'entrée des entrées de commande 1011, 1011N, 1012 et 1012N. De façon encore plus spécifique, les signaux de commande appliqués à l'entrée des entrées de commande 1011 et 1011N sont déduits d'un signal de commande unique A qui est appliqué à l'entrée de l'entrée de commande 1011 et par l'intermédiaire d'une inversion effectuée par un inverseur 1061, à l'entrée de commande inversée 1011N. De façon similaire, les signaux de commande appliqués à l'entrée des entrées de commande 1012 et 1012N sont déduits d'un signal de commande unique B, qui est appliquée à l'entrée de l'entrée de commande 1012 et par l'intermédiaire d'une inversion effectuée par un inverseur 1062, à l'entrée de commande inversée 1012N. En conséquence, le multiplexeur 1000 de la figure 1 permet de choisir l'un des quatre registres 1021 à 1024 à connecter au port de sortie 1041 par l'intermédiaire des portes de transmission 1031 à 1034 en se basant sur les valeurs des signaux de commande A et B. Le principe de fonctionnement du multiplexeur va être décrit en détail ci-dessous. Bien que le multiplexeur 1000 ait été décrit comme comprenant quatre portes de transmission 1031 à 1034, la présente invention n'y est pas limitée. En variante ou de plus, le nombre de portes de transmission peut diminuer jusqu'à deux, réalisant ainsi un multiplexeur 2 vers 1. Ceci peut être réalisé par exemple en utilisant une combinaison quelconque de deux portes de transmission parmi les portes de transmission 1031 à 1034. Toujours en variante ou de plus, le nombre de portes de transmission peut être supérieur. De plus, bien que le multiplexeur 1000 ait été décrit comme étant connecté à quatre registres 1021 à 1024, la présente invention n'y est pas limitée. En variante ou de plus, à la place des registres, on peut entrer un signal quelconque dans l'une quelconque des entrées 1051 à 1054 du multiplexeur. Par exemple, l'une quelconque des entrées 1051 à 1054 peut être connectée à des signaux générés par d'autres circuits, comme il va être décrit ci-dessous. Comme on peut le voir sur la figure 1, dans le multiplexeur 1000, les quatre portes de transmission 1031 à 1034 sont réalisées par quatre transistors NMOS à deux grilles. De façon plus spécifique, chacun des transistors à deux grilles possède une première grille et une deuxième grille. En particulier, le transistor à deux grilles réalisant la porte de transmission 1031 possède une première grille 1031A et une deuxième grille 1031B. Le transistor à deux grilles réalisant la porte de transmission 1032 possède une première grille 1032A et une deuxième grille 1032B. Le transistor à deux grilles réalisant la porte de transmission 1033 possède une première grille 1033A et une deuxième grille 1033B. Le transistor à deux grilles réalisant la porte de transmission 1034 possède une première grille 1034A et une deuxième grille 1034B. La figure 1B illustre une implantation possible d'une mise en oeuvre 1000B du multiplexeur 1000 de la figure 1. L'implantation 1000B comprend quatre transistors à deux grilles, chacun mettant en oeuvre l'une des portes de transmission 1031 à 1034. Les transistors à deux grilles sont organisés en deux rangées, de telle sorte que deux transistors verticalement adjacents puissent partager une grille arrière commune. En particulier, les transistors réalisant les portes de transmission 1034 et 1032 partagent une grille arrière commune 1611, connectée au signal de commande A. De façon similaire, les transistors réalisant les portes de transmission 1031 et 1033 partagent une grille arrière commune 1612, connectée à la version inversée du signal de commande A. En conséquence, la grille arrière 1611 met en oeuvre la première grille 1032A et la première grille 1034A tandis que la grille arrière 1612 met en oeuvre la première grille 1031A et la première grille 1033A.

Ceci permet d'obtenir une implantation compacte et de diminuer le nombre de contacts des grilles arrière 1611 et 1612. En variante ou de plus, les transistors verticalement adjacents peuvent partager une grille supérieure commune, de façon à diminuer le nombre de contacts vers les grilles supérieures. De plus, les quatre transistors possèdent chacun une source, un drain et une grille supérieure. La grille supérieure 1621 appartient au transistor mettant en oeuvre la porte de transmission 1031 et correspond à la deuxième grille 1031B. De façon similaire, les grilles supérieures 1622, 1623 et 1624 appartiennent chacune aux transistors mettant en oeuvre la porte de transmission 1032, 1033 et 1034 et correspondent respectivement à la deuxième grille 1032B, 1033B et 1034B. De plus, bien que la première grille 1031A à 1034A de chaque transistor soit réalisée, dans l'implantation 1000B, sous la forme d'une grille arrière 1611 à 1612, tandis que la deuxième grille 1031B à 1034B est réalisée sous la forme d'une grille supérieure 1621 à 1624, l'invention n'y est pas limitée et les grilles peuvent être permutées, de manière à réaliser la première grille 1031A à 1034A sous la forme d'une grille supérieure 1621 à 1624 et la deuxième grilles 1031B à 1034B sous la forme d'une grille arrière 1611 à 1612. Bien que dans le mode de réalisation ci-dessus, pour faciliter l'explication, chaque porte de transmission soit réalisée par un unique transistor NMOS à deux grilles, la présente invention n'y est pas limitée. En variante ou de plus, chaque porte de transmission peut être réalisée par un transistor PMOS à deux grilles et/ou par un couple CMOS à deux grilles de transistors NMOS et PMOS à deux grilles. De façon plus générale, chaque porte de transmission 1031 à 1034 peut être réalisée par un circuit comportant au moins deux ports de commande se comportant comme décrit en référence à la figure 2. Le comportement du multiplexeur 1000 va maintenant être décrit en référence aux figures 1 et 2. La figure 2 représente un tableau illustrant schématiquement le fonctionnement du multiplexeur 1000 de la figure 1. En particulier, la figure 2 possède sept colonnes 2001 à 2007, chacune d'entre elles possédant cinq rangées. La rangée supérieure de chaque colonne contient une référence correspondant aux numéros de référence respectifs de la figure 1. En particulier, la première rangée de la colonne 2001 contient le symbole de référence A concernant le signal de commande A de la figure 1. La première rangée de la colonne 2002 contient le symbole de référence B concernant le signal de commande B de la figure 1. La première rangée de la colonne 2003 contient le symbole de référence 1031 concernant l'état de la porte de transmission 1031 de la figure 1. La première rangée de la colonne 2004 contient le symbole de référence 1032 concernant l'état de la porte de transmission 1032 de la figure 1. La première rangée de la colonne 2005 contient le symbole de référence 1033 concernant l'état de la porte de transmission 1033 de la figure 1. La première rangée de la colonne 2006 contient le symbole de référence 1034 concernant l'état de la porte de transmission 1034 de la figure 1. Enfin, la première rangée de la colonne 2007 contient le symbole de référence 1041 concernant la valeur présente sur le port de sortie 1041 de la figure 1, lorsque les signaux d'entrée A et B reçoivent les valeurs de la rangée correspondante de la figure 2. La deuxième jusqu'à la cinquième rangée de chacune des colonnes 2001 à 2002 indiquent des valeurs logiques schématiques pour les signaux de commande A et B. Pour faciliter l'explication, seules les valeurs des signaux de commande A et B sont indiquées.

On comprendra que ces signaux sont respectivement appliqués à l'entrée des entrées de commande 1011 et 1012, tandis que les versions inversée des signaux de commande A et B sont respectivement appliquées aux entrées des entrées de commande inversées 1011N et 1012N. En suivant l'exemple de la figure 1, dans lequel les portes de transmission 1031 à 1034 sont réalisées avec des transistors NMOS à deux grilles, la deuxième jusqu'à la cinquième rangée des colonnes 2003 à 2006 indiquent l'état de chacun des transistors respectifs, en supposant qu'ils sont du type NMOS. En particulier, chacune des colonnes 2003 à 2006 fournit deux indications, séparées par une virgule : le terme « LVT » indique que le transistor respectif possède une faible tension de seuil et le terme « HVT » indique que le transistor respectif possède une tension de seuil élevée. De plus, le terme « on » indique que le transistor respectif est conducteur, c'est-à-dire fermé, tandis que le terme « off » indique que le transistor respectif n'est pas conducteur, c'est-à-dire ouvert. Lorsque l'une quelconque des deux grilles de chacun des transistors à deux grilles est à un niveau logique bas, la tension de seuil du transistor est à l'état haut, par exemple supérieure à la tension d'alimentation et le transistor est ouvert, c'est-à-dire qu'il ne conduit pas, indépendamment du signal appliqué à l'entrée de la grille restante. Par exemple, en référence à la colonne 2005, un exemple spécifique va être décrit ci-dessous. Dans la deuxième rangée de la colonne 2005, à la fois le signal de commande A appliqué à l'entrée de l'entrée de commande 1011 et le signal de commande B appliqué à l'entrée de l'entrée de commande 1012 ont une valeur logique basse. En conséquence, le transistor NMOS à deux grilles réalisant la porte de transmission 1033 reçoit une valeur logique basse sur sa deuxième grille 1033B. Ceci force alors sa tension de seuil à une valeur haute, comme indiqué par le terme « HVT ». Même si la première grille 1033A possède une valeur logique haute appliquée à son entrée, en raison du signal de commande A inversé par l'inverseur 1061 connecté à l'entrée de commande inversée 1011N, ceci ne suffit pas pour fermer le transistor. En conséquence, la porte de transmission 1063 ne conduit pas, c'est-à-dire qu'elle reste ouverte, comme indiqué par le terme « off ».

Dans la quatrième rangée de la colonne 2005, le signal de commande A possède une valeur logique haute tandis que le signal de commande B possède une valeur logique basse. De façon similaire à ce qui précède, la valeur logique basse sur la deuxième grille 1033B force une tension de seuil haute « HVT » sur le transistor. De plus, le transistor reçoit une valeur logique basse sur la première grille 1033A. En conséquence, la porte de transmission 1033 ne conduit pas, c'est-à-dire qu'elle reste ouverte, comme indiqué par le terme « off ». Dans la cinquième rangée de la colonne 2005, les deux signaux de commande A et B ont une valeur logique haute. Dans ce cas, le signal appliqué à l'entrée de la deuxième grille 1033B du transistor par l'intermédiaire de l'entrée de commande 1012 est à un niveau logique haut, forçant ainsi une valeur basse de la tension de seuil LVT sur le transistor. Dans cette situation, le comportement du transistor est alors décidé par la valeur logique restante appliquée à l'entrée de la grille restante. Puisque la valeur appliquée à l'entrée de la première grille 1033A, par l'intermédiaire de l'entrée de commande inversée 1011N, est à un niveau logique bas, la porte de transmission 1033 est ouverte, c'est-à-dire qu'elle ne conduit pas, comme indiqué par le terme « off ». D'autre part, dans la troisième rangée de la colonne 2005, la porte de transmission 1033 conduit, comme indiqué par le terme « on ». En particulier, le signal appliqué à l'entrée de la deuxième grille 1033B possède une valeur haute, commandant ainsi la tension de seuil du transistor à un niveau bas « LVT ». En même temps, la valeur appliquée en entrée à la première grille 1033A possède une valeur logique haute. En conséquence, le transistor est fermé et la porte de transmission est conductrice. De façon plus générale, en raison de l'effet de l'une des deux grilles de chacun des transistors à deux grilles, la tension de seuil peut être fixée à une valeur haute HVT ou à une valeur basse LVT. Lorsqu'elle est fixée à une valeur haute HVT, l'effet de la grille restante n'est pas suffisant pour fermer le transistor. Lorsqu'elle est fixée à LVT, le transistor est ouvert ou fermé, en fonction de la valeur sur la grille restante. Ceci peut être réalisé par exemple en utilisant des transistors SOI entièrement appauvris (FD), des transistors SOI partiellement appauvris (PD) et/ou des Finfets. Bien que dans l'exemple ci-dessus l'effet de la tension de seuil ait été montré en exemple comme étant commandé par l'une des deux grilles 1033A ou 1033B, la présente invention n'y est pas limitée. En particulier, les deux grilles peuvent avoir un effet symétrique sur la tension de seuil des transistors. En conséquence, pour l'un quelconque des transistors, les connexions aux deux grilles peuvent être inversées. En variante ou de plus, l'une des deux grilles peut avoir un impact plus important que l'autre grille sur la tension de seuil. Par exemple, dans le cas des transistors FDSOI, une tension supérieure et appropriée peut devoir être appliquée sur la grille arrière, par rapport au cas d'un transistor symétrique, afin d'obtenir le même effet. L'utilisation de transistors à deux grilles peut être avantageuse pour des mises en oeuvre avec une alimentation (VDD) inférieure à 1 V, avec une tension de seuil nominale dans la gamme de 0,3 V à 0,4 V ou plus. Le terme tension de seuil signifie la tension de seuil du transistor lorsque la deuxième grille est à 0 V. Par exemple, une mise en oeuvre avantageuse peut utiliser une valeur de VDD d'environ 0,5 V avec une VT nominale de 0,6 V. Dans le cas d'un NMOS, si une seule grille est à l'état haut, le transistor est alors bloqué, car l'unique transistor n'est pas capable de passer outre la tension de seuil haute, tandis que si les deux grilles sont à l'état haut, la tension de seuil est abaissée et le transistor est passant. Les cas restants, correspondant aux colonnes 2003, 2004 et 2006, peuvent être déterminés d'après le comportement décrit de la colonne 2005. En conséquence, comme on peut le voir sur la figure 1, par rapport à la figure 4, la présente invention permet la réalisation d'un multiplexeur 4 vers 1 en utilisant seulement quatre transistors pour les portes de transmission 1031 à 1034 au lieu de six transistors, comme dans le cas de la figure 4. En conséquence, le multiplexeur de la figure 1 permet d'obtenir la même fonctionnalité avec un nombre réduit de transistors. Ceci correspond alors à la fourniture de la même fonctionnalité avec une surface de silicium moindre, une puissance inférieure et une vitesse plus rapide. Bien que le multiplexeur de la figure 1 ait été décrit comme étant un multiplexeur 4 vers 1, la présente invention n'y est pas limitée. En variante ou de plus, l'invention peut être mise en oeuvre sous la forme d'un multiplexeur 2 vers 1 par exemple, en utilisant une quelconque combinaison de deux portes de transmission parmi les portes de transmission 1031 à 1034. Toujours en variante ou de plus, l'invention peut être mise en oeuvre sous la forme d'un multiplexeur 3 vers 1 par exemple, en utilisant une quelconque combinaison de trois portes de transmission parmi les portes de transmission 1031 à 1034. De façon plus générale, on peut mettre en oeuvre un quelconque rapport de multiplexage.

Dans le multiplexeur 1000, les portes de transmission 1031 à 1034 ont été décrites comme étant réalisées avec un unique transistor NMOS à deux grilles. Toutefois, la présente invention n'y est pas limitée. En variante ou de plus, l'une quelconque des portes de transmission peut être réalisée avec un transistor PMOS à deux grilles ou avec un couple CMOS complémentaire de transistors NMOS à deux grilles et PMOS à deux grilles. Toujours en variante ou de plus, une quelconque structure permettant un comportement tel que celui qui est illustré sur la figure 2 peut être mise en oeuvre. La figure 3 représente un autre mode de réalisation, selon la présente invention. En particulier, la figure 3 illustre un tableau de correspondance 3000, qui est réalisé en utilisant cinq multiplexeurs 1000, comme défini dans le mode de réalisation décrit ci-dessus. De façon plus spécifique, chacun des multiplexeurs 3100 à 3500 correspond au multiplexeur 1000 de la figure 1. Pour faciliter l'explication, seules les entrées du multiplexeur 3100 ont reçu explicitement des numéros de référence assignés correspondant à ceux qui sont utilisés sur la figure 1. Il est néanmoins voulu que les entrées illustrées des multiplexeurs 3200 à 3500 correspondent à celles du multiplexeur 3100. Chacun des multiplexeurs 3100 à 3400 possède des entrées 1051 à 1054 connectées à quatre registres. Par exemple les entrées 1051 à 1054 du multiplexeur 3100 sont connectées aux registres 3121 à 3124. D'autre part, les entrées 1051 à 1054 du multiplexeur 3500 sont connectées à la sortie 1041 des multiplexeurs 3100 à 3400. En d'autres termes, les cinq multiplexeurs 3100 à 3500 sont cinq multiplexeurs 4 vers 1, où les multiplexeurs 3100 à 3400 sont connectés aux registres tandis que le multiplexeur 3500 est connecté en cascade aux quatre sorties des multiplexeurs 3100 à 3400. Les signaux de commande des multiplexeurs 3100 à 3400 sont partagés. En particulier, les entrées de commande 1011, 1011N, 1012 et 1012N sont toutes respectivement connectées au signal de commande A, à la version inversée du signal de commande A, au signal de commande B et à la version inversée du signal de commande B. En conséquence par exemple, lorsque les signaux de commande A et B sont mis à 0 et 0, la sortie 1041 du multiplexeur 3100 est connectée au registre 3121. De façon similaire, la sortie 1041 du multiplexeur 3200 est connectée au registre 3221, la sortie 1041 du multiplexeur 3200 est connectée au registre 3221 et la sortie 1041 du multiplexeur 3400 est connectée au registre 3421. D'autre part, les signaux de commande C et D, ainsi que leurs versions inversées respectives, sont connectés aux entrées de commande du multiplexeur 3500. En particulier, le signal de commande C, sa version inversée, le signal de commande D et sa version inversée sont connectés aux entrées de commande 1011, 1011N, 1012 et 1012N. En conséquence, le multiplexeur 3500 autorise un niveau supplémentaire de sélection entre les sorties des multiplexeurs 3100 à 3500. En référence à l'exemple ci-dessus, dans lequel les signaux de commande A et B sont mis à 0 et 0, en mettant les signaux de commande C et D à 0 et 0, le registre 3121 est connecté à la sortie 3041 du tableau de correspondance 3000, correspondant à la sortie 1041 du multiplexeur 3500. En conséquence, la structure réalisée sur la figure 3 permet de connecter seize registres au port de sortie 3041 au moyen de cinq multiplexeurs 3100 à 3500. Ceci signifie alors que le tableau de correspondance 3000 peut fonctionner avec vingt transistors à deux grilles, dans le cas où chacun des multiplexeurs 3100 à 3500 est réalisé comme illustré dans le mode de réalisation de la figure 1. Ceci procure un avantage par rapport à la réalisation correspondante suivant la technique illustrée sur la figure 4. En fait, une telle architecture, lorsqu'elle adresse 16 registres, nécessite la présence de trente transistors.

En conséquence, le nombre de transistors est réduit, ce qui implique une moindre utilisation de surface de silicium. Ceci signifie alors que les coûts sont réduits et le rendement est accru. De plus, le signal allant du registre 3121 à la sortie 3041 ne traverse que deux transistors. Dans l'architecture de la figure 4, le même signal traverse quatre transistors. Ceci implique alors que le signal est plus lent pour parvenir à la sortie.

De plus, puisque le signal a traversé moins de transistors, il existe un besoin réduit de répéteurs. Ceci améliore alors la vitesse, tout en diminuant la surface, la consommation de puissance et les coûts. La figure 3B illustre une implantation possible d'une mise en oeuvre du tableau de correspondance 3000.

Comme on peut le voir, bien que la présente invention n'y soit pas limitée et que les multiplexeurs 3100 à 3500 puissent être disposés dans un ordre quelconque, l'implantation peut avantageusement être réalisée sur une unique rangée, an alignant la pluralité de multiplexeurs 3100 à 3500. Chaque multiplexeur de la pluralité de multiplexeurs 3100 à 3500 peut être réalisé d'une manière similaire à celle qui est illustrée sur l'implantation 1000B.

Grâce à cet agencement, les registres 3121 à 3124 peuvent être disposés de part et d'autre de l'implantation 3000B, ce qui facilite la connexion avec les registres, par exemple les connexions de sélection et de positionnement des registres, ainsi que les connexions d'alimentation.

Les connexions des registres 3121 à 3124 aux multiplexeurs 3100 à 3400 sont illustrées par des lignes en pointillés, afin d'indiquer que ce sont des connexions logiques et pas nécessairement des connexions physiques conformées comme telles. Les registres peuvent par exemple être disposés d'une manière en quinconce sur un ou plusieurs côtés de l'implantation 3000B. En variante ou de plus, les registres peuvent être placés dans une unique rangée mais le pas entre les registres peut être plus grand que le pas des connexions correspondantes dans les multiplexeurs 3100 à 3400, car le multiplexeur 3500 placé entre les multiplexeurs 3200 et 3300 ne nécessite pas de connexion aux registres. De plus, le placement du multiplexeur 3500 entre les multiplexeurs 3100, 3200 et 3500, 3400 permet d'acheminer les connexions de la sortie 1041 de chacun des multiplexeurs 3100 à 3400 vers les entrées du multiplexeur 3500 sur une seule couche métallique, sans superposition.

Claims (9)

1. REVENDICATIONS1. Multiplexeur (1000) comprenant au moins une première entrée (1051) et une deuxième entrée (1052, 1053, 1054) ; et une sortie (1041) connectée à la première entrée par l'intermédiaire d'une première porte de transmission (1031) et à la deuxième entrée par l'intermédiaire d'une deuxième porte de transmission (1032, 1033, 1034), dans lequel la première porte de transmission comprend au moins un premier transistor à deux grilles et la deuxième porte de transmission comprend au moins un deuxième transistor à deux grilles, et chacun des premier et deuxième transistors à deux grilles possède une première grille (1031A, 1032A, 1033A, 1034A) commandée en se basant sur un premier signal de commande (A) et une deuxième grille (1031B, 1032B, 1033B, 1034B) commandée en se basant sur un deuxième signal de commande (B).
2. 2. Multiplexeur selon la revendication 1, comprenant en outre une première entrée de commande (1011) et une première entrée de commande inversée (1011N) ; et une deuxième entrée de commande (1012) et une deuxième entrée de commande inversée (1012N), dans lequel le premier signal de commande (A) est appliqué à l'entrée de la première entrée de commande et le deuxième signal de commande (B) est appliqué à l'entrée de la deuxième entrée de commande, et une version inversée du premier signal de commande est appliquée à l'entrée de la première entrée de commande inversée et une version inversée du deuxième signal de commande est appliquée à l'entrée de la deuxième entrée de commande inversée.
3. 3. Multiplexeur selon la revendication 2, dans lequel les premières grilles (1031A, 1032A) des premier et deuxième transistors à deux grilles sont connectées chacune à une entrée différente parmi la première entrée de commande et la première entrée de commande inversée et les deuxièmes grilles (1031B, 1032B) des premier et deuxième transistors à deux grilles sont connectées à la même entrée parmi la deuxième entrée de commande et la deuxième commande inversée, ou les premières grilles (1031A, 1032A) des premier et deuxième transistors à deux grilles sont connectées à la même entrée parmi la première entrée de commande et la première entrée de commande inversée et les deuxièmes grilles (1031B, 1032B) des premier et deuxième transistors à deux grilles sont connectées chacune à une entréedifférente parmi la deuxième entrée de commande et la deuxième entrée de commande inversée, ou les premières grilles (1031A, 1034A) des premier et deuxième transistors à deux grilles sont connectées chacune à une entrée différente parmi la première entrée de commande et la première entrée de commande inversée et les deuxièmes grilles (1031B, 1034B) des premier et deuxième transistors à deux grilles sont connectées chacune à une entrée différente parmi la deuxième entrée de commande et la deuxième entrée de commande inversée.
4. 4. Multiplexeur selon l'une quelconque des revendications précédentes, comprenant en outre une troisième entrée (1053) et/ou une quatrième entrée (1054) ; dans lequel la sortie est connectée en outre à la troisième entrée par l'intermédiaire d'une troisième porte de transmission (1033) et/ou à la quatrième entrée par l'intermédiaire d'une quatrième porte de transmission (1034), la troisième porte de transmission comprend au moins un troisième transistor à deux grilles et la quatrième porte de transmission comprend au moins un quatrième transistor à deux grilles, et chacun des troisième et quatrième transistors à deux grilles possède une première grille (1033A, 1034A) commandée en se basant sur un premier signal de commande (A) et une deuxième grille (1033B, 1034B) commandée en se basant sur un deuxième signal de commande (B).
5. 5. Multiplexeur selon l'une quelconque des revendications précédentes, dans lequel l'un quelconque des transistors à deux grilles est un transistor quelconque parmi un transistor SOI partiellement appauvri ou un transistor SOI entièrement appauvri ou un finfet.
6. 6. Multiplexeur selon l'une quelconque des revendications précédentes, dans lequel la tension de seuil de l'un quelconque des transistors à deux grilles est commandée au moins par une grille parmi la première grille et/ou la deuxième grille à une valeur rendant le transistor non conducteur, indépendamment de la tension appliquée sur l'autre grille.
7. 7. Tableau de correspondance comprenant au moins un premier moyen de mémorisation (1021, 3121) et un deuxième moyen de mémorisation (1022, 1023, 1024, 3122, 3123, 3124) ; etun premier multiplexeur (3100) selon l'une quelconque des revendications précédentes ; dans lequel, la première entrée du premier multiplexeur est connectée au premier moyen de mémorisation et la deuxième entrée du multiplexeur est connectée au deuxième moyen de mémorisation.
8. 8. Tableau de correspondance selon la revendication 7, comprenant en outre un troisième moyen de mémorisation (3221) et un quatrième moyen de mémorisation (3222, 3223, 3224) ; un deuxième multiplexeur (3200) selon l'une quelconque des revendications 1 à 6 ; et un troisième multiplexeur (3500) selon l'une quelconque des revendications 1 à 6 ; dans lequel, les premier et deuxième multiplexeurs sont tous deux commandés en se basant sur le premier signal de commande (A) et le deuxième signal de commande (B), et la sortie du premier multiplexeur est connectée à la première entrée du troisième multiplexeur et la sortie du deuxième multiplexeur est connectée à la deuxième entrée du troisième multiplexeur.
9. 9. FPGA comprenant un tableau de correspondance selon la revendication 7 ou 8, dans lequel le FPGA peut être programmé en fixant des valeurs dans le premier moyen 20 de mémorisation et/ou le deuxième moyen de mémorisation.