JPH05206273A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH05206273A
JPH05206273A JP3297557A JP29755791A JPH05206273A JP H05206273 A JPH05206273 A JP H05206273A JP 3297557 A JP3297557 A JP 3297557A JP 29755791 A JP29755791 A JP 29755791A JP H05206273 A JPH05206273 A JP H05206273A
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wiring
semiconductor integrated
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clock
respective blocks
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睦男 齋藤
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    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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    • H—ELECTRICITY
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Abstract

(57)【要約】 【目的】階層的レイアウト手法を用いて設計される半導
体集積回路装置において、各ブロックへのクロック信号
をブロック間の配線領域（チャネル）に制限されること
なく自由に敷設できるようにする。 【構成】クロック信号が供給されるマクロブロックを含
む各ブロックのセルへのクロック入力端子Ｇ１に特定層
の配線層を使い供給できるようにスルーホールＴ１を備
えていて、各ブロックへのクロック信号を特定の配線層
に限定して優先して接続するようにしている。次に、各
ブロック間の信号線を接続するようにする。 【効果】以上説明したように本発明によれば、各ブロッ
クへのクロック信号が各ブロック間の配線領域に制限さ
れることなく自由に敷設することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置（以
下ＬＳＩという）のクロック配線方法に係り、特に階層
的レイアウト手法によって構成されたＬＳＩのクロック
配線方法に関する。
【０００２】
【従来の技術】基本機能を実現するセルの組合わせとセ
ル間の配線によって所望の回路動作を実現するＬＳＩに
おいてレイアウト設計を行う際は、回路の大規模化に伴
って工数・処理時間は指数関数的に増加するため、回路
全体を一度にレイアウトするには莫大な時間及び労力を
費やすことになる。そこで、回路を取扱いやすい規模の
ブロックに分割し、予め設計されたマクロブロックを除
くそれぞれのブロックに対して個別に配置配線を実行し
た後にブロック間の配線を行うといった階層的レイアウ
ト設計手法が広く用いられている。
【０００３】上記レイアウトに際しては、クロック信号
を供給されるべきフリップフロップなどのセル（被供給
セル）の数も増加し、各ブロック中に供給されるクロッ
ク信号も互いに同期がとれていなければならないためそ
の接続方法が重要な問題となってくる。具体的な方法と
しては、ＬＳＩに設けられたクロック発生源と各ブロッ
クのクロック端子間をいもずる式又は、１対１に接続す
る方法がある。
【０００４】図４はＤ−ラッチフリップフロップの回路
図であり、図３は図４のＡ部の概略パターン図（図３
（ａ））と、その回路図（図３（ｂ））である。従来は
図３（ａ）に示すように、多結晶シリコン層Ｇ１にクロ
ック信号（ＣＬＫ）が供給される様になっていた。
【０００５】
【発明が解決しようとする課題】この従来の半導体集積
回路には以下の問題点がある。
【０００６】ブロックの回路構成の違いによって、ク
ロック信号は多結晶シリコンＧ１に入力されるまでの配
線が長くなり配線経路及び各ブロックでの負荷状態での
違いによりクロック信号の特性にずれが生じる。
【０００７】クロック信号が入力される多結晶シリコ
ンＧ１の配線が長くなるので、寄生抵抗が生じ、又、セ
ル面積が増大する。
【０００８】
【課題を解決するための手段】本発明は階層的レイアウ
ト手法を用いて設計されたＬＳＩにおいて、個別に配置
配線を行う単位であるブロック（セルから成るブロック
及びマクロブロック）間の配線領域（チャネル）に制限
されることなくクロック信号を自由に敷設できるよう
に、クロック信号を供給されるマクロブロックを含む各
ブロックのセルへのクロック入力端子に特定層の配線層
を使い供給できるようにスルーホールを備えている。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
【００１０】図１，図２は本発明を適用したＤ−ラッチ
フリップフロップ回路図（図４参照）のＡ部のパターン
図である。図１では、第２層アルミニウム配線を経由し
て入力されたクロック信号（ＣＬＫ）がスルーホールＴ
１を介して第１層アルミニウム配線Ａ１、さらに多結晶
シリコン層Ｇ１に接続されている。第２層アルミニウム
配線は、第１図において、水平又は垂直に自由に接続さ
れるので、ここでは図示していない。
【００１１】図２は、第３層アルミニウム配線を経由し
てクロック信号が入力される例であり、図１と同様にス
ルーホールＴ２及びスルーホールＴ１を介して多結晶シ
リコン層Ｇ１にクロック信号が供給される。
【００１２】本発明によれば、図１及び図２に示したよ
うに第２層アルミニウム配線及び第３層アルミニウム配
線を使いＬＳＩのレイアウト設計時にＬＳＩのクロック
発生源から各ブロックへのクロック信号を等長配線とす
るべく、各ブロックのセルへのクロック入力端子にスル
ーホールを設けている。
【００１３】
【発明の効果】以上説明したように、本発明によれば、
階層的レイアウトにおいて、ＬＳＩのクロック発生源か
ら各ブロックのクロック入力端子へのクロック配線を特
定の配線層に限定して優先して接続することで、各ブロ
ック間の配線領域（チャネル）に制限されることなく自
由に敷設することができる効果を有する。
【００１４】又、多結晶シリコンの長さが短かくなるの
でセル面積を小さくできる利点がある。
【図面の簡単な説明】
【図１】本発明の一実施例を示す平面配線パターン図
【図２】本発明の他の実施例を示す平面配線パターン図
【図３】従来の配線を示す平面パターン図（ａ）と等価
回路図（ｂ）
【図４】本発明を説明するためのＤ−ラッチフリップフ
ロップの回路図
【符号の説明】
ＶＤＤ 第１層電源配線 ＧＮＤ 第１層接地配線 ＮＷ Ｎ型ウェル Ｐ ＰチャネルＭＯＳトランジスタ Ｎ ＮチャネルＭＯＳトランジスタ Ｃ コンタクト Ｔ１，Ｔ２ スルーホール Ｇ１，Ｇ２ 多結晶シリコン層 Ａ１ 第１層アルミニウム配線 Ａ２ 第２層アルミニウム配線

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 半導体集積回路装置のレイアウト設計に
    際して、回路の構成要素を複数のブロックに分割し、予
    め設計されたマクロブロックを除く各ブロック内の配線
    処理を行う階層的レイアウト手法によって設計される半
    導体集積回路装置において、クロック信号が供給される
    マクロブロックを含む各ブロックのセルへのクロック入
    力端子に特定層の配線層を使い供給するべくスルーホー
    ルを備えたことを特徴とする半導体集積回路。
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