JP2005065178A - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP2005065178A JP2005065178A JP2003296247A JP2003296247A JP2005065178A JP 2005065178 A JP2005065178 A JP 2005065178A JP 2003296247 A JP2003296247 A JP 2003296247A JP 2003296247 A JP2003296247 A JP 2003296247A JP 2005065178 A JP2005065178 A JP 2005065178A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- semiconductor integrated
- substrate potential
- integrated circuit
- potential control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 74
- 239000000758 substrate Substances 0.000 claims abstract description 192
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 25
- 238000010586 diagram Methods 0.000 description 13
- 238000005513 bias potential Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Abstract
【解決手段】 MOSトランジスタの基板電位またはソース電位制御の対象となる制御対象MOSトランジスタを含む論理回路18と、前記制御対象MOSトランジスタの基板電位を変化させる基板電位制御回路13と、前記制御対象MOSトランジスタのソース電位を変化させるソース電位制御回路16と、前記論理回路内部信号から基板電位制御回路13を制御するための基板電位制御信号14を生成する基板電位制御信号生成回路12と、前記論理回路内部信号からソース電位制御回路16を制御するためのソース電位制御信号17を生成するソース電位制御信号生成回路15とを有し、基板電位制御信号14に基づいて基板電位制御回路13を制御し、ソース電位制御信号17に基づいてソース電位制御回路16を制御する。
【選択図】 図1
Description
12 基板電位制御信号生成回路
13 基板電位制御回路
14 基板電位制御信号
15 ソース電位制御信号生成回路
16 ソース電位制御回路
17 ソース電位制御信号
18 制御対象MOSトランジスタを含む論理回路
21 制御対象PMOSトランジスタ
22 制御対象NMOSトランジスタ
23 PMOS基板電位制御回路
24 NMOS基板電位制御回路
25 PMOSソース電位制御回路
26 NMOSソース電位制御回路
31,32,33,34 クロックツリーを構成するインバータ
35 パルスジェネレータ
36 ラッチ
601 PMOS基板電位制御信号生成回路
602 PMOS基板電位制御回路
603,604,605 遅延調整回路
606 NMOS基板電位制御信号生成回路
607 NMOS基板電位制御回路
608,609,610 遅延調整回路
Vdd PMOS用通常電位
Vbp PMOS用バックバイアス電位
Vfp PMOS用フォワードバイアス電位
Vss NMOS用通常電位
Vbn NMOS用バックバイアス電位
Vfn NMOS用フォワードバイアス電位
Claims (16)
- MOSトランジスタの基板電位を制御する回路を含む半導体集積回路であって、基板電位制御の対象となる制御対象MOSトランジスタを含む論理回路と、前記制御対象MOSトランジスタの基板電位を変化させる基板電位制御回路と、前記論理回路内部の信号から前記基板電位制御回路を制御する制御信号を生成する基板電位制御信号生成回路とを有し、前記制御信号に基づいて前記基板電位制御回路を制御することを特徴とする半導体集積回路。
- MOSトランジスタのソース電位を制御する回路を含む半導体集積回路であって、ソース電位制御の対象となる制御対象MOSトランジスタを含む論理回路と、前記制御対象MOSトランジスタのソース電位を変化させるソース電位制御回路と、前記論理回路内部の信号から前記ソース電位制御回路を制御する制御信号を生成するソース電位制御信号生成回路とを有し、前記制御信号に基づいて前記ソース電位制御回路を制御することを特徴とする半導体集積回路。
- MOSトランジスタの基板電位及びソース電位を制御する回路を含む半導体集積回路であって、基板電位またはソース電位制御の対象となる制御対象MOSトランジスタを含む論理回路と、前記制御対象MOSトランジスタの基板電位を変化させる基板電位制御回路と、前記制御対象MOSトランジスタのソース電位を変化させるソース電位制御回路と、前記論理回路内部の信号から前記基板電位制御回路を制御する基板電位制御信号を生成する基板電位制御信号生成回路と、前記論理回路内部の信号から前記ソース電位制御回路を制御するソース電位制御信号を生成するソース電位制御信号生成回路とを有し、前記基板電位制御信号に基づいて前記基板電位制御回路を制御し、前記ソース電位制御信号に基づいて前記ソース電位制御回路を制御することを特徴とする半導体集積回路。
- 請求項1記載の半導体集積回路において、前記基板電位制御回路は、論理的に等しく物理的に位置が近い複数の制御対象MOSトランジスタの基板電位を1つの基板電位制御回路で制御することを特徴とする半導体集積回路。
- 請求項2記載の半導体集積回路において、前記ソース電位制御回路は、論理的に等しく物理的に位置が近い複数の制御対象MOSトランジスタのソース電位を1つのソース電位制御回路で制御することを特徴とする半導体集積回路。
- 請求項3記載の半導体集積回路において、前記基板電位制御回路は、論理的に等しく物理的に位置が近い複数の制御対象MOSトランジスタの基板電位を1つの基板電位制御回路で制御し、前記ソース電位制御回路は、論理的に等しく物理的に位置が近い複数の制御対象MOSトランジスタのソース電位を1つのソース電位制御回路で制御することを特徴とする半導体集積回路。
- 請求項4記載の半導体集積回路において、前記制御対象MOSトランジスタは、クロックツリーに含まれるトランジスタであり、同一の配線に接続する機能素子に含まれるトランジスタであることを特徴とする半導体集積回路。
- 請求項4記載の半導体集積回路において、前記制御対象MOSトランジスタは、前記半導体集積回路の配置配線情報を、複数のエリアに分割することにより作成した制御対象エリア内に含まれるトランジスタのうち、論理的に同じ動作をするトランジスタであることを特徴とする半導体集積回路。
- 請求項5記載の半導体集積回路において、前記制御対象MOSトランジスタは、クロックツリーに含まれるトランジスタであり、同一の配線に接続する機能素子に含まれるトランジスタであることを特徴とする半導体集積回路。
- 請求項5記載の半導体集積回路において、前記制御対象MOSトランジスタは、前記半導体集積回路の配置配線情報を、複数のエリアに分割することにより作成した制御対象エリア内に含まれるトランジスタのうち、論理的に同じ動作をするトランジスタであることを特徴とする半導体集積回路。
- 請求項6記載の半導体集積回路において、前記制御対象MOSトランジスタは、クロックツリーに含まれるトランジスタであり、同一の配線に接続する機能素子に含まれるトランジスタであることを特徴とする半導体集積回路。
- 請求項6記載の半導体集積回路において、前記制御対象MOSトランジスタは、前記半導体集積回路の配置配線情報を、複数のエリアに分割することにより作成した制御対象エリア内に含まれるトランジスタのうち、論理的に同じ動作をするトランジスタであることを特徴とする半導体集積回路。
- 請求項1または請求項3記載の半導体集積回路において、前記基板電位制御回路は、前記制御信号に基づいて前記基板電位制御回路に供給される2つ以上の電位の中から1つの電位を選択し、前記制御対象MOSトランジスタの基板に供給することを特徴とする半導体集積回路。
- 請求項2または請求項3記載の半導体集積回路において、前記ソース電位制御回路は、前記制御信号に基づいて前記ソース電位制御回路に供給される2つ以上の電位の中から1つの電位を選択し、前記制御対象MOSトランジスタのソースに供給することを特徴とする半導体集積回路。
- 請求項1または請求項3記載の半導体集積回路において、前記制御対象MOSトランジスタは、制御対象PMOSトランジスタと制御対象NMOSトランジスタとにより構成され、前記基板電位制御回路は、前記制御対象PMOSトランジスタの基板電位を制御するPMOS基板電位制御回路と、前記制御対象NMOSトランジスタの基板電位を制御するNMOS基板電位制御回路により構成されることを特徴とする半導体集積回路。
- 請求項2または請求項3記載の半導体集積回路において、前記制御対象MOSトランジスタは、制御対象PMOSトランジスタと制御対象NMOSトランジスタとにより構成され、前記ソース電位制御回路は、前記制御対象PMOSトランジスタのソース電位を制御するPMOSソース電位制御回路と、前記制御対象NMOSトランジスタのソース電位を制御するNMOSソース電位制御回路により構成されることを特徴とする半導体集積回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003296247A JP4321678B2 (ja) | 2003-08-20 | 2003-08-20 | 半導体集積回路 |
CNB2004100702246A CN100365936C (zh) | 2003-08-20 | 2004-07-30 | 半导体集成电路 |
US10/921,290 US7123076B2 (en) | 2003-08-20 | 2004-08-19 | Semiconductor integrated circuit |
KR1020040065803A KR20050020698A (ko) | 2003-08-20 | 2004-08-20 | 반도체 집적 회로 |
US11/540,751 US7378899B2 (en) | 2003-08-20 | 2006-10-02 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003296247A JP4321678B2 (ja) | 2003-08-20 | 2003-08-20 | 半導体集積回路 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2005065178A true JP2005065178A (ja) | 2005-03-10 |
JP2005065178A5 JP2005065178A5 (ja) | 2006-09-07 |
JP4321678B2 JP4321678B2 (ja) | 2009-08-26 |
Family
ID=34213587
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003296247A Expired - Lifetime JP4321678B2 (ja) | 2003-08-20 | 2003-08-20 | 半導体集積回路 |
Country Status (4)
Country | Link |
---|---|
US (2) | US7123076B2 (ja) |
JP (1) | JP4321678B2 (ja) |
KR (1) | KR20050020698A (ja) |
CN (1) | CN100365936C (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009044220A (ja) * | 2007-08-06 | 2009-02-26 | Hitachi Ltd | 半導体集積回路 |
US8125846B2 (en) | 2009-01-20 | 2012-02-28 | Samsung Electronics Co., Ltd. | Internal voltage generating circuit of semiconductor memory device |
US9087714B2 (en) | 2010-09-01 | 2015-07-21 | Ricoh Electronic Devices Co., Ltd. | Semiconductor integrated circuit and semiconductor integrated circuit apparatus |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006012968A (ja) * | 2004-06-23 | 2006-01-12 | Nec Electronics Corp | 半導体集積回路装置及びその設計方法 |
US7319357B2 (en) * | 2004-08-24 | 2008-01-15 | Texas Instruments Incorporated | System for controlling switch transistor performance |
KR100604904B1 (ko) * | 2004-10-02 | 2006-07-28 | 삼성전자주식회사 | 스캔 입력을 갖는 플립 플롭 회로 |
JP2006172264A (ja) * | 2004-12-17 | 2006-06-29 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置および信号処理システム |
TWI318344B (en) * | 2006-05-10 | 2009-12-11 | Realtek Semiconductor Corp | Substrate biasing apparatus |
JP4863844B2 (ja) * | 2006-11-08 | 2012-01-25 | セイコーインスツル株式会社 | 電圧切替回路 |
JP4237221B2 (ja) * | 2006-11-20 | 2009-03-11 | エルピーダメモリ株式会社 | 半導体装置 |
KR20090025627A (ko) * | 2007-09-06 | 2009-03-11 | 삼성전자주식회사 | 저주파 잡음을 저감하는 씨모스 증폭기 |
JP4498398B2 (ja) * | 2007-08-13 | 2010-07-07 | 株式会社東芝 | 比較器及びこれを用いたアナログ−デジタル変換器 |
JP2009088387A (ja) * | 2007-10-02 | 2009-04-23 | Renesas Technology Corp | 半導体装置 |
US7868667B2 (en) * | 2008-03-26 | 2011-01-11 | Hynix Semiconductor Inc. | Output driving device |
US20100045364A1 (en) * | 2008-08-25 | 2010-02-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Adaptive voltage bias methodology |
US20100066430A1 (en) * | 2008-09-12 | 2010-03-18 | Infineon Technologies Ag | Controlling a Flicker Noise Characteristic Based on a Dielectric Thickness |
US7812662B2 (en) * | 2008-10-07 | 2010-10-12 | Via Technologies, Inc. | System and method for adjusting supply voltage levels to reduce sub-threshold leakage |
US20100102872A1 (en) * | 2008-10-29 | 2010-04-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dynamic Substrate Bias for PMOS Transistors to Alleviate NBTI Degradation |
CN101727422B (zh) * | 2008-10-29 | 2011-08-03 | 大唐移动通信设备有限公司 | 一种控制单总线设备的方法及系统 |
JP2011147038A (ja) * | 2010-01-15 | 2011-07-28 | Elpida Memory Inc | 半導体装置及びこれを備えるデータ処理システム |
FR2976723A1 (fr) * | 2011-06-20 | 2012-12-21 | St Microelectronics Sa | Procede d'alimentation et de polarisation de caissons d'un systeme integre sur puce |
US9013228B2 (en) | 2011-06-20 | 2015-04-21 | Stmicroelectronics Sa | Method for providing a system on chip with power and body bias voltages |
KR102144871B1 (ko) * | 2013-12-30 | 2020-08-14 | 에스케이하이닉스 주식회사 | 백 바이어스를 제어하는 반도체 장치 |
KR20170044411A (ko) * | 2015-10-15 | 2017-04-25 | 에스케이하이닉스 주식회사 | 반도체장치 |
US10571939B2 (en) * | 2017-09-29 | 2020-02-25 | Arm Limited | Configuration of voltage regulation circuitry |
CN116844602A (zh) * | 2022-03-25 | 2023-10-03 | 长鑫存储技术有限公司 | 控制电路以及半导体存储器 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR940006998B1 (ko) * | 1991-05-28 | 1994-08-03 | 삼성전자 주식회사 | 높은 출력 이득을 얻는 데이타 출력 드라이버 |
JP2822881B2 (ja) * | 1994-03-30 | 1998-11-11 | 日本電気株式会社 | 半導体集積回路装置 |
JPH09293789A (ja) * | 1996-04-24 | 1997-11-11 | Mitsubishi Electric Corp | 半導体集積回路 |
JP3732914B2 (ja) * | 1997-02-28 | 2006-01-11 | 株式会社ルネサステクノロジ | 半導体装置 |
TW453032B (en) * | 1998-09-09 | 2001-09-01 | Hitachi Ltd | Semiconductor integrated circuit apparatus |
JP2001186007A (ja) | 1999-12-24 | 2001-07-06 | Sharp Corp | 金属酸化膜半導体トランジスタ回路およびそれを用いた半導体集積回路 |
US6515534B2 (en) * | 1999-12-30 | 2003-02-04 | Intel Corporation | Enhanced conductivity body biased PMOS driver |
JP3501705B2 (ja) * | 2000-01-11 | 2004-03-02 | 沖電気工業株式会社 | ドライバー回路 |
JP2001230664A (ja) * | 2000-02-15 | 2001-08-24 | Mitsubishi Electric Corp | 半導体集積回路 |
JP2001339045A (ja) * | 2000-05-25 | 2001-12-07 | Hitachi Ltd | 半導体集積回路装置 |
JP3762856B2 (ja) * | 2000-05-30 | 2006-04-05 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
US6404243B1 (en) * | 2001-01-12 | 2002-06-11 | Hewlett-Packard Company | System and method for controlling delay times in floating-body CMOSFET inverters |
US6552596B2 (en) * | 2001-08-10 | 2003-04-22 | Micron Technology, Inc. | Current saving mode for input buffers |
JP4090231B2 (ja) * | 2001-11-01 | 2008-05-28 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
-
2003
- 2003-08-20 JP JP2003296247A patent/JP4321678B2/ja not_active Expired - Lifetime
-
2004
- 2004-07-30 CN CNB2004100702246A patent/CN100365936C/zh active Active
- 2004-08-19 US US10/921,290 patent/US7123076B2/en active Active
- 2004-08-20 KR KR1020040065803A patent/KR20050020698A/ko not_active Application Discontinuation
-
2006
- 2006-10-02 US US11/540,751 patent/US7378899B2/en not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009044220A (ja) * | 2007-08-06 | 2009-02-26 | Hitachi Ltd | 半導体集積回路 |
US8125846B2 (en) | 2009-01-20 | 2012-02-28 | Samsung Electronics Co., Ltd. | Internal voltage generating circuit of semiconductor memory device |
US9087714B2 (en) | 2010-09-01 | 2015-07-21 | Ricoh Electronic Devices Co., Ltd. | Semiconductor integrated circuit and semiconductor integrated circuit apparatus |
Also Published As
Publication number | Publication date |
---|---|
US20070024344A1 (en) | 2007-02-01 |
CN1585271A (zh) | 2005-02-23 |
US7378899B2 (en) | 2008-05-27 |
JP4321678B2 (ja) | 2009-08-26 |
KR20050020698A (ko) | 2005-03-04 |
US20050047247A1 (en) | 2005-03-03 |
US7123076B2 (en) | 2006-10-17 |
CN100365936C (zh) | 2008-01-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4321678B2 (ja) | 半導体集積回路 | |
KR101293316B1 (ko) | 전류 누설 감소 스킴을 갖는 반도체 집적 회로 | |
KR100888806B1 (ko) | 반도체 집적회로 장치 및 웰 바이어스 전압 출력방법 | |
US7164291B2 (en) | Integrated header switch with low-leakage PMOS and high-leakage NMOS transistors | |
US7675347B2 (en) | Semiconductor device operating in an active mode and a standby mode | |
JP2006135560A (ja) | レベルシフト回路およびこれを含む半導体集積回路装置 | |
JPH0983335A (ja) | 待機状態の電力消耗を減少させるための半導体装置 | |
JP2009171562A (ja) | 演算比較器、差動出力回路、および半導体集積回路 | |
JP2006217540A (ja) | 半導体集積回路および半導体集積回路の制御方法 | |
US7514960B2 (en) | Level shifter circuit | |
JP3602028B2 (ja) | 半導体集積回路 | |
JP2006033864A (ja) | 電流駆動回路、及び電流駆動回路の動作方法 | |
US20200328732A1 (en) | Semiconductor device | |
JP2007235815A (ja) | レベル変換回路 | |
JP2005184757A (ja) | 電圧シフト回路 | |
JPWO2004075295A1 (ja) | 半導体集積回路装置 | |
JP2008042763A (ja) | 半導体集積回路 | |
JP3935266B2 (ja) | 電圧検知回路 | |
JP2011155351A (ja) | 半導体装置 | |
JPH1197984A (ja) | ラッチ回路 | |
JP2000194432A (ja) | Cmosロジック用電源回路 | |
JP2006108778A (ja) | 出力回路 | |
US8151123B2 (en) | Circuit and method for generating an internal power supply voltage | |
KR100529385B1 (ko) | 내부 전압 발생 회로 | |
JP2005260601A (ja) | 高ヒステリシス幅入力回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060725 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060725 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081001 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081021 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081222 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090428 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090526 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4321678 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120612 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120612 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130612 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |