JP2023093164A - 半導体装置 - Google Patents

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Abstract

【課題】低消費電力で基板バイアス電圧を検知することが可能な技術を提供する。【解決手段】第１周波数（ＦＣＬＫＰ）の第１クロック信号（ＣＬＫＰ）に基づいて昇圧電圧を出力する昇圧回路（ＣＰ１）と、第２周波数（ＦＣＬＫＮ）の第２クロック信号（ＣＬＫＮ）に基づいて降圧電圧を出力する降圧回路（ＣＰ２）と、第１周波数と第２周波数とを比較し、予め規定した基準に従い前記第１周波数と第２周波数との比較結果（ＣＭＰＯＵＴ）を出力する論理回路ブロック（ＣＬ）と、を含む技術が提供される。【選択図】図１

Description

本開示は、半導体装置に関し、ＳＯＴＢを利用したＭＩＳＦＥＴを含む半導体装置に適用して有効な技術に関する。
ＳＯＴＢ（Silicon ON Thin Buried oxide）を利用したＭＩＳＦＥＴにより構成される半導体装置は、ＰチャネルＭＩＳＦＥＴ用の基板バイアス電圧（ＶＢＰ）とＮチャネルＭＩＳＦＥＴ用の基板バイアス電圧（ＶＢＮ）とを発生させる基板バイアス発生回路を有する。この種の半導体装置の提案として、例えば、米国特許出願公開第２０１８／０００５６８号明細書がある。
ＰチャネルＭＩＳＦＥＴ用の基板バイアス電圧（ＶＢＰ）やＮチャネルＭＩＳＦＥＴ用の基板バイアス電圧（ＶＢＮ）などの基板バイアス電圧が、正常な電圧か否かを検査することが必要な場合がある。例えば、１つの電圧を２つのコンパレータ（比較回路）を用いて検査することができる。この種の検査についての提案として、例えば、米国特許出願公開第２０１９／０３１０６９９号明細書がある。
米国特許出願公開第２０１８／０００５６８号明細書 米国特許出願公開第２０１９／０３１０６９９号明細書
ＰチャネルＭＩＳＦＥＴ用の基板バイアス電圧（ＶＢＰ）とＮチャネルＭＩＳＦＥＴ用の基板バイアス電圧（ＶＢＮ）とを発生させる基板バイアス発生回路において、２つの基板バイアス電圧（ＶＢＰ、ＶＢＮ）を検知する場合には、４つのコンパレータが必要である。しかし、４つのコンパレータの消費電流の分だけ、半導体装置の消費電流が増加する。
本開示の課題は、低消費電力で基板バイアス電圧を検知することが可能な技術を提供することにある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
一実施の形態によれば、
第１周波数（ＦＣＬＫＰ）の第１クロック信号（ＣＬＫＰ）に基づいて昇圧電圧を出力する昇圧回路（ＣＰ１）と、
第２周波数（ＦＣＬＫＮ）の第２クロック信号（ＣＬＫＮ）に基づいて降圧電圧を出力する降圧回路（ＣＰ２）と、
第１周波数と第２周波数とを比較し、予め規定した基準に従い前記第１周波数と第２周波数との比較結果（ＣＭＰＯＵＴ）を出力する論理回路ブロック（ＣＬ）と、を含む技術が提供される。
上記一実施の形態によれば、低消費電力で基板バイアス電圧を検知することができる。
図１は、実施例１にかかる基板バイアス発生回路を説明する図である。 図２は、図１のカウンタ論理回路ブロックＣＬの構成例を示す図である。 図３は、図２のカウンタ論理回路ブロックＣＬの動作を説明する図である。 図４は、ＳＯＴＢを利用したＭＩＳＦＥＴの断面図である。 図５は、カウンタ論理回路ブロックＣＬの消費電流を説明する図である。 図６は、実施例１の応用例１に係る半導体装置の構成例を示すブロック図である。 図７は、図６の半導体装置の動作例を説明する図である。 図８は、実施例１の応用例２に係る半導体装置の構成例を示すブロック図である。 図９は、図８の半導体装置の動作例を説明する図である。 図１０は、発振回路の動作を説明する図である。 図１１は、実施例２に係る基板バイアス発生回路の構成例を示す図である。 図１２は、周波数ＦＯＳＣと、第１周波数ＦＣＬＫＰと、第２周波数ＦＣＬＫＮとの関係を示す図である。 図１３は、実施例３に係る基板バイアス発生回路の構成例を示す図である。 図１４は、第１周波数ＦＣＬＫＰと、第２周波数ＦＣＬＫＮとの関係を示す図である。 図１５は、実施例４に係る基板バイアス発生回路の構成例を示す図である。 図１６は、実施例５に係る基板バイアス発生回路の構成例を示す図である。 図１７は、図１６の基板バイアス発生回路の特性を示す図である。 図１８は、第１基板バイアス電圧の設定値に対する第２基板バイアス電圧の依存性を示す図である。 図１９は、第１基板バイアス電圧から第２基板バイアス電圧へ流れる異常電流(リーク）が発生した場合を説明する図である。 図２０は、第１基板バイアス電圧の端子パッドと第２基板バイアス電圧の端子パッドとのレイアウト配置を説明する図である。
以下、実施例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、模式的に表される場合があるが、あくまで一例であって、本開示の解釈を限定するものではない。
図１は、実施例１にかかる基板バイアス発生回路を説明する図である。図２は、図１のカウンタ論理回路ブロックＣＬの構成例を示す図である。図３は、図２のカウンタ論理回路ブロックＣＬの動作を説明する図である。図４は、ＳＯＴＢを利用したＭＩＳＦＥＴの断面図である。図５は、カウンタ論理回路ブロックＣＬの消費電流を説明する図である。
図１において、基板バイアス発生回路ＢＢＧは、第１発振回路ＯＳＣ１、第２発振回路ＯＳＣ２と、昇圧回路である第１チャージポンプＣＰ１と、降圧回路である第２チャージポンプＣＰ２と、論理回路ブロックであるカウンタ論理回路ブロックＣＬと、を含む。
第１発振回路ＯＳＣ１は、第１周波数ＦＣＬＫＰの第１クロック信号ＣＬＫＰを出力する。第２発振回路ＯＳＣ２は、第２周波数ＦＣＬＫＮの第２クロック信号ＣＬＫＮを出力する。
第１チャージポンプＣＰ１は、第１周波数ＦＣＬＫＰの第１クロック信号ＣＬＫＰに基づいて昇圧電圧である第１基板バイアス電圧ＶＢＰを出力する。第２チャージポンプＣＰ２は、第２周波数ＦＣＬＫＮの第２クロック信号ＣＬＫＮに基づいて降圧電圧である第２基板バイアス電圧ＶＢＮを出力する。第１基板バイアス電圧ＶＢＰは、例えば、正の電圧である。第２基板バイアス電圧ＶＢＮは、例えば、負の電圧である。
第１基板バイアス電圧ＶＢＰおよび第２基板バイアス電圧ＶＢＮは、半導体装置１内に設けられたマイクロコンローラユニットＭＣＵ、中央処理装置ＣＰＵ、メモリ回路などの大規模論理回路（コアロジック回路とも言う）ＣＬＣを構成するＰチャネルＭＩＳＦＥＴ２の基板ゲートとＮチャネルＭＩＳＦＥＴ３の基板ゲートとに選択的に供給される基板バイアス電圧である。基板バイアス電圧ＶＢＰはＰチャネルＭＩＳＦＥＴ２の基板バイアス電圧とされ、基板バイアス電圧ＶＢＮはＮチャネルＭＩＳＦＥＴ３の基板バイアス電圧とされる。ＰチャネルＭＩＳＦＥＴ２のソースドレイン経路とＮチャネルＭＩＳＦＥＴ３のソースドレイン経路とは、第２電源電位ＶＤＤ２と接地電位ＶＳＳ（例えば、０Ｖ）との間に、直列に接続されている。このため、大規模論理回路ＣＬＣは第２電源電位ＶＤＤ２の供給領域と言うことができる。一方、基板バイアス発生回路ＢＢＧは、第１電源電位ＶＤＤ１（ＶＤＤ１＞ＶＤＤ２）と接地電位ＶＳＳとが供給される。このため、基板バイアス発生回路ＢＢＧは、第１電源電位ＶＤＤ２の供給領域と言うことができる。
ここで、選択的とは、たとえば、大規模論理回路ＣＬＣの動作モードが通常動作モードとスタンバイ動作モードとを有する場合において、通常動作モードからスタンバイ動作モードへ移行した時に、第１基板バイアス電圧ＶＢＰと第２基板バイアス電圧ＶＢＮとが選択的にＰチャネルＭＩＳＦＥＴ２の基板ゲートとＮチャネルＭＩＳＦＥＴ３の基板ゲートとへそれぞれ供給されることである。これにより、ＰチャネルＭＩＳＦＥＴ２とＮチャネルＭＩＳＦＥＴ３のそれぞれのしきい値電圧が、通常動作モード時のＰチャネルＭＩＳＦＥＴ２とＮチャネルＭＩＳＦＥＴ３のそれぞれのしきい値電圧と比較して、大きくなる。これにより、スタンバイ動作モード時における大規模論理回路ＣＬＣのリーク電流を低減することができる。半導体装置１が電池などからの電源電位によって駆動される場合において、半導体装置１のリーク電流が低減できるので、電池などの電源電位を長時間利用できるという効果がある。
図４に示すように、ＰチャネルＭＩＳＦＥＴ２とＮチャネルＭＩＳＦＥＴ３のおのおのは、例えば、ＳＯＴＢ（Silicon ON Thin Buried oxide）を利用したＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とすることができる。図２には、ＰチャネルＭＩＳＦＥＴ２とＮチャネルＭＩＳＦＥＴ３の断面図が示されている。図２において、ＰチャネルＭＩＳＦＥＴ２とＮチャネルＭＩＳＦＥＴ３は、ＳＯＴＢトランジスタとしてｐ型ＳＯＴＢトランジスタＰＴとｎ型ＳＯＴＢトランジスタＮＴとして示される。ＳＯＴＢトランジスタには、単結晶シリコンなどのｐ型基板ＳＵ上に深いｎ型ウェル領域ＤＮＷが形成されている。
ｐ型ＳＯＴＢトランジスタＰＴにおいて、ｎ型ウェル領域ＤＮＷ上にｎ型ウェル領域ＮＷが形成される。ｎ型ウェル領域ＮＷ上に絶縁膜ＢＯＸが形成される。絶縁膜ＢＯＸを挟むように、ｎ型ウェル領域ＮＷ上に半導体層ＳＬ１が形成される。半導体層ＳＬ１内には、ｐ型ＳＯＴＢトランジスタＰＴのソース領域となるｐ＋型領域ＳＲ１と、ドレイン領域となるｐ＋型領域ＤＲ１とが形成される。また、半導体層ＳＬ１内には、ｐ＋型領域ＳＲ１とｐ＋型領域ＤＲ１との間には実質的に不純物を含有していないチャネル領域ＣＨ１が形成される。チャネル領域ＣＨ１の不純物濃度は、例えば、３×１０１７ｃｍ－３以下となっている。ｐ型ＳＯＴＢトランジスタＰＴのゲート電極Ｇ１は、ゲート絶縁膜ＤＬ１を介して、チャネル領域ＣＨ１上に形成される。
ｎ型ＳＯＴＢトランジスタＮＴにおいて、ｎ型ウェル領域ＤＮＷ上にｐ型ウェル領域ＰＷが形成される。ｐ型ウェル領域ＰＷ上に絶縁膜ＢＯＸが形成される。絶縁膜ＢＯＸを挟むように、ｐ型ウェル領域ＰＷ上に半導体層ＳＬ２が形成される。半導体層ＳＬ２内には、ｎ型ＳＯＴＢトランジスタＮＴのソース領域となるｎ＋型領域ＳＲ２と、ドレイン領域となるｎ＋型領域ＤＲ２とが形成される。また、半導体層ＳＬ２内には、ｎ＋型領域ＳＲ２とｎ＋型領域ＤＲ２との間には実質的に不純物を含有していないチャネル領域ＣＨ２が形成される。チャネル領域ＣＨ２の不純物濃度は、３×１０１７ｃｍ－３以下となっている。ｎ型ＳＯＴＢトランジスタＮＴのゲート電極Ｇ２は、ゲート絶縁膜ＤＬ２を介して、チャネル領域ＣＨ２上に形成される。
また、絶縁膜ＢＯＸの厚さは、例えば１０ｎｍ程度である。ｐ型ＳＯＴＢトランジスタＰＴにおいて、ｎ型ウェル領域ＮＷ上には、基板バイアス生成回路ＢＢＧが第１基板バイアス電圧（バックバイアス電圧とも言う）ＶＢＰをｎ型ウェル領域ＮＷへ供給するためのｎ＋型領域ＮＲが形成される。ｎ型ＳＯＴＢトランジスタＮＴにおいて、ｐ型ウェル領域ＰＷ上には、基板バイアス生成回路ＢＢＧが第２基板バイアス電圧（バックバイアス電圧とも言う）ＶＢＮをｐ型ウェル領域ＰＷへ供給するためのｐ＋型領域ＰＲが形成される。また、ｐ型ＳＯＴＢトランジスタＰＴ、ｎ型ＳＯＴＢトランジスタＮＴ、ｐ＋型領域ＰＲ、及びｎ＋型領域ＮＲは、素子分離膜ＳＴＩにより分離されている。
また、ｎ型ＳＯＴＢトランジスタＮＴの場合は、バックバイアス電圧ＶＢＮを負電圧にすることで、閾値電圧の絶対値が大きくなり、リーク電流を小さくすることが可能である。一方、ｐ型ＳＯＴＢトランジスタＰＴの場合は、バックバイアス電圧ＶＢＰを正電圧にすることで、閾値電圧の絶対値が大きくなり、リーク電流を小さくすることが可能である。リーク電流はバックバイアス電圧の変化に対して、指数関数的に変化する。
したがって、バックバイアス電圧ＶＢＮ及びＶＢＰによって、ｐ型ＳＯＴＢトランジスタＰＴ及びｎ型ＳＯＴＢトランジスタＮＴの閾値電圧は制御され、リーク電流が抑制される。その結果、ｐ型ＳＯＴＢトランジスタＰＴ及びｎ型ＳＯＴＢトランジスタＮＴを有する大規模論理回路ＣＬＣの消費電力を低減することが出来る。
ｐ型ＳＯＴＢトランジスタＰＴ及びｎ型ＳＯＴＢトランジスタＮＴでは、絶縁膜ＢＯＸ上に形成されたチャネル層の膜厚を薄くすることによって短チャネル効果を抑制することができる。また、絶縁膜ＢＯＸ下のＮ型ウェル領域ＮＷやＰ型ウェル領域ＰＷの不純物濃度を調整することによって閾値電圧を制御できる。このため、チャネル層の不純物を低濃度化することによって閾値電圧のばらつきを抑制することができる。また、ＳＯＴＢトランジスタでは、薄い絶縁膜ＢＯＸを利用して基板からの電圧印加（つまり、第１基板バイアス電圧ＶＢＰおよび第２基板バイアス電圧ＶＢＮの印加）によって個々のトランジスタの閾値電圧を調整することができる。つまり、基板バイアス電圧ＶＢＰは絶縁膜ＢＯＸ下のＮ型ウェル領域ＮＷのウェル電位ＶＮＷとされ、基板バイアス電圧ＶＢＮは絶縁膜ＢＯＸ下のＰ型ウェル領域ＰＷのウェル電位ＶＰＷとされる。この場合、薄い絶縁膜ＢＯＸが設けられていることによって、ソースまたはドレインとバルク基板との間の接合リーク電流はほとんど問題にならないという利点がある。
カウンタ論理回路ブロックＣＬは、第１周波数ＦＣＬＫＰと第２周波数ＦＣＬＫＮを比較し、予め規定した基準に従い第１周波数ＦＣＬＫＰと第２周波数ＦＣＬＫＮとの比較結果ＣＭＰＯＵＴを出力する。
第１発振回路ＯＳＣ１は、第１チャージポンプＣＰ１へ供給する第１クロック信号ＣＬＫＰを生成し、その第１クロック信号ＣＬＫＰの第１周波数ＦＣＬＫＰは第１基板バイアス電圧ＶＢＰの電圧値がターゲットの電圧になるように変化する。
第２発振回路ＯＳＣ２は第２チャージポンプＣＰ２へ供給する第２クロック信号ＣＬＫＮを生成し、その第２クロック信号ＣＬＫＮの第２周波数ＦＣＬＫＮは第２基板バイアス電圧ＶＢＮの電圧値がターゲットの電圧になるように変化する。
この２つのクロック信号ＣＬＫＰ、ＣＬＫＮをカウンタ論理回路ブロックＣＬ内のカウンタでカウントする。カウンタ論理回路ブロックＣＬは、カウント値が規定範囲内であるとき、比較結果ＣＭＰＯＵＴを、例えば、ハイレベルＨ（ＣＭＰＯＵＴ＝Ｈ）とする。カウンタ論理回路ブロックＣＬは、カウント値が規定範囲外であるとき、比較結果ＣＭＰＯＵＴを、例えば、ロウレベルＬ（ＣＭＰＯＵＴ＝Ｌ）とする。比較結果ＣＭＰＯＵＴは、第１基板バイアス電圧ＶＢＰと第２基板バイアス電圧ＶＢＮのそれぞれの電圧値は正常であるか異常であるかを検知する検知信号として用いることが出来る。
比較結果ＣＭＰＯＵＴは、例えば、システム制御論理回路ＳＬに供給される。システム制御論理回路ＳＬは、比較結果ＣＭＰＯＵＴの値（たとえば、ハイレベルＨ）に基づいて、第１基板バイアス電圧ＶＢＰのＮ型ウェル領域ＮＷへの印加および第２基板バイアス電圧ＶＢＮのＰ型ウェル領域ＰＷへの印加をさせるために、制御信号を発生することができる。システム制御論理回路ＳＬは、比較結果ＣＭＰＯＵＴの値（たとえば、ロウレベルＬ）に基づいて、第１基板バイアス電圧ＶＢＰと第２基板バイアス電圧ＶＢＮが異常であること通知する制御信号を発生することができる。
次に、図２および図３を用いて、図１のカウンタ論理回路ブロックＣＬの構成例およびの動作を説明する。図３において、ｔは時間を示す。
カウンタ論理回路ブロックＣＬは、リセット端子付きのＤ－ＦＦ（Ｄ型フリップフロップ）２０～３０と、ＡＮＤ回路３１等により構成されたカウンタ回路を含む。Ｄ－ＦＦ２０～２３において、各々Ｄ－ＦＦのＱ端子とＤ端子とは、インバータ回路により結合されて、Ｑ端子の反転信号がＤ端子に入力されるように構成されている。Ｄ－ＦＦ２０のクロック端子には、第１周波数ＦＣＬＫＰの第１クロック信号ＣＬＫＰが入力されるように接続されている。Ｄ－ＦＦ２１、２２、２３の各クロック端子には前段のＤ－ＦＦ２０、２１、２２のＱ端子の信号が入力されるように接続されている。Ｄ－ＦＦ２０～２３のリセット端子には、第１リセット信号ＲＳＴ１が入力されるように構成されている。Ｄ－ＦＦ２３のＧ端子の信号は、第２リセット信号ＲＳＴ２とされている。Ｄ－ＦＦ２３のＤ端子の信号がＦＣＬＫ＿８信号とされている。
Ｄ－ＦＦ２４～２８において、各々Ｄ－ＦＦのＱ端子とＤ端子とは、インバータ回路ＩＶにより結合されて、Ｑ端子の反転信号がＤ端子に入力されるように構成されている。Ｄ－ＦＦ２４のクロック端子には、第２周波数ＦＣＬＫＮの第２クロック信号ＣＬＫＮが入力されるように接続されている。Ｄ－ＦＦ２５、２６、２７、２８の各クロック端子には前段のＤ－ＦＦ２４、２５、２６、２７のＱ端子の信号が入力されるように接続されている。Ｄ－ＦＦ２０～２８のリセット端子には、第２リセット信号ＲＳＴ２が入力されるように接続されている。
Ｄ－ＦＦ２９は、Ｄ－ＦＦ２６のＤ端子に接続され、信号ＶＣＭＰＬを入力されるクロック端子と、第２リセット信号ＲＳＴ２を入力されるリセット端子と、を有する。Ｄ－ＦＦ２９のＱ端子は、ＡＮＤ回路３１の第１入力に接続される。Ｄ－ＦＦ２８のＱ端子は、信号ＶＣＭＰＨとして、ＡＮＤ回路３１の第２入力に接続される。Ｄ－ＦＦ２９のＱ端子は、４カウント目でＬ→Ｈへ変化するように動作し、Ｄ－ＦＦ２８のＱ端子は１６カウント目でＬ→Ｈへ変化するように動作する。
ＡＮＤ回路３１の出力は、Ｄ－ＦＦ３０のＤ端子に接続される。Ｄ－ＦＦ３０のリセット端子には、第１リセット信号ＲＳＴ１が入力される。Ｄ－ＦＦ３０のクロック端子には、インバータ回路を介して第２リセット信号ＲＳＴ２の反転信号が入力される。Ｄ－ＦＦ３０のＱ端子は、比較結果ＣＭＰＯＵＴの信号とされる。
図３に示すように、第１周波数ＦＣＬＫＰの第１クロック信号ＣＬＫＰの８カウント期間（ＦＣＬＫ＿８信号のハイレベルＨの期間）に第２周波数ＦＣＬＫＮの第２クロック信号ＣＬＫＮが４～１６（４個～１６個のパルス）の場合に、比較結果ＣＭＰＯＵＴの値がハイレベルＨ（ＣＭＰＯＵＴ＝Ｈ）を出力する。なお、図３において、第２リセット信号ＲＳＴ２のハイレベルＨの期間は比較期間ＴＣＭＰとされ、第２リセット信号ＲＳＴ２のロウレベルＨの期間はリセット期間ＴＲＳＴとされている。
図５を用いて、カウンタ論理回路ブロックＣＬの消費電流を説明する。図５において、縦軸は周波数（Ｆｒｅｑ）であり、横軸は時間（ｔ）を示す。実線で示される周波数ＦＶＢＰは、第１発振回路ＯＳＣ１の発振周波数の変化であり、破線で示される周波数ＦＶＢＮは第２発振回路ＯＳＣ２の発振周波数の変化である。周波数ＦＶＢＰ、ＦＶＢＮは、カウンタ論理回路ブロックＣＬによりカウントされる。図５に示すように、カウンタ論理回路ブロックＣＬは、第１チャージポンプＣＰ１、第２チャージポンプＣＰ２のチャージ期間中は高速（数ＭＨｚ）で動作する。チャージが完了して第１チャージポンプＣＰ１、第２チャージポンプＣＰ２の発生する電圧（ＶＢＰ、ＶＢＮ）が安定すると、カウンタ論理回路ブロックＣＬは、数十ｋＨｚの動作となる。そのため、カウンタ論理回路ブロックＣＬの消費電流は無視できる程度と考えることができる。このことは、３２ｋＨｚのクロックをカウントするカウント回路の消費電流が３ｎＡ程度であることからも理解できる。チャージが完了した時の周波数ＦＶＢＰ、ＦＶＢＮの関係は、例えば、ＦＶＢＰ／ＦＶＢＮ≒Ａ、（ここで、Ａは所定の定数）のような一定の関係とされている。
実施例１によれば、ＰチャネルＭＩＳＦＥＴ用の基板バイアス電圧（ＶＢＰ）とＮチャネルＭＩＳＦＥＴ用の基板バイアス電圧（ＶＢＮ）とを発生させる基板バイアス発生回路ＢＢＧにおいて、２つの基板バイアス電圧（ＶＢＰ、ＶＢＮ）を検知する場合、４つのコンパレータを利用することなく、カウンタ論理回路ブロックＣＬによって、第１基板バイアス電圧ＶＢＰと第２基板バイアス電圧ＶＢＮのそれぞれの電圧値は正常であるか異常であるかを検知することができる。つまり、半導体装置１の消費電流を増加させることなく、低消費電力で基板バイアス電圧（ＶＢＰ、ＶＢＮ）を検知することができる。
（実施例１の応用例１）
図６は、実施例１の応用例１に係る半導体装置１ａの構成例を示すブロック図である。図７は、図６の半導体装置１ａの動作例を説明する図である。
図６の半導体装置１ａが、図１の半導体装置１と異なる点について主に説明する。
１）基板バイアス発生回路ＢＢＧにおいて、第１チャージポンプＣＰ１の出力と接地電位ＶＳＳと間に、第１抵抗素子Ｒ１と第２抵抗素子Ｒ２とが直列に接続されている。第１抵抗素子Ｒ１と第２抵抗素子Ｒ２との接続点（中間点）の電位ＶＦＢＮは第１発振回路ＯＳＣ１に供給されるように構成されている。第１発振回路ＯＳＣ１の発振周波数（第１周波数ＦＣＬＫＰ）は、参照電圧ＶＦＥＲと電位ＶＦＢＮとの差電圧に基づいて、決定されることになる。電位ＶＦＢＮは、第１チャージポンプＣＰ１の出力電圧を、第１抵抗素子Ｒ１と第２抵抗素子Ｒ２とにより分圧した電位である。
２）基板バイアス発生回路ＢＢＧにおいて、第１チャージポンプＣＰ１の出力と第２チャージポンプＣＰ２の出力との間に、第３抵抗素子Ｒ３と第４抵抗素子Ｒ４とが直列に接続されている。第３抵抗素子Ｒ３と第４抵抗素子Ｒ４との接続点（中間点）の電位ＶＦＢＰは第２発振回路ＯＳＣ２に供給されるように構成されている。第２発振回路ＯＳＣ２の発振周波数（第２周波数ＦＣＬＫＮ）は、参照電圧ＶＦＥＲと電位ＶＦＢＰとの差電圧に基づいて、決定されることになる。電位ＶＦＢＰは、第１チャージポンプＣＰ１の出力電圧と第２チャージポンプＣＰ２の出力電圧を、第３抵抗素子Ｒ３と第４抵抗素子Ｒ４とにより分圧した電位である。
３）半導体装置１ａは、基板バイアス発生回路ＢＢＧと大規模論理回路（コアロジック回路とも言う）ＣＬＣを構成するＰチャネルＭＩＳＦＥＴ２の基板ゲートとＮチャネルＭＩＳＦＥＴ３の基板ゲートとの間に、スイッチ回路ＳＷＣが設けられる。スイッチ回路ＳＷＣは、ＰチャネルＭＩＳＦＥＴ２の基板ゲートとＮチャネルＭＩＳＦＥＴ３の基板ゲートに供給する基板バイアス電圧を選択するように構成されている。半導体装置１ａ（または、大規模論理回路ＣＬＣ）が、例えば、３つの動作モード（通常動作モード、スタンバイ動作モード、ブースト動作モード）、を有するものとする。なお、ブースト動作モードは設けなくでも良い。
スタンバイ動作モードでは、スイッチ回路ＳＷＣの第２スイッチ素子ＳＷ２が、例えば、制御信号ＣＮＴ２のハイレベル（選択レベル）によりオン状態とされる。なお、この時、スイッチ回路ＳＷＣの第１スイッチ素子ＳＷ１は、例えば、制御信号ＣＮＴ１のロウレベル（非選択レベル）によりオフ状態にされており、スイッチ回路ＳＷＣの第３スイッチ素子ＳＷ３は、例えば、制御信号ＣＮＴ３のロウレベル（非選択レベル）によりオフ状態にされている。これにより、第１基板バイアス電圧ＶＢＰと第２基板バイアス電圧ＶＢＮとが選択的にＰチャネルＭＩＳＦＥＴ２の基板ゲートとＮチャネルＭＩＳＦＥＴ３の基板ゲートとへそれぞれ供給される。
通常動作モードでは、第１スイッチ素子ＳＷ１が、例えば、制御信号ＣＮＴ１のハイレベル（選択レベル）によりオン状態とされる。なお、この時、第２スイッチ素子ＳＷ２は、例えば、制御信号ＣＮＴ２のロウレベル（非選択レベル）によりオフ状態にされており、第３スイッチ素子ＳＷ３は、例えば、制御信号ＣＮＴ３のロウレベル（非選択レベル）によりオフ状態にされている。これにより、電源電位ＶＤＤ２と接地電位ＶＳＳとが選択的にＰチャネルＭＩＳＦＥＴ２の基板ゲートとＮチャネルＭＩＳＦＥＴ３の基板ゲートとへそれぞれ供給される。通常動作モードにおけるＰチャネルＭＩＳＦＥＴ２のしきい値電圧とＮチャネルＭＩＳＦＥＴ３のしきい値電圧は、スタンバイ動作モードにおけるＰチャネルＭＩＳＦＥＴ２のしきい値電圧とＮチャネルＭＩＳＦＥＴ３のしきい値電圧より、小さくされる。
ブースト動作モードでは、第３スイッチ素子ＳＷ３が、例えば、制御信号ＣＮＴ３のハイレベル（選択レベル）によりオン状態とされる。なお、この時、第１スイッチ素子ＳＷ１は、例えば、制御信号ＣＮＴ１のロウレベル（非選択レベル）によりオフ状態にされており、第２スイッチ素子ＳＷ２は、例えば、制御信号ＣＮＴ２のロウレベル（非選択レベル）によりオフ状態にされている。これにより、これにより、第２基板バイアス電圧ＶＢＮと第１基板バイアス電圧ＶＢＰとが選択的にＰチャネルＭＩＳＦＥＴ２の基板ゲートとＮチャネルＭＩＳＦＥＴ３の基板ゲートとへそれぞれ供給される。つまり、ブースト動作モードでは、ＰチャネルＭＩＳＦＥＴ２の基板ゲートとＮチャネルＭＩＳＦＥＴ３の基板ゲートはフォワードバイアスとされて、ＰチャネルＭＩＳＦＥＴ２のしきい値電圧とＮチャネルＭＩＳＦＥＴ３のしきい値電圧は、通常動作モードにおけるＰチャネルＭＩＳＦＥＴ２のしきい値電圧とＮチャネルＭＩＳＦＥＴ３のしきい値電圧より、小さくされる。ブースト動作モードは、動作速度を重視した動作モードである。
４）半導体装置１ａには、パワー管理回路（パワーマネジメントユニットとも言う）ＰＭＵが設けられている。システム論理回路ＳＬは、パワー管理回路（パワーマネジメントユニットとも言う）ＰＭＵからの信号に基づいて、制御信号ＣＮＴ１，ＣＮＴ２，ＣＮＴ３の信号レベル（ハイレベルおよびロウレベル）を制御することができる。パワー管理回路ＰＭＵは、大規模論理回路ＣＬＣの動作モードを、通常動作モード、スタンバイ動作モードおよびブースト動作モードから選択できる。
５）システム論理回路ＳＬは、パワー管理回路ＰＭＵから供給されるパワーオンリセット信号ＰＯＲに基づいて、基板バイアス発生回路ＢＢＧの起動信号ＶＢＢ＿ＥＮを生成し、生成した起動信号ＶＢＢ＿ＥＮを基板バイアス発生回路ＢＢＧへ供給する。基板バイアス発生回路ＢＢＧは、起動信号ＶＢＢ＿ＥＮに基づいて、第１基板バイアス電圧ＶＢＰと第２基板バイアス電圧ＶＢＮの生成を開始する構成とされている。
６）システム論理回路ＳＬは、基板バイアス発生回路ＢＢＧからのハイレベルＨの比較結果ＣＭＰＯＵＴに基づいて、制御信号ＣＮＴ１，ＣＮＴ２，ＣＮＴ３の生成、および、スイッチ回路ＳＷＣの制御を行う。ハイレベルＨの比較結果ＣＭＰＯＵＴは、基板バイアス発生回路ＢＢＧのセットアップ完了信号と見なすことも可能である。
次に、図７を用いて、半導体装置１ａの動作例を説明する。
パワー管理回路ＰＭＵから供給されるパワーオンリセット信号ＰＯＲがハイレベルからロウレベルに変化すると、システム論理回路ＳＬは、基板バイアス発生回路ＢＢＧの起動信号ＶＢＢ＿ＥＮをロウレベルからハイレベルへ変化させる。
基板バイアス発生回路ＢＢＧは、ハイレベルの起動信号ＶＢＢ＿ＥＮに基づいて、第１基板バイアス電圧ＶＢＰと第２基板バイアス電圧ＶＢＮの生成を開始する。
周波数ＦＶＢＰは第１発振回路ＯＳＣ１の発振周波数ＦＣＬＫＰの変化であり、周波数ＦＶＢＮは第２発振回路ＯＳＣ２の発振周波数ＦＣＬＫＮの変化である。周波数ＦＶＢＰ、ＦＶＢＮは、カウンタ論理回路ブロックＣＬによりカウントされる。カウンタ論理回路ブロックＣＬは、第１チャージポンプＣＰ１、第２チャージポンプＣＰ２のチャージ期間中は高速（数ＭＨｚ）で動作する。チャージが完了して第１チャージポンプＣＰ１、第２チャージポンプＣＰ２の発生する電圧（ＶＢＰ、ＶＢＮ）が安定すると、カウンタ論理回路ブロックＣＬは、数十ｋＨｚの動作となる。
第１周波数ＦＣＬＫＰの第１クロック信号ＣＬＫＰの８カウント期間（ＦＣＬＫ＿８信号のハイレベルＨの期間）に第２周波数ＦＣＬＫＮの第２クロック信号ＣＬＫＮが４～１６（４個～１６個のパルス）の場合（つまり、第１基板バイアス電圧ＶＢＰと第２基板バイアス電圧ＶＢＮのそれぞれの電圧値は正常である場合）に、比較結果ＣＭＰＯＵＴの値がロウレベルＬからハイレベルＨ（ＣＭＰＯＵＴ＝Ｈ）へ変化する。
この例では、起動信号ＶＢＢ＿ＥＮのハイレベルへ変化から比較結果ＣＭＰＯＵＴのハイレベルＨへ変化までの時間（基板バイアス発生回路ＢＢＧの起動からチャージ完了までの時間、または、電圧（ＶＢＰ、ＶＢＮ）が安定するまでの時間）は、寄生容量ＣＥＸＴの値に依存して、４０ｍｓ－３００ｍｓとされている。
そして、比較結果ＣＭＰＯＵＴの値がロウレベルＬからハイレベルＨ（ＣＭＰＯＵＴ＝Ｈ）への変化に応答して、制御信号ＣＮＴ２がロウレベルからハイレベルへ変化する。これにより、大規模論理回路ＣＬＣを構成するＰチャネルＭＩＳＦＥＴ２の基板ゲートとＮチャネルＭＩＳＦＥＴ３の基板ゲートに、電圧（ＶＢＰ、ＶＢＮ）が供給される。
（実施例１の応用例２）
図８は、実施例１の応用例２に係る半導体装置１ｂの構成例を示すブロック図である。図９は、図８の半導体装置１ｂの動作例を説明する図である。
図８の半導体装置１ｂが、図６の半導体装置１ａと異なる点を主に説明する。
１）第２抵抗素子Ｒ２が可変抵抗素子により構成されており、システム論理回路ＳＬから出力されるトリム信号（トリミング信号とも言う）ＴＲＩＭのコード値に基づいて、第２抵抗素子Ｒ２の値が決定できるように構成されている。
２）第１チャージポンプＣＰ１の出力のノードＮ１と第２チャージポンプＣＰ２の出力のノードＮ２とのそれぞれには、スイッチ素子ＳＷ４を介して抵抗素子（シャント抵抗素子）ＲＳＨが設けられている。スイッチ素子ＳＷ４は、システム論理回路ＳＬから出力される制御信号ＣＮＴ４により制御される。スイッチ素子ＳＷ４は、例えば、ブースト動作モード（速度重視の動作モード）から通常動作モード（中速度でリーク電流抑制できる動作モード）へ遷移する場合、一時的にオン状態とされるように、その動作を制御される。
次に、図９を用いて、半導体装置１ｂの動作例を説明する。ここでは、半導体装置１ｂの動作モードが、ブースト動作モードから通常動作モードへ遷移する場合を動作例として説明する。
ブースト動作モードにおいて、第２抵抗素子Ｒ２は、システム論理回路ＳＬから出力されるトリム信号ＴＲＩＭのコード値（コード１）による抵抗値に設定されているものとする。
ブースト動作モードから通常動作モードへ遷移させるため、システム論理回路ＳＬは、トリム信号ＴＲＩＭのコード値をコード１からコード２へ変更する。これにより、第１発振回路ＯＳＣ１および第２発振回路ＯＳＣ２は動作を停止し、第１発振回路ＯＳＣ１の周波数ＦＶＢＰおよび第２発振回路ＯＳＣ２の周波数ＦＶＢＮは、一旦、０Ｈｚとなる。
システム論理回路ＳＬは、また、制御信号ＣＮＴ４をハイレベルとして、スイッチ素子ＳＷ４をオン状態にさせる。これにより、第１チャージポンプＣＰ１、第２チャージポンプＣＰ２の出力電位ＶＢＰ，ＶＢＮは０Ｖの方向へ変化する。ここで、ハイレベルＨの比較結果ＣＭＰＯＵＴは、第１発振回路ＯＳＣ１の周波数ＦＶＢＰおよび第２発振回路ＯＳＣ２の周波数ＦＶＢＮが０Ｈｚとなっても、第１発振回路ＯＳＣ１および第２発振回路ＯＳＣ２の発振動作が再開されるまで、比較結果ＣＭＰＯＵＴのレベルを更新しない様にする。
第１発振回路ＯＳＣ１および第２発振回路ＯＳＣ２は、トリム信号ＴＲＩＭのコード値（ード２）で指定された第２抵抗素子Ｒ２の抵抗値により決定される電圧以下となると、発振動作を再開する。第１発振回路ＯＳＣ１および第２発振回路ＯＳＣ２の発振動作が再開されると、比較結果ＣＭＰＯＵＴのレベルがハイレベルＨからロウレベルＬへ変化する。これに伴い、システム論理回路ＳＬは、制御信号ＣＮＴ４をロウレベルとして、スイッチ素子ＳＷ４をオフ状態にさせる。
周波数ＦＶＢＰ、ＦＶＢＮは、カウンタ論理回路ブロックＣＬによりカウントされる。カウンタ論理回路ブロックＣＬは、第１チャージポンプＣＰ１、第２チャージポンプＣＰ２のチャージ期間中は高速（数ＭＨｚ）で動作する。チャージが完了して第１チャージポンプＣＰ１、第２チャージポンプＣＰ２の発生する電圧（ＶＢＰ、ＶＢＮ）が安定すると、カウンタ論理回路ブロックＣＬは、数十ｋＨｚの動作となる。
第１周波数ＦＣＬＫＰの第１クロック信号ＣＬＫＰの８カウント期間（ＦＣＬＫ＿８信号のハイレベルＨの期間）に第２周波数ＦＣＬＫＮの第２クロック信号ＣＬＫＮが４～１６（４個～１６個のパルス）の場合（つまり、第１基板バイアス電圧ＶＢＰと第２基板バイアス電圧ＶＢＮのそれぞれの電圧値は正常である場合）に、比較結果ＣＭＰＯＵＴの値がロウレベルＬからハイレベルＨ（ＣＭＰＯＵＴ＝Ｈ）へ変化する。これにより、半導体装置１ｂの動作モードが、ブースト動作モードから通常動作モードへ遷移する。
この様に、ブースト動作モードは、大規模論理回路ＣＬＣを構成するＰチャネルＭＩＳＦＥＴ２のしきい値電圧とＮチャネルＭＩＳＦＥＴ３のしきい値電圧を小さく下げて高速化するため、高いFoard bias（ＦＢ）に設定する。このとき、高速動作を必要としない状態（ブースト動作モード以外の通常動作モードやスタンバイ動作モード）ではリーク電流を抑えるためFoard bias（ＦＢ）の電圧を下げる必要があり、シャントスイッチ（ＳＷ４）の制御タイミング含めて、判断が可能である。したがって、動作モードの遷移を高速に行うために、本実施例は有効である。
上記実施例１では、基板バイアス電圧（ＶＢＰ、ＶＢＮ）の異常電圧および異常電流の両方を検知し、機能不良の前にアラームを出すことが出来る。異常電流の例としては、例えば、絶縁膜ＢＯＸが破壊した場合、基板バイアス電圧（ＶＢＰ、ＶＢＮ）のどちらかの配線（外部出力した場合はその端子など）に異物が付着し、マイクロコンローラユニットＭＣＵの消費電流仕様を超え、バッテリー駆動で保証している期間を下回ってしまう場合などである。基板バイアス電圧（ＶＢＰ、ＶＢＮ）の両方にリークが発生した場合、リーク量に差があれば検出可能である。
絶縁膜ＢＯＸの破壊によるＰチャネルＭＩＳＦＥＴ２とＮチャネルＭＩＳＦＥＴ３の動作不良の有無の検出することができる。また、機能不良に陥る前にアラームを出すことができる。これにより、ＩｏＴ（Internet of Things）分野のエッジ端末などでアラームをホストに送信することができる。
コンパレータのミスマッチなどでオフセット電圧を確保する必要があり、検知する電圧の不感帯が大きい（例えば、±３０ｍＶ差）。電源電圧が低電圧になるに従い、更に不感帯を大きくする必要があり、要求される電圧精度を満たせない場合がある。一方、本実施例では、フィードバックに使用する電圧を周波数に変換する回路（つまり、第１発振回路ＯＳＣ１，第２発振回路ＯＳＣ２）は共通のため、ミスマッチは無視できる。
図１０は、発振回路（ＯＳＣ１，ＯＳＣ２）の動作を説明する図である。図１０において、縦軸は周波数（Ｆｒｅｑ）を示し、横軸が入力電位差を示す。図１０に示される様に、傾きＫｖｃｏは高ゲインが可能で、検知レベルの不感帯を±１ｍＶ以下にすることが可能である。
発振回路（ＯＳＣ１，ＯＳＣ２）の入力差で周波数が決まるため、第１基板バイアス電圧ＶＢＰおよび第２基板バイアス電圧ＶＢＮの設定電圧の高低の影響を受けない。本実施例では以下の優位性があり、第１基板バイアス電圧ＶＢＰおよび第２基板バイアス電圧ＶＢＮの設定電圧の高低に依存せず、カウンタ論理回路ブロックＣＬを検知回路として使用できる。
１）フィードバックする発振回路（ＯＳＣ１，ＯＳＣ２）が電位差を周波数に変換し、変換した周波数を検知回路（カウンタ論理回路ブロックＣＬ）で使用するため、コンパレータの様なミスマッチが無い。
２）発振回路（ＯＳＣ１，ＯＳＣ２）の入力の電位差は、１／Ｋｖｃｏ倍されるため、不感帯が小さい。不感帯は、±１ｍＶ以下にできる。
３）発振回路（ＯＳＣ１，ＯＳＣ２）の周波数は（Ｉ＝Ｃ×Ｖ×Ｆｒｅｑ）で決まり、容量Ｃと電圧Ｖのばらつきは一般的に±２０％程度のため、周波数のばらつきは小さい。
４）第１基板バイアス電圧ＶＢＰおよび第２基板バイアス電圧ＶＢＮのチャージ完了は、数μｓで検知することが出来る。
図１１は、実施例２に係る基板バイアス発生回路ＢＢＧ２の構成例を示す図である。図１２は、周波数ＦＯＳＣと、第１周波数ＦＣＬＫＰと、第２周波数ＦＣＬＫＮとの関係を示す図である。
図１に示す実施例１では２個の発振回路（ＯＳＣ１，ＯＳＣ２）を利用した構成であったが、図１１に示すように、実施例２の基板バイアス発生回路ＢＢＧ２では、１個の発振回路ＯＳＣ１とした構成例である。このため、昇圧回路である第１チャージポンプＣＰ１の前段と、降圧回路である第２チャージポンプＣＰ２の前段とに、発振回路ＯＳＣ１からの発振する周波数ＦＯＳＣのクロック信号ＣＬＫをゲーティング（gating）して止める機能を持つ第１ゲーティング回路（第１ゲート回路）ＧＴ１，第２ゲーティング回路（第２ゲート回路）ＧＴ２をそれぞれ設ける。第１ゲーティング回路ＧＴ１は、第１周波数ＦＣＬＫＰの第１クロック信号ＣＬＫＰを出力する。第２ゲーティング回路ＧＴ２は、第２周波数ＦＣＬＫＮの第２クロック信号ＣＬＫＮを出力する。
図１２には、発振回路ＯＳＣ１の発振するクロック信号ＣＬＫの周波数ＦＯＳＣと、第１ゲーティング回路ＧＴ１の出力する第１クロック信号ＣＬＫＰの第１周波数ＦＣＬＫＰと、第２ゲーティング回路ＧＴ２の出力する第２クロック信号ＣＬＫＮの第２周波数ＦＣＬＫＮとの関係が示される。第１ゲーティング回路ＧＴ１は、この例では、周波数ＦＯＳＣの連続する４個のクロックの内、最初の２個(１番目と２番目）のクロックを通過させ、後の２個（３番目と４番目）のクロックを通過させないようにゲーティングを行うことで、第１周波数ＦＣＬＫＰを生成する。第２ゲーティング回路ＧＴ２は、この例では、周波数ＦＯＳＣの連続する４個のクロックの内、最初の１個（１番目）のクロックと最後の１個（４番目）のクロックとを通過させ、最初の１個（１番目）のクロックと最後の１個（４番目）の間の２個（２番目と３番目）のクロックを通過させないようにゲーティングを行うことで、第２周波数ＦＣＬＫＮを生成する。
実施例２によれば、基板バイアス発生回路ＢＢＧ２内に設ける発振回路の数を１つにすることが出来るという効果がある。
図１３は、実施例３に係る基板バイアス発生回路ＢＢＧ３の構成例を示す図である。図１４は、第１周波数ＦＣＬＫＰと、第２周波数ＦＣＬＫＮとの関係を示す図である。
実施例３では、実施例２の基板バイアス発生回路ＢＢＧ２の構成から、さらに、１つのゲーティング回路を削除した、基板バイアス発生回路ＢＢＧ３の構成例である。第２周波数ＦＣＬＫＮに必要なクロックが第１周波数ＦＣＬＫＰより低いことを利用し、第１周波数ＦＣＬＫＰの第１クロック信号ＣＬＫＰをゲーティングして、止める機能を持つ第２ゲーティング回路（第２ゲート回路）ＧＴ２を入れること、発振回路は１つにすることが出来る。
第１発振回路ＯＳＣ１は、第１周波数ＦＣＬＫＰの第１クロック信号ＣＬＫＰを発生する。第２ゲーティング回路ＧＴ２は、第２ゲーティング回路ＧＴ２は、第１周波数ＦＣＬＫＰの第１クロック信号ＣＬＫＰをゲーティングして、第２周波数ＦＣＬＫＮの第２クロック信号ＣＬＫＮを出力する。
図１４には、発振回路ＯＳＣ１の発振する第１クロック信号ＣＬＫＰの第１周波数ＦＣＬＫＰと、第２ゲーティング回路ＧＴ２の出力する第２クロック信号ＣＬＫＮの第２周波数ＦＣＬＫＮとの関係が示される。第２ゲーティング回路ＧＴ２は、この例では、第１周波数ＦＣＬＫＰの連続する５個のクロックの内、最初の４個(１番目、２番目、３番目、４番目）のクロックを通過させ、後の１個（５番目）のクロックを通過させないようにゲーティングを行うことで、第２周波数ＦＣＬＫＮを生成する。
実施例３によれば、基板バイアス発生回路ＢＢＧ３内に設ける発振回路の数を１つにし、また、ゲーティング回路の数も１つにすることが出来るという効果がある。
図１５は、実施例４に係る基板バイアス発生回路ＢＢＧ４の構成例を示す図である。
実施例４の基板バイアス発生回路ＢＢＧ４では、実施例１～３の第１基板バイアス電圧ＶＢＰと第２基板バイアス電圧ＶＢＮとの間に、抵抗素子Ｒ５を設けた構成例である。つまり、第１チャージポンプＣＰ１の出力（または、第１チャージポンプＣＰ１の出力端子に接続された第１出力信号線）と第２チャージポンプＣＰ２の出力（または第２チャージポンプＣＰ２の出力端子に接続された第２出力信号線）との間に、抵抗素子Ｒ５が接続されている。
低温などのリークが極めて小さい環境では、昇降圧回路である第１チャージポンプＣＰ１や第２チャージポンプＣＰ２の回路内のリーク電流が支配的となり、ＩＶＢＰ／ＩＶＢＮ≒Ａ＞１の関係が保てない可能性が出てくる。その発生を抑制するため、第１基板バイアス電圧ＶＢＰと第２基板バイアス電圧ＶＢＮとの間に抵抗素子Ｒ５を設け、ＩＶＢＰ／ＩＶＢＮの最低電流を設けることが出来る。ここで、ＩＶＢＰは、第１チャージポンプＣＰ１の出力からＰチャネルＭＩＳＦＥＴ２の基板ゲート側に流れる電流である。ＩＶＢＮは、第２チャージポンプＣＰ２の出力からＮチャネルＭＩＳＦＥＴ３の基板ゲート側に流れる電流である。
図１６は、実施例５に係る基板バイアス発生回路ＢＢＧ５の構成例を示す図である。図１７は、図１６の基板バイアス発生回路ＢＢＧ５の特性を示す図である。図１８は、第１基板バイアス電圧ＶＢＰの設定値に対する第２基板バイアス電圧ＶＢＮの依存性を示す図である。図１９は、第１基板バイアス電圧ＶＢＰから第２基板バイアス電圧ＶＢＮへ流れる異常電流(リーク）が発生した場合を説明する図である。図２０は、第１基板バイアス電圧ＶＢＰの端子パッドと第２基板バイアス電圧ＶＢＮの端子パッドとのレイアウト配置を説明する図である。
図１６に示すように、実施例５に係る基板バイアス発生回路ＢＢＧ５では、実施例４の抵抗素子Ｒ５が抵抗素子Ｒ３と抵抗素子Ｒ４とに変更されている。そして、基板バイアス発生回路ＢＢＧ５では、実施例１、４の第２発振回路ＯＳＣ２のフィードバック制御に用いる電圧（ＶＦＢＮ）が抵抗素子Ｒ３と抵抗素子Ｒ４との中間電圧Ｖｉから取り出した構成である。
一般的に、第２基板バイアス電圧ＶＢＮは負電位になるため、抵抗素子Ｒ３と抵抗素子Ｒ４とにより生成した中間電圧Ｖｉ（ＶＦＢＮ）と、基準電圧ＶＲＥＦを第２発振回路ＯＳＣ２により比較することで、第２基板バイアス電圧ＶＢＮの設定電圧とすることが出来る。
実施例５の構成にすることで、第２基板バイアス電圧ＶＢＮは第１基板バイアス電圧ＶＢＰに依存する特性となる（式１参照）。
ＶＢＮ＝ＶＢＰ－（（Ｒ３＋Ｒ４）／Ｒ３）×（ＶＢＰ－ＶＲＥＦ） 式１
図１７に示すように、この特性により、第２基板バイアス電圧ＶＢＮは降圧側の第２チャージポンプＣＰ２の能力に依らず、第１基板バイアス電圧ＶＢＰのチャージ開始時間が遅れ、かつ、チャージ完了のタイミングも遅れる動きをする。そのため、遷移時に、誤って周波数の比が規定範囲内に入ることを防止することが出来る。
また、図１８に示すように、この特性を活用し、第１基板バイアス電圧ＶＢＰの側のターゲット電圧の設定値を変えることで、第２基板バイアス電圧ＶＢＮを連動して変化させることが出来る。
図１９に示すように、異常検知する際、第１基板バイアス電圧ＶＢＰから第２基板バイアス電圧ＶＢＮへ流れる異常電流(リーク）が発生した場合（ＶＢＰ→ＶＢＮの経路のリーク発生）は、リーク電流が等しく増加し、第１発振回路ＯＳＣ１および第２発振回路ＯＳＣ２の出力クロック（ＦＶＢＰ、ＦＶＢＮ）も、同じ割合で変化する。このため本発明でも、ＶＢＰ→ＶＢＮの経路のリーク発生の検知は出来ない。
そのため、基板バイアス発生回路ＢＢＧ５のレイアウト配置において、隣接する配置の箇所を排除することが有効である。例えば、図２０に示すように、第１基板バイアス電圧ＶＢＰの端子パッドＰａｄ＿ＶＢＰと第２基板バイアス電圧ＶＢＮの端子パッドＰａｄ＿ＶＢＮとのレイアウト配置において、端子パッドＰａｄ＿ＶＢＰと端子パッドＰａｄ＿ＶＢＮとを隣接してレイアウト配置するのではなく、端子パッドＰａｄ＿ＶＢＰと端子パッドＰａｄ＿ＶＢＮとの間に、接地電位ＧＮＤ（ＶＳＳ）の端子パットＰａｄ＿ＧＮＤや他の端子パットＰａｄ＿Ｘを配置することが有効である。
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。
１：半導体装置
２：ＰチャネルＭＩＳＦＥＴ
３：ＮチャネルＭＩＳＦＥＴ
ＢＢＧ：基板バイアス発生回路
ＯＳＣ１：第１発振回路
ＯＳＣ２：第２発振回路
ＣＰ１：第１チャージポンプ（昇圧回路）
ＣＰ２：第２チャージポンプ（降圧回路）
ＣＬ：カウンタ論理回路ブロック（論理回路ブロック）
ＣＬＣ：大規模論理回路（コアロジック回路）

Claims (6)

  1. 第１周波数の第１クロック信号に基づいて昇圧電圧を出力する昇圧回路と、
    第２周波数の第２クロック信号に基づいて降圧電圧を出力する降圧回路と、
    前記第１周波数と前記第２周波数とを比較し、予め規定した基準に従い前記第１周波数と前記第２周波数との比較結果を出力する論理回路ブロックと、
    を含む、半導体装置。
  2. 請求項１の半導体装置において、
    前記第１周波数の前記第１クロック信号を出力する第１発振回路と、
    前記第２周波数の前記第２クロック信号を出力する第２発振回路と、
    を含む、半導体装置。
  3. 請求項１の半導体装置において、
    前記第１周波数の前記第１クロック信号を出力する第１発振回路と、
    前記第１周波数の前記第１クロック信号をゲーティングして前記第２周波数の前記第２クロック信号を出力する第１ゲーティング回路と、を含む、半導体装置。
  4. 請求項１の半導体装置において、
    第１発振回路と、
    前記第１発振回路の出力をゲーティングして前記第１周波数の前記第１クロック信号を出力する第１ゲーティング回路と、
    前記第１発振回路の出力をゲーティングして前記第２周波数の前記第２クロック信号を出力する第２ゲーティング回路と、を含む、半導体装置。
  5. 請求項２の半導体装置において、
    前記昇圧回路の出力と前記降圧回路の出力とに間に設けられた抵抗素子を有する、半導体装置。
  6. 請求項５の半導体装置において、
    前記抵抗素子は、第１抵抗素子と第２抵抗素子と、を含み、
    前記第２発振回路は、基準電圧と前記第１抵抗素子と前記第２抵抗素子との接続点の中間電圧との比較に基づいて、前記第２クロック信号の前記第２周波数を生成する、半導体装置。
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