JPH03228360A

JPH03228360A - 半導体集積回路

Info

Publication number: JPH03228360A
Application number: JP2021961A
Authority: JP
Inventors: Masataka Kato; 正高加藤; Takeaki Okabe; 岡部　健明; Taijo Nishioka; 西岡　泰城
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-02-02
Filing date: 1990-02-02
Publication date: 1991-10-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、電離性放射線環境下において用いられる半導
体集積回路に関し、放射線照射により発生する素子劣化
量の検出と素子劣化量の補償を行う半導体集積回路に関
する。

〔従来の技術〕

従来、宇宙・原子炉等の電離性放射線環境下において使
用される半導体集積回路は、素子劣化を抑えるための特
殊な製造工程を経て製作されてきた。しかし、地上用半
導体集積回路の急激な進歩による莫大な回路技術・シス
テム技術を宇宙・原子炉等の設備に応用するためには、
汎用の製造工程を経て製作された半導体集積回路を用い
ることが必要となってきた。

この汎用の半導体集積回路が、電離性放射線環境下にお
かれたとき、この中で用いられているｎ形ＭｏＳトラン
ジスタは、素子劣化を生じることが知られている。

第２図は、ｎ形ＭＯＳトランジスタの直流特性の劣化を
示している。電離性放射線照射前のしきい値電圧Ｖ　ｔ
　ｈの値は、点Ａで与えられ、一般に、０．５〜１．Ｏ
ｖをとるように設計されている。

さらに、点Ａから点Ｃまでのサブスレッショルド領域に
おいては、ドレイン電流Ｉｏは、ゲート電圧ｖＧに関し
、ｅｘｐ　（Ｖａ／Ｖｏ）（Ｖｏはある一定値）に比例
するような振舞いをする。これに対して、例えば１０’
ｒａｄ　（Ｓ　ｉ　Ｏ２）量の放射線照射後では、まず
、しきい値電圧Ｖ　ｔ　ｈが点Ａ′に移動するとともに
、点Ｂ′から点Ｃ′まで大きな弧を描く特性、すなわち
、ソース・ドレイン端子間リーク電流があられれる。

一方、集積回路の半導体素子の特性劣化を補償する回路
として特開昭６１−２９４７８２号記載のものがある。

ここに記載するものは、特性劣化として上記のようなリ
ーク電流を扱うものではないが、特性劣化を補償する回
路として半導体集積回路に用いられるＭＯＳ）−ランジ
スタの基板バイアスを制御する回路が、同号記載の第２
図に示されている。この制御回路は、ｎ形ＭＯＳトラン
ジスタの劣化を検出するための被検出素子およびその検
出結果を増幅する増幅回路、さらにｎ形ＭＯＳトランジ
スタの基板バイアスを与えるレベルシフト回路から成り
立っている。特に、ＭＯＳトランジスタの素子劣化を実
時間（リアルタイム）で検出するため、被検出素子とな
るｎ形ＭＯＳトランジスタのゲート端子電圧には、ある
一定の電圧が常時印加され、ｎ形ＭＯＳトランジスタの
出力電流の変化を検知し、基板バイアス制御回路へのフ
ィードバックを図っている。また、上記特許の第５図で
は、被検出素子となるｎ形ＭｏＳトランジスタのゲート
端子電圧はスイッチＳ１により切り換えが可能であり、
常時、クロックφが与えられ、被制御回路（本体となる
半導体集積回路）と同一劣化状況を発生するような回路
構成となっている。

〔発明が解決しようとする課題〕

上記従来技術では、電離性放射線によるｎ形Ｍ○Ｓトラ
ンジスタの素子劣化の中でも、しきい値電圧値の変化に
関する劣化補償はなされていたものの、ソース・ドレイ
ン端子間リーク電流増加に関する劣化補償はなされてい
なかった。

また、半導体集積回路中に用いられているＭＯＳトラン
ジスタは、多様な電圧条件下で動作しており、電離性放
射線環境下におけるＭＯＳトランジスタの素子劣化量は
個々の素子で異っている。

このとき、半導体集積回路の動作は、最も劣化量の大き
い素子の動作可否により決定される。この点に関しても
、上記従来技術では、最悪劣化条件を考慮した素子劣化
検出の概念がみられなかった。

本発明の目的は、最悪劣化条件を考慮した素子劣化検出
を行うことにより、被補償回路となる半導体集積回路の
機能低下を防止することにある。

さらに、半導体素子の劣化によるリーク電流の増加を検
出し、素子の基板バイアスを制御することによりリーク
電流値を減少させ、半導体集積回路の消費電力の増加を
抑制することを目的とする。

〔課題を解決するための手段〕

上記目的を達成するため、本発明の半導体集積回路は、
チップ上に、半導体素子により所要の信号処理動作をす
る集積回路と、上記半導体素子の特性劣化を補償する回
路とを有し、該特性劣化を補償する回路は、上記半導体
素子と同じ半導体素子を特性劣化のセンサとして含むセ
ンサ回路と、該センサ素子の電流を検出する回路と、該
回路の出力により半導体素子に所要の基板バイアス電圧
を与える回路とを有して、上記センサ素子の特性劣化を
検出して該センサ素子および上記集積回路の半導体素子
の基板バイアス電圧を制御し上記半導体素子の特性劣化
を補償する半導体集積回路において、上記センサ素子の
特性劣化の検出時に該素子のリーク電流を検出する手段
と、該素子の特性劣化検出時以外は該素子を最悪劣化状
況下におく手段とを備えることを特徴とする。

これにより最悪劣化状況下におかれたセンサ素子のリー
ク電流を検出することにより動作中の他の半導体素子の
特性劣化を補償し、集積回路の機能低下を防ぐことがで
きるようになる。

ここで上記、センサ素子のリーク電流を検出する手段は
、該素子をオフ状態にするゲート電圧条件で該素子の電
流を検出し、上記、センサ素子を最悪劣化状況下におく
手段は、該素子をオン状態にするゲート電圧条件を保持
するものとすることが好ましい。

この場合に上記、センサ素子の特性劣化検出時の時間を
それ以外の最悪劣化状況下におく時間より短いものとす
るのがよい。

ここで上記、センサ素子の電流検出を、ｎ型Ｍ○Ｓトラ
ンジスタのソース・ドレイン間電流を検出するものとす
るのがよい。これにより電離性放射線環境下で使用され
るｎ型ＭＣ）Ｓ）−ランジスタを用いた集積回路の劣化
補償に好適になる。

また上記、半導体素子の特性劣化を補償する回路をチッ
プ中の機能ブロック毎に設けることは好ましい。これに
よりチップ中の部分的な劣化補償が可能になる。

〔作　　用〕

以下に論理素子として用いられ、電離性放射線環境下で
劣化するｎ形ＭＯ８）−ランジスタに関し本発明の詳細
な説明する。

作用を詳述するのに先立ちこれを要約すれば、放射線照
射によるｎ型ＭＯ８）−ランジスタの劣化はリーク電流
の増加という形で表れる。この劣化はゲート電圧の高い
ときの方が大きい。そこで同じトランジスタのセンサ素
子を設け、この素子は高いゲート電圧を保持して他の動
作状態の素子より劣化を進めるよう最悪劣化状況下にお
き、そのリーク電流増を検出し、これによりセンサ素子
とともに他の動作中の素子の基板バイアス電圧を制御す
れば、後述の理由で集積回路中の同種のトランジスタの
リーク電流を抑えることが可能になり、集積回路として
の機能低下や消費電力増を防止することが可能になる。

ここでセンサ素子のリーク電流は素子のオフ状態で、す
なわちゲート電圧の低レベルの状態で検出すれば良い。

そしてこの時間を短くして劣化の時間を長くとることは
劣化量の把握に対する精度を上げることになる。

以下に劣化の現象とともに本発明の作用を詳述する。

半導体集積回路中のｎ形ＭＯＳトランジスタのゲート端
子には、低電位ｖし。、と高電位ＶＨｔｇｈを有するク
ロック信号や、Ｖ　ｂ　ｏ　ｗまたはＶＨ＋ｇｈの何れ
か一方の電圧が印加されている。

電離性放射線によるｎ形ＭＯＳトランジスタの劣化は、
放射線照射時に印加されているゲート端子電圧に依存す
る。第３図は、ｎ形ＭＯＳトランジスタの直流特性の劣
化状況を示している。ゲート端子電圧Ｖａが（ｂ）の低
電位（Ｖａ＝ＯＶ）　と（Ｃ）の高電位（例えばＶｃ＝
５Ｖ）では、照射後の直流特性が異なり、しきい値電圧
を表わす点りが、Ｖａ＝５Ｖ照射ではＶａ＝ＯＶ照射に
比ヘテゲート端子電圧Ｖａの負方向に移動するとともに
、ｖＧくＯの領域では、ドレイン電流Ｉｏにリーク電流
がみられている。このように、ゲート端子に高電位Ｖ　
Ｈ１ｇ　ｈを印加した状態が放射線による素子劣化の最
悪条件となり、リーク電流の増加が顕著となる。半導体
集積回路中のｎ形ＭＯＳトランジスタの劣化曲線は、（
ｂ）の曲線と（ｃ）の曲線の間に存在するため、素子劣
化量を検出するためのセンサ素子としては、特性劣化を
検出する時以外のいはば待機時には（Ｃ）の曲線となる
ように最悪劣化条件にゲート端子電圧を設定する。（ｃ
）の曲線に示されるリーク電流は、ｎ形ＭＯＳトランジ
スタのソース・ドレイン端子間で流れている。

第４図は、ｎ形ＭＯＳ）−ランジスタを上から見たレイ
アウトパターンを示している。スイッチング動作のため
のドレイン電流７は、ＬＯＧＯ８酸化膜形成境界６内部
を流れるが、上記に示したソース・ドレイン端子間リー
ク電流８は、ＬＯＧＯ８酸化膜形成境界６周辺のゲート
電極５の下をトレイン領域９からソース領域１０に向か
って流れる。第４図のＥＥ’断面構造略図を第５図に示
すが、上記ソース・ドレイン端子間リーク電流は、ＬＯ
ＧＯ５酸化膜１２とゲート酸化膜１１の境界近傍１５で
流れている。すなわち、上記ソース・ドレイン端子間リ
ーク電流は、活性領域のｎ形ＭＯＳトランジスタと並列
に存在し、厚いゲート酸化膜厚を有する寄生ｎ形ＭＯＳ
トランジスタのトレイン電流成分と考えることができる
。

ここで、ｐ形基板１４に負電圧を印加すると、基板バイ
アス効果により、ＭｏＳトランジスタのしきい値電圧が
正電圧方向に移動する。この特性を利用することにより
、ソース・ドレイン端子間リーク電流を減少させること
ができる。

しきい値電圧Ｖ　ｔ　ｈと基板電圧ＶＨ８との間には、
以下の関係がある。

・・・（１）ここで、ＶＦＲはフラットバンド電圧、φＦは基板のフ
ェルミレベル、εは基板の誘電率、Ｎは基板の不純物濃
度、Ｃｏ　ｘは単位面積あたりの酸化膜容量、ｑは製電
荷量である。

（１）式から、基板電圧Ｖａｓのしきい値電圧Ｖｔｈへ
の依存性は、酸化膜容量Ｃ０Ｘが小さいほど大きいこと
になるが、活性領域のＭｏＳトランジスタに比べて寄生
領域のＭＯＳトランジスタの酸化膜厚が厚いので、この
部分の酸化膜容量は小さく、したがって基板電圧を与え
ることにより寄生ＭＯＳトランジスタのしきい値電圧変
化が大きくなり、リーク電流成分が減少する。

第６図は、放射線照射後のｎ形ＭｏＳトランジスタの直
流特性における基板電圧Ｖｓｓ依存性を示している。　
Ｖａｓ　　を大きくするにしたがって、リーク電流成分
が減少する。

以下、本発明の作用をさらに第６図及び第７図を用いて
説明する。第７図は、素子劣化補償回路の概念図を示し
ている。素子劣化検出素子となるｎ形ＭｏＳトランジス
タ１６のドレイン端子に、電流検出回路１７が接続され
、その出力信号が基板電圧発生回路１８に接続されてい
る。ｎ形ＭＯＳトランジスタ１６のゲート端子は、スイ
ッチＳＷ１を通して高電位ＶＨｔｇｈ（例えば５ｖ）、
スイッチＳＷ２を通して低電位ＶＬＯＩＩ（例えばＯＶ
）に接続される。劣化検出時には、スイッチＳＷ２がオ
ンとなりスイッチＳＷＩがオフとなる。ゲート端子が例
えばＯｖとなるため、劣化したｎ形ＭＯＳトランジスタ
の直流特性は、第６図の曲線（、）となり、ドレイン端
子には電流Ｉｓが流れる。電流Ｉｓは、電流検出回路１
７中において基準電流と比較され、リーク電流が流れて
いる場合には、基板電圧発生回路１８に基板電圧を大き
くするように信号を伝送する。基板電圧発生回路１８か
らの出力は、ｎ形ＭＯＳトランジスタ１６及び半導体集
積回路（本体）１９に接続されているため、半導体チッ
プ全体のｎ形ＭＯＳトランジスタのリーク電流を抑える
ことが可能となる。

以上ではｎ型ＭＯ８）−ランジスタにより作用を説明し
たが、上記の劣化機構や本発明の作用はＣＭＯＳトラン
ジスタ等の半導体素子にも同様にあてはまる。

〔実施例〕

以下１本発明の実施例について述べる。第１図は本発明
の第１の実施例のブロック図、第８図は、素子劣化補償
回路のブロック図である。第１図に示すように、半導体
チップ１上に、基本ゲート回路を含む信号処理半導体集
積回路２および素子劣化補償回路４が形成されている。

この素子劣化補償回路４は、第８図に示すように、少く
とも２個の素子劣化検出用センサ回路２１と、センサ回
路のうち何れか１個の電流入力端子と電流検出回路１７
を接続させるためのセンサ制御回路２０と、電流検出回
路１７の出力により制御される基板電圧発生回路１８か
らなる。例えば、４個のセンサ回路を設けた場合には、
センサ制御回路２０からの出力信号を第９図のタイムチ
ャートに示すように設定することにより、各々のセンサ
回路に含まれるｎ形ＭＯＳトランジスタは待機状態とな
り、概ね最悪劣化条件を保持することができる。

第１０図はセンサ回路の一例を示す。センサとなるｎ形
ＭｏＳトランジスタ２４のドレイン端子とセンサ回路の
スイッチングを行うｎ形ＭＯＳトランジスタ２５のソー
ス端子が接続され、両トランジスタの基板電圧３４は、
第８図の基板電圧発生回路により与えられる。また、ｎ
形ＭｏＳトランジスタ２４のゲート端子はインバータ回
路２３を通して、ｎ形ＭＯＳトランジスタ２５のゲート
端子に接続され、第８図のセンサ制御回路出力に接続さ
れている。このため、センサ制御回路２０からオフ信号
（電圧Ｏ■）を受ける待機時では、インバータ回路２３
の出力がオン（例えば電圧５Ｖ）となり、センサとなる
ｎ形ＭＯＳトランジスタ２４のゲート端子には高電圧（
例えばＶｃ＝５Ｖ）が印加され、最悪劣化状態となる。

また、センサ制御回路２ｏからオン状態（電圧５Ｖ）を
受ける劣化検出時には、インバータ回路２３８力はオフ
（電圧ＯＶ）となり、ｎ形ＭＯＳトランジスタ２４のゲ
ート端子には低電圧（Ｖａ＝ＯＶ）が印加され、トラン
ジスタがオフ時のリーク電流量の検出が可能となる。

第１１図に電流検出回路１７の一例を示す。第１０図の
配線３２は第１１図の配線３１に接続され、電流入力と
なる。ｐ形ＭｏＳトランジスタ対２７．２８からなるカ
レントミラー回路によりセンサを流れる電流Ｉｓは、基
準電流工、と比較される。Ｐ形ＭＯＳトランジスタ３０
のゲート端子電圧ｖＧ１は、Ｉｓ＜Ｉｒならば上昇し、
ｐ形ＭＯＳトランジスタ３０はオフ状態となり、出力端
子電圧ｖＧ２が低下する。また、工５）ＩｒならばｖＧ
ｌが低下し、ｐ形ＭＯＳトランジスタ３０がオン状態と
なり、ｖＧ２が上昇する。すなわち、センサとなるｎＭ
ｏ５トランジスタ２４のリーク電流Ｉｓが増加し、基準
電流■、より大きくなると、電流検出回路１７の出力電
圧が上昇（例えばオン状態）し、基準電流工、以下なら
ば電流検出回路１７の出力電圧が低下（例えばオフ状態
）となる。尚、本回路に用いられているｎ形ＭＯＳトラ
ンジスタの基板電圧を供給する配線３５は基板電圧発生
回路１８の出力に接続されている。

第１２図に基板電圧発生回路の一例を示す。本回路は、
第８図の電流検出回路１７出力をデジタル信号として処
理している。電流検出回路１７の出力は、２人力ＮＡＮ
Ｄ回路３８の一方の入力に接続され、他方はリングオシ
レータ４５の出力に接続されている。また、ダイオード
４１．４２および容量素子４０．４３によりチャージポ
ンプ回路４６が構成されている。チャージポンプ回路４
６の入力はバッファ回路３９を通して行う。本回路では
、電流検出回路１７の出力がオン状態（リーク電流量）
のときだけ、リングオシレータ４５の出力がチャージポ
ンプ回路４６に伝えられ、約−３Ｖまでの負電圧が配線
４４に発生する。

本発明の第２の実施例を第１３図を用いて説明する。第
２の実施例では、第８図に示す第１の実施例に対して基
板電圧の制御性を高めるために、電流検出回路１７の出
力信号をアナログ信号としてとらえている。ここでは、
第８図の基板電圧発生回路１８に第１３図を用いた。

電流検出回路１７の出力は、ｎ形ＭＯＳトランジスタ４
８のゲート端子に伝えられ、しきい値電圧分のレベルシ
フトが行われたのち、ｎ形ＭＯＳトランジスタ４９およ
び５０のドレイン端子に伝えられる。ｎ形ＭｏＳトラン
ジスタ４９および５１のゲート端子にはそれぞれ、位相
が１８０°異ったクロック信号φ、φが印加され、容量
５３に電荷が蓄積される。ｎ形トランジスタ５０および
５２についてもクロック信号φ、φが与えられ、容量５
２に電荷が蓄積される。容量５３．５４．５８およびダ
イオード素子５５．５６．５７により２段のチャージポ
ンプ回路が組まれ、配線４４に負電圧の基板電圧出力が
得られる。

本実施例では、常時チャージポンプ回路にクロツクφ、
φが印加され、チャージポンプ出力電圧が入力電圧の高
低により制御されているため、安定した基板電圧を提供
することができる。尚、低い入力電圧に対しても例えば
−５Ｖ程度の負電圧を提供するために、２段のチャージ
ポンプ回路を用いている。

本発明の第３の実施例を第１４図を用いて説明する。本
実施例では、素子劣化検出用のセンサは１個であり、ｎ
形ＭＯＳトランジスタ２４を用いている。ｎ形ＭＯ８）
−ランジスタ２４のゲート端子入力には、コントロール
信号Ｖｃが印加され、待機時には■。＝５Ｖが印加され
、最悪劣化条件となっている。このとき、ドレイン電流
が流れるため、電流検出回路１７の出力がＨｉ　ｇ　ｈ
状態となり、後段のチャージポンプ回路を起動させてし
まう。そこで、電流検出回路１７の出力端に３人力ＮＡ
ＮＤ回路を設け、その１人力として、コントロール信号
Ｖ。の反転信号を与えた。このことにより、待機時にお
いては３人力ＮＡＮＤ回路の出力はＨｉ　ｇｈレベル、
すなわち、バッファ回路３９の出力がＬｏｗレベルとな
り、後段のチャージポンプ回路は一定の負電圧出力状態
を保持する。

本実施例において、コントロール信号ＶｃをＬＯＷ　（
Ｖｃ”ＯＶ）とする時間をＨｌ　ｇ　ｈ　（Ｖｃ＝　５
Ｖ）とする時間よりも少くとも短くすることにより、概
ね最悪劣化条件を模擬することができ、素子劣化の補償
が可能となった。

本発明の第４の実施例を第１５図を用いて説明する。本
実施例では、半導体チップ１上に存在するメモリ等の各
機能ブロック６２．６３．６４中に素子劣化検出用のセ
ンサ回路６５．６６．６７を設けられ、またこれらセン
サ回路６５．６６．６７の出力は各々電流検出回路１７
に接続され、さらに、その出力をＮＯＲ回路等を用いて
比較することができる。これにより、最も劣化の著しい
センサの出力により半導体チップ１の基板電圧を制御す
ることが可能となる。また、本実施例では、各機能ブロ
ック毎に、基板電圧を制御できるように、各々のセンサ
回路６５．６６．６７中に、基板電圧発生回路を設ける
こともできる。

〔発明の効果〕

本発明を用いた半導体集積回路は、電離性放射線環境下
においても、ｎ形ＭＯＳトランジスタのソース・ドレイ
ン端子間のリーク電流の増加が抑えられるので、特に、
ＣＭＯ８半導体回路において消費電力の増加を抑えるこ
とができる。

特に、半導体回路中の素子特性の劣化を、最悪条件を考
慮して検出するため、例えば１万ゲ一ト以上の規模の半
導体集積回路中においても、最大の劣化を生じる素子を
基準に基板電圧制御を行い、素子・回路特性の劣化を補
償することが可能となる。さらに、マクロセル・ＡＳＩ
Ｃセル等の従来の半導体集積回路を放射線環境下で用い
る場合、放射線量１０’ｒａｄ　（Ｓ　ｉ　０２）で、
消費電流の増加が目立っていたが、本発明を用いること
により１０’ｒａｄ　（Ｓ　ｉ　Ｏ２）以上まで、消費
電流の増加を抑えることが可能となった。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す回路ブロック図、
第２図はｎ形ＭＯＳトランジスタの放射線照射前後の直
流特性の変化を示す図、第３図はｎ形ＭＯＳトランジス
タの直流特性において、放射線照射時のゲート端子印加
電圧の依存性を示す図、第４図はｎ＃ＭＯＳトランジス
タのレイアウト概略図とリーク電流発生経路を示す図、
第５図は第４図においてゲート電極直下の素子断面構造
を示す図、第６図はｎ形ＭＯＳトランジスタの直流特性
において基板電圧の効果を示す図、第７図は本発明の劣
化補償機構のブロック図、第８図は第１の実施例におけ
る補償回路ブロック図、第９図はセンサ制御回路の出力
電圧のタイムチャート図、第１０図は第１の実施例にお
けるセンサ回路図、第１１図は第１の実施例における電
流検出回路図、第１２図は第１の実施例における基板電
圧発生回路図、第１３図は第２の実施例における基板電
圧発生回路図、第１４図は第３の実施例における劣化補
償回路構成図、第１５図は第４の実施例における劣化補
償回路配置ブロック図である。符号の説明１・・・半導体チップ　　　２・・・半導体集積回路３
．２２・・・センサ回路ブロック４・・・劣化補償回路　　　５・・・ゲート端子６・・
・ＬＯＧＯ３酸化膜形成境界７・・・スイッチング電流　８・・・リーク電流９・・
・ドレイン領域　　　１０・・ソース領域１１・・・ゲ
ート酸化膜　　１２・・・ＬＯＣＯ８酸化膜１３・・・
ポリＳｉゲート　１４・・・Ｓｉ基板１５・・・リーク
電流発生領域１６．２４・・・ｎ形ＭＯＳトランジスタを用いたセン
サ素子１７・・・電流検出回路　　１８・・・基板電圧発生回
路１９・・・半導体集積回路　２０・・・センサ制御回
路２１・・・センサ回路２３．３９．６０・・インバータ回路２５．３３．３６．４８．４９．５０．５１．５２・・
・ｎ形ＭＯＳトランジスタ２６・・・電流源２７．２８．２９．３゜・・Ｐ形ＭＯＳトランジスタ３１・・・電流出力端子３２・・・センサ回路電流入力端子３４・・・基板電圧入力端子３５・・・電流検出回路出力端子３７．４７・・・電源端子３８・・・２人力ＮＡＮＤ回路４０．４３．５３．５４．５８・・・容量素子４１．４
２．５５．５６．５７・・・ダイオード素子４４・・・基板電圧発生端子４５・・・リングオシレータ４６・・・チャージポンプ回路５９・・・３人力ＮＡＮＤ回路６１・・・劣化検出制御信号

Claims

【特許請求の範囲】１、チップ上に、半導体素子により所要の信号処理動作
をする集積回路と、上記半導体素子の特性劣化を補償す
る回路とを有し、該特性劣化を補償する回路は、上記半
導体素子と同じ半導体素子を特性劣化のセンサとして含
むセンサ回路と、該センサ素子の電流を検出する回路と
、該回路の出力により半導体素子に所要の基板バイアス
電圧を与える回路とを有して、上記センサ素子の特性劣
化を検出して該センサ素子および上記集積回路の半導体
素子の基板バイアス電圧を制御し上記半導体素子の特性
劣化を補償する半導体集積回路において、上記センサ素
子の特性劣化の検出時に該素子のリーク電流を検出する
手段と、該素子の特性劣化検出時以外は該素子を最悪劣
化状況下におく手段とを備えることを特徴とする半導体
集積回路。２、上記、センサ素子のリーク電流を検出する手段は、
該素子をオフ状態にするゲート電圧条件で該素子の電流
を検出するものであり、上記、センサ素子を最悪劣化状
況下におく手段は、該素子をオン状態にするゲート電圧
条件を保持するものであることを特徴とする請求項１記
載の半導体集積回路。３、上記、センサ素子の特性劣化検出時の時間をそれ以
外の最悪劣化状況下におく時間より短いものとすること
を特徴とする請求項１乃至２記載の半導体集積回路。４、上記、センサ素子の電流検出は、ｎ型ＭＯＳトラン
ジスタのソース・ドレイン間電流を検出するものである
ことを特徴とする請求項１乃至３記載の半導体集積回路
。５、上記、半導体素子の特性劣化を補償する回路をチッ
プ中の機能ブロック毎に設けることを特徴とする請求項
１乃至４記載の半導体集積回路。