JPS61170130A - 出力インバ−タの貫通電流防止回路 - Google Patents
出力インバ−タの貫通電流防止回路Info
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- JPS61170130A JPS61170130A JP60011339A JP1133985A JPS61170130A JP S61170130 A JPS61170130 A JP S61170130A JP 60011339 A JP60011339 A JP 60011339A JP 1133985 A JP1133985 A JP 1133985A JP S61170130 A JPS61170130 A JP S61170130A
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- JP
- Japan
- Prior art keywords
- channel
- terminal
- control
- resistor
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は出力インバータの貫通電流防止回路に関するも
のである。
のである。
［従来の技術］
例えば電子時計において、モータ駆動用およびアラーム
駆動用等の出力インバータの６通電流を防止するために
第５図のような回路構成を用いたものかある。同図にお
いて、ｐｌ、Ｎ１はそれぞれ出力インバータを構成する
ＰチャネルおよびＮチャネルＭＯＳトランジスタ（以下
、それぞれＰチャネルおよびＮチャネルと呼称する。）
、Ｃ１、Ｃ２はゲート容量、Ｇ１、Ｇ２はＲ−Ｓフリッ
プフロップ回路を構成するゲート回路である。Ｔ１〜Ｔ
６はインバータで、インバータＴ１〜Ｔ４は遅延用のも
のである。
駆動用等の出力インバータの６通電流を防止するために
第５図のような回路構成を用いたものかある。同図にお
いて、ｐｌ、Ｎ１はそれぞれ出力インバータを構成する
ＰチャネルおよびＮチャネルＭＯＳトランジスタ（以下
、それぞれＰチャネルおよびＮチャネルと呼称する。）
、Ｃ１、Ｃ２はゲート容量、Ｇ１、Ｇ２はＲ−Ｓフリッ
プフロップ回路を構成するゲート回路である。Ｔ１〜Ｔ
６はインバータで、インバータＴ１〜Ｔ４は遅延用のも
のである。
以上のような構成にすることによって、端子ａに第６図
ａの人力パルスが供給されると、端子す。
ａの人力パルスが供給されると、端子す。
Ｃにはそれぞれ第６図す、 ｃのように、ゲート回路Ｇ
、、 Ｇ２およびインバータＴ１−丁４によって上記入
力パルスか遅延されて生じる。第６図かられかるとうり
、端子すの出力は端子Ｃの出力と比べて、立上りで時間
ｔ１だ（プ早く、立下りで時より十分大きくなるように
設則しておく。
、、 Ｇ２およびインバータＴ１−丁４によって上記入
力パルスか遅延されて生じる。第６図かられかるとうり
、端子すの出力は端子Ｃの出力と比べて、立上りで時間
ｔ１だ（プ早く、立下りで時より十分大きくなるように
設則しておく。
そこで端子ａか第４図ａのごとく“１パがら′“０＋＋
に反転すると、ＰチャネルＰ２がオンになる。そのため
端子すは、ＰチャネルＰ２のオン抵抗Ｒ１とゲート容量
Ｃ１とで決まる時定数で充電され、この時定数は小さい
ので端子すは第３図すのように急速に充電されていく。
に反転すると、ＰチャネルＰ２がオンになる。そのため
端子すは、ＰチャネルＰ２のオン抵抗Ｒ１とゲート容量
Ｃ１とで決まる時定数で充電され、この時定数は小さい
ので端子すは第３図すのように急速に充電されていく。
一方、端子Ｃは、端子すの電圧によって、抵抗Ｒ６とゲ
ート容量Ｃ２で決まる時定数で充電され、この時定数は
大きいので端子Ｃは第３図Ｃのように緩慢に充電されて
いく。いま、ＰチャネルＰ１のスレッショルド電圧を第
３図すの電圧Ｖｔｐに設定し、ＮチャネルＮ１のスレッ
ショルド電圧を第３図Ｇの電圧Ｖｔ ｎに設定しておく
と、ＰチャネルＰ１とＮチャネルＮ１１コ１時間に３の
間、ともにオフになる。
ート容量Ｃ２で決まる時定数で充電され、この時定数は
大きいので端子Ｃは第３図Ｃのように緩慢に充電されて
いく。いま、ＰチャネルＰ１のスレッショルド電圧を第
３図すの電圧Ｖｔｐに設定し、ＮチャネルＮ１のスレッ
ショルド電圧を第３図Ｇの電圧Ｖｔ ｎに設定しておく
と、ＰチャネルＰ１とＮチャネルＮ１１コ１時間に３の
間、ともにオフになる。
つき丁、端子ａが“○″からｌｌ Ｉ ＋＋に反転する
と、ＮチャネルＮ２かオンになる。そのため、端子Ｃは
ＮチャネルＮ２のオン抵抗Ｒ２とゲート容＠Ｃ２で決ま
る時定数によって第３図Ｇのように急速に放電する。一
方、端子すは抵抗ＲＯを介すため、夕のＰチャネルおよ
びＮチャネルのグーｊ〜に接続してあり、上記抵抗を分
前領域に形成ターるようにしたものである。
と、ＮチャネルＮ２かオンになる。そのため、端子Ｃは
ＮチャネルＮ２のオン抵抗Ｒ２とゲート容＠Ｃ２で決ま
る時定数によって第３図Ｇのように急速に放電する。一
方、端子すは抵抗ＲＯを介すため、夕のＰチャネルおよ
びＮチャネルのグーｊ〜に接続してあり、上記抵抗を分
前領域に形成ターるようにしたものである。
「実施例］
第１図において、Ｒ２、Ｎ２はそれぞれゲートに共通に
入力信号を供給される制御用Ｐチャネルおよび制御用Ｎ
チャネルで、その間に抵抗Ｒ８を接続して必る。この抵
抗Ｒ８は第２図のように、ＰチャネルＰ２とＮチャネル
Ｎ２のラッチアップ防止用の分前領域Ａ内に形成しであ
る。一般に、Ｃ−ＭＯ３集積回路では、ラッチアップ対
策として、ｐ−ｗｅｌｌ型の場合、ＰチャネルとＮチャ
ネル（Ｐ−ｗｅｌｌ）とは／１．０〜５０ｔ１ｍＬＸ上
離して形成され、この分離領域は何ら利用されていない
。そこで、この分離領域Ａ内に抵抗Ｒ６を形成すること
により、チップ面積を増やさなくて済むようにしたもの
である。
入力信号を供給される制御用Ｐチャネルおよび制御用Ｎ
チャネルで、その間に抵抗Ｒ８を接続して必る。この抵
抗Ｒ８は第２図のように、ＰチャネルＰ２とＮチャネル
Ｎ２のラッチアップ防止用の分前領域Ａ内に形成しであ
る。一般に、Ｃ−ＭＯ３集積回路では、ラッチアップ対
策として、ｐ−ｗｅｌｌ型の場合、ＰチャネルとＮチャ
ネル（Ｐ−ｗｅｌｌ）とは／１．０〜５０ｔ１ｍＬＸ上
離して形成され、この分離領域は何ら利用されていない
。そこで、この分離領域Ａ内に抵抗Ｒ６を形成すること
により、チップ面積を増やさなくて済むようにしたもの
である。
第３図は第１図の等価回路を示したものである。
以上の構成において、抵抗Ｒ６はＲ５−Ｖ−ネルＰ２お
よびＮチャネルＮ２のオン抵抗Ｒ１、Ｒ２より十分大き
くなるように設ｈ１シてあく。
よびＮチャネルＮ２のオン抵抗Ｒ１、Ｒ２より十分大き
くなるように設ｈ１シてあく。
そこで端子ａか第４図ａのごとく“′１″から＋１０１
＋に反転すると、ＰチャネルＰ２がオンになる。そのた
め端子すは、ＰチャネルＰ２のオン抵抗Ｒとグー１′−
容＠Ｃ１とで決まる時定数で充電され、この時定数ＩＪ
小さいので端子すは第３図すのように急速に充電されて
いく。一方、端子Ｃは、端子すの電圧によって、抵抗Ｒ
８とゲート容量Ｃ２で決まる時定数で充電され、この時
定数は太きいので端子Ｃは第３図Ｇのように緩慢に充電
されでいく。いま、Ｐチャネル自のスレッショルド電圧
を第３図すの電圧Ｖ［ｐに設定し、ＮチャネルＮ１のス
レッショルド電圧を第３図Ｇの電圧Ｖｔｎに設定してお
くと、Ｐチャネル自とＮチャネルＮ１は時間ｔ３の間、
ともにオフになる。
＋に反転すると、ＰチャネルＰ２がオンになる。そのた
め端子すは、ＰチャネルＰ２のオン抵抗Ｒとグー１′−
容＠Ｃ１とで決まる時定数で充電され、この時定数ＩＪ
小さいので端子すは第３図すのように急速に充電されて
いく。一方、端子Ｃは、端子すの電圧によって、抵抗Ｒ
８とゲート容量Ｃ２で決まる時定数で充電され、この時
定数は太きいので端子Ｃは第３図Ｇのように緩慢に充電
されでいく。いま、Ｐチャネル自のスレッショルド電圧
を第３図すの電圧Ｖ［ｐに設定し、ＮチャネルＮ１のス
レッショルド電圧を第３図Ｇの電圧Ｖｔｎに設定してお
くと、Ｐチャネル自とＮチャネルＮ１は時間ｔ３の間、
ともにオフになる。
つぎに、端子ａがｔｉ Ｏ＋＋から“′１″に反転する
と、ＮチャネルＮ２がオンになる。そのため、端子Ｃは
ＮチャネルＮ２のオン抵抗Ｒ２とゲート容量Ｃ２で決ま
る時定数によって第３図Ｇのように急速に放電する。一
方、端子すは抵抗ＲＯを介すため、＝ ５− 第３図すのように緩慢に放電する。したかって、時間ｔ
４の間、ＰチャネルＰ１およびＮチャネルＮ１かともに
オフになる。
と、ＮチャネルＮ２がオンになる。そのため、端子Ｃは
ＮチャネルＮ２のオン抵抗Ｒ２とゲート容量Ｃ２で決ま
る時定数によって第３図Ｇのように急速に放電する。一
方、端子すは抵抗ＲＯを介すため、＝ ５− 第３図すのように緩慢に放電する。したかって、時間ｔ
４の間、ＰチャネルＰ１およびＮチャネルＮ１かともに
オフになる。
以上のように、端子ａかレベル反転したときには必ずＰ
″ｆ−ヤネルＰ１およびＮチャネルＮ１がともにオフに
なる時間が得られ、貫通電流を防止できるのである。
″ｆ−ヤネルＰ１およびＮチャネルＮ１がともにオフに
なる時間が得られ、貫通電流を防止できるのである。
なお、ｐ−ｗｅｌｌ型に限らず、ｌ’、１−Ｗｅｌｌ型
、両−ｗｅｌｌ型にも適用できる。
、両−ｗｅｌｌ型にも適用できる。
［効果］
本発明によれば、制御用Ｐチャネルと制御用Ｎチャネル
の間に抵抗を接続し、上記制御用Ｐチャネルと上記制御
用Ｎチャネルの出力側をそれぞれ出力インバータのＰチ
ャネルおよびＮチャネルのゲートに接続して、上記抵抗
を上記制御用Ｐチャネルと上記制御用Ｎチャネル間の分
離領域に形成するようにしたので、チップ面積を増やす
ことなく簡単な素子で貫通電流を防止できるものである
。
の間に抵抗を接続し、上記制御用Ｐチャネルと上記制御
用Ｎチャネルの出力側をそれぞれ出力インバータのＰチ
ャネルおよびＮチャネルのゲートに接続して、上記抵抗
を上記制御用Ｐチャネルと上記制御用Ｎチャネル間の分
離領域に形成するようにしたので、チップ面積を増やす
ことなく簡単な素子で貫通電流を防止できるものである
。
第１図は本発明の一実施例を示した電気回路図、第２図
）コ、抵抗の形成位置を示した説明図、第３図は第１図
の等価回路図、第４図は第１図の動作説明のための電Ｉ
Ｔ波形図、第５図は従来の回路構成の一例を示した電気
回路図、第６図は第５図の動作説明のためのタイムチセ
ー１〜である。 Ｐ、、ｌ’２・・・［）チャネルＭＯ３ｌ〜ランジスタ
、Ｎ、、Ｎ？・・・ＮチャネルＭＯ３Ｉ〜ランジスタ、
Ｒｏ・・・抵抗、Ａ・・・分離領域 以 」二
）コ、抵抗の形成位置を示した説明図、第３図は第１図
の等価回路図、第４図は第１図の動作説明のための電Ｉ
Ｔ波形図、第５図は従来の回路構成の一例を示した電気
回路図、第６図は第５図の動作説明のためのタイムチセ
ー１〜である。 Ｐ、、ｌ’２・・・［）チャネルＭＯ３ｌ〜ランジスタ
、Ｎ、、Ｎ？・・・ＮチャネルＭＯ３Ｉ〜ランジスタ、
Ｒｏ・・・抵抗、Ａ・・・分離領域 以 」二
Claims (1)
- ゲートに共通に入力信号を供給される制御用Ｐチャネル
ＭＯＳトランジスタと制御用ＮチャネルＭＯＳトランジ
スタを直列に接続し、上記制御用ＰチャネルＭＯＳトラ
ンジスタと上記制御用ＮチャネルＭＯＳトランジスタ間
に抵抗を接続し、上記制御用ＰチャネルＭＯＳトランジ
スタの出力側を出力インバータのＰチャネルＭＯＳトラ
ンジスタのゲートに接続し、出力側を上記出力インバー
タのＮチャネルＭＯＳトランジスタのゲートに接続し、
上記制御用ＰチャネルＭＯＳトランジスタと上記制御用
ＮチャネルＭＯＳトランジスタ間に形成した分離領域に
上記抵抗を形成したことを特徴とする出力インバータの
貫通電流防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60011339A JPS61170130A (ja) | 1985-01-24 | 1985-01-24 | 出力インバ−タの貫通電流防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60011339A JPS61170130A (ja) | 1985-01-24 | 1985-01-24 | 出力インバ−タの貫通電流防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61170130A true JPS61170130A (ja) | 1986-07-31 |
Family
ID=11775271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60011339A Pending JPS61170130A (ja) | 1985-01-24 | 1985-01-24 | 出力インバ−タの貫通電流防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61170130A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02280522A (ja) * | 1989-03-17 | 1990-11-16 | Tektronix Inc | 出力駆動回路 |
| DE10136320A1 (de) * | 2001-07-26 | 2003-02-13 | Infineon Technologies Ag | Anordnung und Verfahren zum Umschalten von Transistoren |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5057161A (ja) * | 1973-09-17 | 1975-05-19 | ||
| JPS5871662A (ja) * | 1981-10-23 | 1983-04-28 | Nissan Motor Co Ltd | Ｍｏｓ型半導体装置 |
-
1985
- 1985-01-24 JP JP60011339A patent/JPS61170130A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5057161A (ja) * | 1973-09-17 | 1975-05-19 | ||
| JPS5871662A (ja) * | 1981-10-23 | 1983-04-28 | Nissan Motor Co Ltd | Ｍｏｓ型半導体装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02280522A (ja) * | 1989-03-17 | 1990-11-16 | Tektronix Inc | 出力駆動回路 |
| DE10136320A1 (de) * | 2001-07-26 | 2003-02-13 | Infineon Technologies Ag | Anordnung und Verfahren zum Umschalten von Transistoren |
| US6750697B2 (en) | 2001-07-26 | 2004-06-15 | Infineon Technologies Ag | Configuration and method for switching transistors |
| DE10136320B4 (de) * | 2001-07-26 | 2008-05-15 | Infineon Technologies Ag | Anordnung und Verfahren zum Umschalten von Transistoren |
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