JP5421300B2

JP5421300B2 - クロック入力インターフェース回路

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Publication number: JP5421300B2
Application number: JP2011008551A
Authority: JP
Inventors: 公一佐野; ボウビアイブス; 宗彦長谷; 美和武藤; 浩一村田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2011-01-19
Filing date: 2011-01-19
Publication date: 2014-02-19
Anticipated expiration: 2031-01-19
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Description

本発明は、半導体集積回路において、例えば数十ＧＨｚの高速クロック信号を受信するクロック入力インターフェース回路に関するものである。

図５に、非特許文献１に開示された従来のクロック入力インターフェース回路の構成を示す。図５に示した回路は、分周器ＩＣの入力段の回路であり、クロック入力インターフェース回路であるレベルシフト回路１００と、トグル・フリップフロップ回路（以下、ＴＦＦとする）１０１とから構成されている。レベルシフト回路１００は、抵抗Ｒ５１〜Ｒ５４と、容量Ｃ５１，Ｃ５２とから成る。ＴＦＦ１０１は、トランジスタＱ５１〜Ｑ６５と、ダイオードＤ５１〜Ｄ６４と、抵抗Ｒ６１〜Ｒ６４と、容量Ｃ６１〜Ｃ６４とから成る。

レベルシフト回路１００は、前段の５０Ω伝送線路（不図示）とインピーダンス整合し、５０Ω伝送線路から入力端子ＣＫに入力される高速クロック信号を反射を小さく抑えて受信する機能と、高速クロック信号に対して次段のＴＦＦ１０１の入力端子で必要とされるＤＣバイアス電圧を与える機能を提供する。
図５に示した回路は単相の高速クロック信号を受信して差動信号を出力する単相入力差動出力型の回路であり、ＴＦＦ１０１は差動入力差動出力型の回路となっている。このＴＦＦ１０１は、入力端子のＤＣバイアス電圧が適切でないと正しく動作しない。

レベルシフト回路１００は、抵抗Ｒ５１とＲ５２との抵抗値比に応じたＤＣバイアス電圧をＴＦＦ１０１の正相入力端子（トランジスタＱ５３のゲート）に供給すると共に、抵抗Ｒ５３とＲ５４との抵抗値比に応じたＤＣバイアス電圧をＴＦＦ１０１の逆相入力端子（トランジスタＱ６１のゲート）に供給することにより、ＴＦＦ１０１を正常動作させる。

また、抵抗Ｒ５１，Ｒ５２と容量Ｃ５１とから構成されるネットワークは、入力端子ＣＫから見たとき、動作周波数領域においてそのインピーダンスがほぼ５０Ωになるように設計されている。すなわち、レベルシフト回路１００は、外部の５０Ω伝送線路とほぼインピーダンス整合が取れるように設計されており、５０Ω伝送線路から入力される高速クロック信号を、反射を小さく抑えて受信することができるようになっている。高速クロック信号の反射が小さく抑えられていることから、入力された高速クロック信号のパワーの多くの部分がレベルシフト回路１００から次段のＴＦＦ１０１へ伝送される。結果としてＴＦＦ１０１を低い入力パワーの高速クロック信号で駆動することが可能となっている。

K.Murata and Y.Yamane，"74GHz dynamic frequency divider using InAIAs/lnGaAs/InP HEMTs"，ELECTRONICS LETERS，Vol.35，No.23，1999，pp.2024-2025

図５に示した従来のクロック入力インターフェース回路では、消費電流、消費電力が大きくなってしまうという問題点があった。このような問題点が生じる理由を、以下式を用いつつ説明する。
図５に示した回路においては、ＶＤＤ＝０Ｖ、ＶＳＳ＝−５．２Ｖである。非特許文献１には、ＴＦＦ１０１の入力端子のＤＣ電圧は記述されていないが、仮にＶＳＳレベルから１．２Ｖ高い値、すなわち−４．０ＶをＴＦＦ１０１の入力端子のＤＣ電圧とすると、抵抗Ｒ５１，Ｒ５２は以下の条件式を満たす必要が有る。
Ｒ５１／（Ｒ５１＋Ｒ５２）＝４．０／５．２・・・（１）

また、容量Ｃ５１と抵抗Ｒ５１，Ｒ５２とから構成されるネットワークのインピーダンスが入力端子ＣＫから見たときに５０Ωになるようにするには、容量Ｃ５１を使用周波数領域で十分に低インピーダンス（５Ω以下）にすると同時に、抵抗Ｒ５１とＲ５２の合成抵抗を５０Ωにする必要がある。したがって、式（２）の条件式を満たす必要が有る。
Ｒ５１×Ｒ５２／（Ｒ５１＋Ｒ５２）＝５０・・・（２）

式（１）と式（２）の連立方程式を解くと、以下の結果が得られる。
Ｒ５１＝２１７Ω
Ｒ５２＝６５Ω ・・・（３）

式（３）で表される抵抗値によると、抵抗Ｒ５１，Ｒ５２に流れる電流は１８．４ｍＡとなる。また、抵抗Ｒ５１，Ｒ５２で消費される電力は１８．４ｍＡ×５．２Ｖ＝９５．７ｍＷとなる。

抵抗Ｒ５３，Ｒ５４については高速クロック信号が入力されないことから、５０Ωインピーダンス整合を考慮することは必須でない。ただし、抵抗Ｒ５３，Ｒ５４によって生成されＴＦＦ１０１の逆相入力端子に供給されるＤＣ電圧は、抵抗Ｒ５１，Ｒ５２によって生成されＴＦＦ１０１の正相入力端子に供給されるＤＣ電圧と等しくする必要が有る。抵抗Ｒ５１，Ｒ５２で生成される電圧と抵抗Ｒ５３，Ｒ５４で生成される電圧を可能な限り等しくしたい場合、抵抗Ｒ５１とＲ５３に同サイズ、同抵抗値の抵抗を用いると共に、抵抗Ｒ５２とＲ５４に同サイズ、同抵抗値の抵抗を用いるのが良い。この場合、クロック入力インターフェース回路のトータルの消費電流は３６．８ｍＡ、消費電力は１９１．４ｍＷにも上る。

以上のようにレベルシフト回路で構成される従来のクロック入力インターフェース回路は、少ない受動素子で構成できるという利点を有するが、通常の線路設計で用いられているインピーダンス５０Ωに整合することを前提に抵抗値を決めようとすると、比較的小さな抵抗値となり、消費電流、消費電力が大きくなってしまうという問題点があった。

本発明は、上記課題を解決するためになされたもので、低消費電力なクロック入力インターフェース回路を提供することを目的に成されたものである。

本発明のクロック入力インターフェース回路は、一端に第１の電源電圧が供給される第１の抵抗と、一端が前記第１の抵抗の他端に接続され、他端が出力端子に接続された第２の抵抗と、一端がクロック入力端子に接続され、他端が前記第１の抵抗と前記第２の抵抗の接続点に接続された第１の容量と、一端が前記第１の抵抗と前記第２の抵抗の接続点に接続され、他端が前記出力端子に接続された第２の容量と、一端が前記出力端子に接続され、他端に第２の電源電圧が供給され、前記第１、第２の抵抗に定電流を流す電流源とを備えることを特徴とするものである。
また、本発明のクロック入力インターフェース回路の１構成例は、前記クロック入力端子にクロック信号を入力する伝送線路とインピーダンス整合し、かつ次段の単相入力型の回路の入力端子で必要とされるＤＣバイアス電圧を前記出力端子に与えることができるように、前記第１、第２の抵抗の値および前記第１、第２の容量の値が設定されることを特徴とするものである。

また、本発明のクロック入力インターフェース回路は、一端に第１の電源電圧が供給される第１の抵抗と、一端が前記第１の抵抗の他端に接続され、他端が第１の出力端子に接続された第２の抵抗と、一端に前記第１の電源電圧が供給される第３の抵抗と、一端が前記第３の抵抗の他端に接続され、他端が第２の出力端子に接続された第４の抵抗と、一端に第２の電源電圧が供給される第５の抵抗と、一端がクロック入力端子に接続され、他端が前記第１の抵抗と前記第２の抵抗の接続点に接続された第１の容量と、一端が前記第１の抵抗と前記第２の抵抗の接続点に接続され、他端が前記第１の出力端子に接続された第２の容量と、一端が前記第５の抵抗の他端に接続され、他端が前記第３の抵抗と前記第４の抵抗の接続点に接続された第３の容量と、一端が前記第３の抵抗と前記第４の抵抗の接続点に接続され、他端が前記第２の出力端子に接続された第４の容量と、一端が前記第１の出力端子に接続され、他端に前記第２の電源電圧が供給され、前記第１、第２の抵抗に定電流を流す第１の電流源と、一端が前記第２の出力端子に接続され、他端に前記第２の電源電圧が供給され、前記第３、第４の抵抗に定電流を流す第２の電流源とを備えることを特徴とするものである。
また、本発明のクロック入力インターフェース回路の１構成例は、前記クロック入力端子にクロック信号を入力する伝送線路とインピーダンス整合し、かつ次段の差動入力型の回路の入力端子で必要とされるＤＣバイアス電圧を前記第１、第２の出力端子に与えることができるように、前記第１〜第５の抵抗の値および前記第１〜第４の容量の値が設定されることを特徴とするものである。

本発明によれば、直列接続された第１、第２の抵抗と第２の電源電圧との間に電流源を設けることにより、従来の回路に対して最小限の素子の追加で、低消費電流、低消費電力のクロック入力インターフェース回路を実現することができる。

また、本発明では、直列接続された第１、第２の抵抗と第２の電源電圧との間に第１の電流源を設けると共に、直列接続された第３、第４の抵抗と第２の電源電圧との間に第２の電流源を設けることにより、従来の回路に対して最小限の素子の追加で、低消費電流、低消費電力のクロック入力インターフェース回路を実現することができる。

本発明の第１の実施の形態に係るクロック入力インターフェース回路の構成を示す回路図である。本発明の第１の実施の形態におけるクロック入力端子の入力リターンロスの周波数特性を示す図である。本発明の第１の実施の形態において５０ＧＨｚのクロック信号を入力したときの入出力波形を示す図である。本発明の第３の実施の形態に係るクロック入力インターフェース回路の構成を示す回路図である。従来のクロック入力インターフェース回路の構成を示す回路図である。

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係るクロック入力インターフェース回路の構成を示す回路図である。図１は、ＴＦＦ２の前段にクロック入力インターフェース回路１を設けた例を示している。

クロック入力インターフェース回路１は、一端が高電位側の電源端子ＶＣＣ（本実施の形態では＋３．３Ｖ）に接続されたインピーダンス整合・出力電圧調整抵抗Ｒ１１と、一端が抵抗Ｒ１１の他端に接続され、他端がクロック入力インターフェース回路１の第１の出力端子ＯＴに接続された出力電圧調整抵抗Ｒ１２と、一端が電源端子ＶＣＣに接続されたインピーダンス整合・出力電圧調整抵抗Ｒ１３と、一端が抵抗Ｒ１３の他端に接続され、他端がクロック入力インターフェース回路１の第２の出力端子ＯＣに接続された出力電圧調整抵抗Ｒ１４と、一端が低電位側の電源端子ＶＥＥ（本実施の形態では０Ｖ）に接続された電流安定化抵抗Ｒ１５，Ｒ１６と、一端が低電位側の電源端子ＶＥＥに接続された反射防止終端抵抗Ｒ１７と、一端がクロック入力インターフェース回路１のクロック入力端子ＣＫに接続され、他端が抵抗Ｒ１１とＲ１２の接続点に接続されたＤＣレベル阻止容量Ｃ１と、一端が抵抗Ｒ１７の他端に接続され、他端が抵抗Ｒ１３とＲ１４の接続点に接続されたＤＣレベル阻止容量Ｃ２と、一端が抵抗Ｒ１１とＲ１２の接続点に接続され、他端が第１の出力端子ＯＴに接続されたＲＦバイパス容量Ｃ３と、一端が抵抗Ｒ１３とＲ１４の接続点に接続され、他端が第２の出力端子ＯＣに接続されたＲＦバイパス容量Ｃ４と、ベースがバイアス電源端子ＶＣＳ（本実施の形態では約１Ｖ）に接続され、コレクタが第１の出力端子ＯＴに接続され、エミッタが抵抗Ｒ１５の他端に接続された電流源トランジスタＱ１と、ベースがバイアス電源端子ＶＣＳに接続され、コレクタが第２の出力端子ＯＣに接続され、エミッタが抵抗Ｒ１６の他端に接続された電流源トランジスタＱ２とから成る。

ＴＦＦ２は、一端が高電位側の電源端子ＶＣＣに接続された抵抗Ｒ２１，Ｒ２２，Ｒ３１，Ｒ３２と、一端が低電位側の電源端子ＶＥＥに接続された抵抗Ｒ２３，Ｒ２４，Ｒ３３，Ｒ３４と、ベースがＴＦＦ２の正相出力端子ＱＴに接続され、コレクタが抵抗Ｒ２１の他端に接続されたトランジスタＱ２１と、ベースがＴＦＦ２の逆相出力端子ＱＣに接続され、コレクタが抵抗Ｒ２２の他端に接続されたトランジスタＱ２２と、ベースが抵抗Ｒ２２の他端に接続され、コレクタが抵抗Ｒ２１の他端に接続されたトランジスタＱ２３と、ベースが抵抗Ｒ２１の他端に接続され、コレクタが抵抗Ｒ２２の他端に接続されたトランジスタＱ２４と、ベースがＴＦＦ２の正相入力端子ＣＴに接続され、コレクタがトランジスタＱ２１，Ｑ２２のエミッタに接続されたトランジスタＱ２５と、ベースがＴＦＦ２の逆相入力端子ＣＣに接続され、コレクタがトランジスタＱ２３，Ｑ２４のエミッタに接続されたトランジスタＱ２６と、ベースがバイアス電源端子ＶＣＳに接続され、コレクタがトランジスタＱ２５，Ｑ２６のエミッタに接続され、エミッタが抵抗Ｒ２３の他端に接続された電流源トランジスタＱ２７と、ベースがバイアス電源端子ＶＣＳに接続され、コレクタがトランジスタＱ２５，Ｑ２６のエミッタに接続され、エミッタが抵抗Ｒ２４の他端に接続された電流源トランジスタＱ２８と、ベースが抵抗Ｒ２１の他端に接続され、コレクタが抵抗Ｒ３１の他端に接続されたトランジスタＱ３１と、ベースが抵抗Ｒ２２の他端に接続され、コレクタが抵抗Ｒ３２の他端に接続されたトランジスタＱ３２と、ベースが正相出力端子ＱＴに接続され、コレクタが抵抗Ｒ３１の他端に接続されたトランジスタＱ３３と、ベースが逆相出力端子ＱＣに接続され、コレクタが抵抗Ｒ３２の他端に接続されたトランジスタＱ３４と、ベースが逆相入力端子ＣＣに接続され、コレクタがトランジスタＱ３１，Ｑ３２のエミッタに接続されたトランジスタＱ３５と、ベースが正相入力端子ＣＴに接続され、コレクタがトランジスタＱ３３，Ｑ３４のエミッタに接続されたトランジスタＱ３６と、ベースがバイアス電源端子ＶＣＳに接続され、コレクタがトランジスタＱ３５，Ｑ３６のエミッタに接続され、エミッタが抵抗Ｒ３３の他端に接続された電流源トランジスタＱ３７と、ベースがバイアス電源端子ＶＣＳに接続され、コレクタがトランジスタＱ３５，Ｑ３６のエミッタに接続され、エミッタが抵抗Ｒ３４の他端に接続された電流源トランジスタＱ３８とから成る。

クロック入力インターフェース回路１のクロック入力端子ＣＫには、図示しない５０Ω伝送線路から高速クロック信号が入力される。クロック入力インターフェース回路１は、入力された高速クロック信号に対して次段のＴＦＦ２の入力端子で必要とされるＤＣバイアス電圧を与え、第１の出力端子ＯＴから出力する。また、クロック入力インターフェース回路１は、第１の出力端子ＯＴと等しい値のＤＣバイアス電圧を第２の出力端子ＯＣから出力する。

クロック入力インターフェース回路１の第１の出力端子ＯＴとＴＦＦ２の正相入力端子ＣＴとが接続され、クロック入力インターフェース回路１の第２の出力端子ＯＣとＴＦＦ２の逆相入力端子ＣＣとが接続されており、クロック入力インターフェース回路１の出力クロック信号によりＴＦＦ２が駆動される接続形態となっている。
ＴＦＦ２は、クロック入力インターフェース回路１の第１の出力端子ＯＴから出力される高速クロック信号の立ち下がりで出力を反転させる。したがって、ＴＦＦ２は、高速クロック信号の１／２の周波数の信号を正相出力端子ＱＴ、逆相出力端子ＱＣから出力することになる。

次に、本実施の形態のクロック入力インターフェース回路１について詳細に説明する。クロック入力インターフェース回路１の機能は、従来の回路のところで述べたように、（Ａ）ＴＦＦの入力端子で必要とされるＤＣバイアス電圧を与えること、及び（Ｂ）外部の５０Ω伝送線路から伝送されてくる高速クロック信号を反射を小さく抑えて受信すること、の２点である。

このうち（Ａ）の機能は、第１の出力端子ＯＴ側（ＴＦＦ２の正相入力側）の場合、電流源トランジスタＱ１と電流安定化抵抗Ｒ１５とから構成される電流源と、この電流源に直列接続された２つの抵抗Ｒ１１，Ｒ１２で実現され、第２の出力端子ＯＣ側（ＴＦＦ２の逆相入力側）の場合、電流源トランジスタＱ２と電流安定化抵抗Ｒ１６とから構成される電流源と、この電流源に直列接続された２つの抵抗Ｒ１３，Ｒ１４で実現される。

各電流源の電流を同一の値Ｉｃとし、電流源に直列接続された２つの抵抗Ｒ１１，Ｒ１２の抵抗値の和および抵抗Ｒ１３，Ｒ１４の抵抗値の和をＲｓｕｍとしたとき、ＴＦＦ２の正相入力端子ＣＴ、逆相入力端子ＣＣに供給されるＤＣ電圧は、以下の式で表される。
ＶＣＣ−Ｉｃ×Ｒｓｕｍ・・・（４）

式（４）で表されるＤＣ電圧の値は、ＶＣＣを上限、電流源トランジスタＱ１，Ｑ２が電流源として動作するコレクタ電位を下限として任意の値を取ることができる。本実施の形態では、ＶＣＣ＝＋３．３Ｖ、Ｉｃ＝１．５ｍＡ、Ｒ１１＝Ｒ１３＝８５Ω、Ｒ１２＝Ｒ１４＝８６５Ω、Ｒｓｕｍ＝８５Ω＋８６５Ω＝９５０Ωとしているので、次段のＴＦＦ２の正相入力端子ＣＴ、逆相入力端子ＣＣには３．３Ｖ−０．００１５×９５０＝１．８７５Ｖが供給される。

図５に示した従来のクロック入力インターフェース回路では、抵抗Ｒ５１，Ｒ５２で消費される電流は１８．４ｍＡであった。
これに対して、本実施の形態では、抵抗Ｒ１１，Ｒ１２で消費される電流はわずか１．５ｍＡであり、従来のクロック入力インターフェース回路と比較して消費電流を１／１０以下に抑制できることが分かる。

抵抗Ｒ１１，Ｒ１２で消費される電力は１．５ｍＡ×３．３Ｖ＝４．９５ｍＷである。本実施の形態の電源電圧が３．３Ｖのため、電源電圧が−５．２Ｖである従来のクロック入力インターフェース回路と異なるものの、従来のクロック入力インターフェース回路の消費電力９５．７ｍＷと比較して消費電力を１／２０程度まで抑制できることが分かる。

また、従来のクロック入力インターフェース回路との比較のために、ＶＣＣ＝＋５．２Ｖ、Ｉｃ＝１．５ｍＡとし、ＴＦＦ２の正相入力端子ＣＴおよび逆相入力端子ＣＣのＤＣ電圧を４Ｖとすると、Ｒ１１＝Ｒ１３＝８５Ω、Ｒ１２＝Ｒ１４＝７１５Ωとなる。この場合、抵抗Ｒ１１，Ｒ１２で消費される電力は７．８ｍＷとなり、従来のクロック入力インターフェース回路と比較して消費電力を１／１０未満（８．２％）に抑制できることが分かる。

以上のように、本実施の形態では、小電流の電流源により低電流、低消費電力を実現できると同時に、当該電流源の上流に配置した直列接続抵抗により次段の回路に必要なＤＣバイアス電圧の生成を可能としている。

続いて、本実施の形態のクロック入力インターフェース回路１の上記（Ｂ）の機能について説明する。本実施の形態を適用する周波数領域において容量Ｃ１〜Ｃ４のインピーダンスが十分に低インピーダンス（５Ω以下）となるように容量Ｃ１〜Ｃ４の値が選ばれている。よって、クロック入力端子ＣＫからクロック入力インターフェース回路１側を見たインピーダンスは、０次近似的には抵抗Ｒ１１で決定される。

しかしながら、抵抗Ｒ１１と容量Ｃ１の接続点と、高周波ＧＮＤ（ＶＣＣ，ＶＥＥ，ＶＣＳ）との間には、抵抗、容量、トランジスタの寄生成分といった高インピーダンスの複数の素子群が接続されている。これらの素子群の例としては、容量Ｃ３とトランジスタＱ１のコレクタ−エミッタ間の寄生容量成分と抵抗Ｒ１５という素子群（但し容量Ｃ３は十分に低インピーダンスなので、実効的にはトランジスタＱ１のコレクタ−エミッタ間の寄生容量成分と抵抗Ｒ１５という素子群）や、容量Ｃ３とトランジスタＱ２５，Ｑ３６のベース−エミッタ間の容量成分とトランジスタＱ２６，Ｑ３５のエミッタ−ベース間の容量成分と容量Ｃ４と抵抗Ｒ１３という素子群（但し容量Ｃ３は十分に低インピーダンスなので、実効的にはトランジスタＱ２５，Ｑ３６のベース−エミッタ間の容量成分とトランジスタＱ２６，Ｑ３５のエミッタ−ベース間の容量成分と容量Ｃ４と抵抗Ｒ１３という素子群）などが挙げられる。

これらの素子群はインピーダンスに対する寄与としては少ないが、クロック入力端子ＣＫからクロック入力インターフェース回路１側を見たインピーダンスを低減する効果がある。そこで、抵抗Ｒ１１の値を５０Ωからやや高めに設定することで、使用する周波数領域での入力インピーダンスをより５０Ωに近づけることができる。本実施の形態では、抵抗Ｒ１１を８５Ωに設定している。このように抵抗Ｒ１１の値を設定することで、クロック入力端子ＣＫから回路入力側を見たインピーダンスが５０Ωに近づき、結果としてクロック入力端子ＣＫに接続されている５０Ω伝送線路とのインピーダンス整合状態を実現できるので、信号反射を低減した状態で高速クロック信号を受信することが可能となる。

図２に本実施の形態におけるクロック入力端子ＣＫの入力リターンロスの周波数特性を示す。図２の横軸は周波数、縦軸は入力リターンロス（Ｓ１１）である。図２によれば、３ＧＨｚ付近から５０ＧＨｚ超の幅広い周波数領域で入力リターンロスが−１０ｄＢ以下となっており、本実施の形態の回路構成により十分に反射が抑えられた状態で高速クロック信号を受信可能であることが分かる。

信号の反射を抑えるべく抵抗Ｒ１１の値を増減させたとき、抵抗Ｒ１１とＲ１２の和が変化しないように抵抗Ｒ１２の値を減増させることで、ＴＦＦ２の正相入力端子ＣＴに供給されるＤＣ電圧が変化しないようにすることができる。抵抗Ｒ１１とＲ１２の和に変化がなければ、ＤＣ電圧が変化しないことは式（４）から明らかである。本実施の形態では、抵抗Ｒ１２を８６５Ωに設定している。すなわち、本実施の形態では、次段のＴＦＦ２の入力端子で必要とされるＤＣバイアス電圧の設定に大きく束縛されることなく、相当の自由度をもって入力リターンロスの低減を得ることが可能である。

なお、従来のクロック入力インターフェース回路の場合と同様に、抵抗Ｒ１１とＲ１３に同サイズ、同抵抗値の抵抗を用いると共に、抵抗Ｒ１２とＲ１４に同サイズ、同抵抗値の抵抗を用いることが好ましい。したがって、抵抗Ｒ１３は８５Ωに設定され、抵抗Ｒ１４は８６５Ωに設定される。
また、反射防止終端抵抗Ｒ１７の値は、クロック入力インターフェース回路１の第２の出力端子ＯＣとＴＦＦ２の逆相入力端子ＣＣとの間の信号の反射が最小になるように設定すればよい。

図３に、本実施の形態において出力インピーダンス５０Ωの信号源からインピーダンス５０Ωの伝送線路０．５ｍｍを介してクロック入力端子ＣＫに周波数が５０ＧＨｚで電力が−２８ｄＢｍ（理想５０Ω負荷下で２５ｍＶｐｐに相当）の高速クロック信号を入力した場合の各部のシミュレーション波形を示す。図３の横軸は時間、縦軸は電圧である。また、図３中のＰＫ２ＰＫは波形のピークトゥピークを意味している。図３の例では、信号源送信端における信号波形と、クロック入力インターフェース回路１のクロック入力端子ＣＫにおける信号波形と、ＴＦＦ２の正相入力端子ＣＴにおける信号波形と、正相出力端子ＱＴにおける信号波形を示している。

この例では、わずか−２８ｄＢｍのクロック信号を入力しているだけであるが、クロック入力インターフェース回路１の抑圧された入力反射リターンロスにより、入力クロック信号のパワーの多くの部分がＴＦＦ２の入力端子ＣＴへと伝送されて、ＴＦＦ２を１１．９ｍＶｐｐで駆動することが可能となっている。

図３に示した信号源送信端における信号波形の周期２０ｐｓは入力周波数５０ＧＨｚに対応する周期であり、ＴＦＦ２の出力端子ＱＴにおける信号波形の周期４０ｐｓは出力周波数２５ＧＨｚに対応する周期である。すなわち、ＴＦＦ２の出力信号の周期が入力信号の周期の２倍になっている。周波数で言い換えると、ＴＦＦ２の出力周波数が入力周波数の１／２になっている。このような入力と出力の関係は、ＴＦＦ２が正常に１／２分周動作していることを示している。

［第２の実施の形態］
第１の実施の形態では、クロック入力インターフェース回路１に続く次段の回路としてＴＦＦを例に挙げて説明したが、これに限るものではなく、クロックで駆動される回路であれば、如何なる回路でも本発明は適用可能である。
次段の回路の例としては、セレクタ回路、ＤＦＦ（ディレイド・フリップフロップ）回路などが挙げられる。

［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図４は本発明の第３の実施の形態に係るクロック入力インターフェース回路の構成を示す回路図であり、図１と同一の構成には同一の符号を付してある。第１の実施の形態では、クロック入力インターフェース回路１の次段の回路が差動入力型である場合について説明したが、本実施の形態では、クロック入力インターフェース回路１ａの次段の回路が単相入力型である場合について説明する。

クロック入力インターフェース回路１ａは、インピーダンス整合・出力電圧調整抵抗Ｒ１１と、出力電圧調整抵抗Ｒ１２と、電流安定化抵抗Ｒ１５と、ＤＣレベル阻止容量Ｃ１と、ＲＦバイパス容量Ｃ３と、電流源トランジスタＱ１とから成る。各素子の値の設定方法については第１の実施の形態で説明したとおりであるので、説明は省略する。
こうして、本実施の形態では、次段の回路が単相入力型の回路である場合において、第１の実施の形態と同様の効果を得ることができる。

本発明は、入力インターフェース回路の消費電力を低減させる技術に適用することができる。

１，１ａ…クロック入力インターフェース回路、２…トグル・フリップフロップ回路、Ｒ１１〜Ｒ１７，Ｒ２１〜Ｒ２４，Ｒ３１〜Ｒ３４…抵抗、Ｃ１〜Ｃ４…容量、Ｑ１，Ｑ２，Ｑ２１〜Ｑ２８，Ｑ３１〜Ｑ３８…トランジスタ。

Claims

一端に第１の電源電圧が供給される第１の抵抗と、
一端が前記第１の抵抗の他端に接続され、他端が出力端子に接続された第２の抵抗と、
一端がクロック入力端子に接続され、他端が前記第１の抵抗と前記第２の抵抗の接続点に接続された第１の容量と、
一端が前記第１の抵抗と前記第２の抵抗の接続点に接続され、他端が前記出力端子に接続された第２の容量と、
一端が前記出力端子に接続され、他端に第２の電源電圧が供給され、前記第１、第２の抵抗に定電流を流す電流源とを備えることを特徴とするクロック入力インターフェース回路。
請求項１記載のクロック入力インターフェース回路において、
前記クロック入力端子にクロック信号を入力する伝送線路とインピーダンス整合し、かつ次段の単相入力型の回路の入力端子で必要とされるＤＣバイアス電圧を前記出力端子に与えることができるように、前記第１、第２の抵抗の値および前記第１、第２の容量の値が設定されることを特徴とするクロック入力インターフェース回路。
一端に第１の電源電圧が供給される第１の抵抗と、
一端が前記第１の抵抗の他端に接続され、他端が第１の出力端子に接続された第２の抵抗と、
一端に前記第１の電源電圧が供給される第３の抵抗と、
一端が前記第３の抵抗の他端に接続され、他端が第２の出力端子に接続された第４の抵抗と、
一端に第２の電源電圧が供給される第５の抵抗と、
一端がクロック入力端子に接続され、他端が前記第１の抵抗と前記第２の抵抗の接続点に接続された第１の容量と、
一端が前記第１の抵抗と前記第２の抵抗の接続点に接続され、他端が前記第１の出力端子に接続された第２の容量と、
一端が前記第５の抵抗の他端に接続され、他端が前記第３の抵抗と前記第４の抵抗の接続点に接続された第３の容量と、
一端が前記第３の抵抗と前記第４の抵抗の接続点に接続され、他端が前記第２の出力端子に接続された第４の容量と、
一端が前記第１の出力端子に接続され、他端に前記第２の電源電圧が供給され、前記第１、第２の抵抗に定電流を流す第１の電流源と、
一端が前記第２の出力端子に接続され、他端に前記第２の電源電圧が供給され、前記第３、第４の抵抗に定電流を流す第２の電流源とを備えることを特徴とするクロック入力インターフェース回路。
請求項３記載のクロック入力インターフェース回路において、
前記クロック入力端子にクロック信号を入力する伝送線路とインピーダンス整合し、かつ次段の差動入力型の回路の入力端子で必要とされるＤＣバイアス電圧を前記第１、第２の出力端子に与えることができるように、前記第１〜第５の抵抗の値および前記第１〜第４の容量の値が設定されることを特徴とするクロック入力インターフェース回路。