JPH03283913A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的〕 （産業上の利用分野） 本発明は、半導体集積回路装置に係り、特に半導体集積
回路内部に低レベル化回路を含む半導体集積回路装置に
関する。

（従来の技術） 近年、半導体技術の進歩、特に微細加工技術の進歩に伴
い、素子の微細化の傾向は強まる一方である。このため
、素子の信頼性を考えると、素子に印加する電源電圧も
低下させることが望ましい。

そこで、従来はボート基板上に設けられた低レベル化回
路を介して外部電源電圧を所定の電圧まで降下せしめた
のち、ＩＣ内のそれぞれの素子への電圧供給を行うよう
にしている。

しかしながら、パッド数の増大の面からみても、現在使
用されている半導体集積回路装置を使用して構成してい
る各種システムとの整合性を考えると、半導体集積回路
装置の集積度が高くなっても、チップ外部から印加する
外部電源電圧はそのまま使用できるようにするのが望ま
しい。

このため、チップ内部に電源電圧降下回路を設け、素子
への印加電圧を外部電圧よりも低くする技術の開発か進
められている。

ところで、光による情報通信システムやマイクロ波を用
いた通信機器の重要部分には汎用のシリコンデバイスに
比べ高速動作に極めて優れたデバイスが使用されている
。そのデバイスとして注目されているのがガリウム砒素
（ＧａＡｓ）　Ｌ　Ｓ　Ｉである。

このＧａＡｓＬ　Ｓ　Ｉは、例えば、ＧａＡｓ基板を用
いた電界効果トランジスタ（Ｆ　Ｅ　Ｔ）を集積化して
形成され、１００ピコ秒程度のスイッチング速度で高速
論理動作をおこなうというものである。しかし、動作速
度がさらに遅くなってくると、新たな問題が生じてくる
。その１つがこの種の半導体集積回路においては、その
人出力信号を通過せしめる信号線は全信号線路にわたり
、特性インピーダンスが一定でないと、入出力波形に歪
みを与えることになるという問題である。これは、誤動
作の原因となり易いため、このような半導体集積回路に
おいては、その入出力信号を通過せしめる信号線は全信
号線路にわたり、伝送線路の特性インピーダンスを一定
にする必要がある。

このような必要性から、フィルムキャリア上の金属箔配
線の特性インピーダンスが一定になるようにしたものが
提案されている。

一例を第４図に示すように、集積回路（ＩＣ）を実装す
るフィルムキャリア等のボート基板１上の配線にもうけ
られたパッド部に終端抵抗Ｒ１を形成し、さらにこのボ
ート基板１０上に配設されたクロック発生器等の回路素
子と集積回路の端子とを接続するとともにボート基板１
０上に配設された外部電源端子ＶＢからレベル設定回路
２０を介して入力されてくる電圧を集積回路の電源端子
に接続するようにしている。

このようなボート基板上の伝送線路自体の特性インピー
ダンスは一定になるように調整されている。しかしなが
ら、ＩＣ内部の入力端子と外部電源端子との距離りが波
長λに対して十分に小さくなけれならない。これは、こ
の間のインピーダンス不整合によりにバイアス点ＶＢ′
の電位が変動するという現象が生しるためである。この
現象は当然周波数が高くなれば顕著に現れてくる。特に
、ＧＨｚオーダて動作するＩＣに対する終端抵抗等の実
装に対しては注意すべき点が多い（吉原他、電子情報通
信学会　春季全国大会予稿集　Ｃ−１１２，１９８９）
。

ところで、ＩＣ内部の入力端子と外部電源端子との距離
りと入力信号の周波数ｆとの間には３Ｘ１０’ ν′　ε　、　　　（３Ｘｆ）　　　ｘ３　　　　　　
　　［ｆｆ１ｍコＬ　〈　λ という関係かあり、距離りが波長λに比べて十分小さけ
れば、このような問題は回避することができる。

例えば、周波数がＩＧＨｚである場合、ＩＣ内部の入力
ゲートと外部電源端子との距離りは、約３ｍｓ＋、１０
ＧＨｚである場合はＬは３０卜１以下にする必要かあり
、周波数かＩＧＨｚ以上とした場合には、この間に終端
抵抗を設けるのが不可能となる。

（発明が解決しようとする課題） このように、従来の集積回路では、チップの外部に低レ
ベル化回路等のレベル設定回路等を配設していたため、
動作周波数がＧＨｚ以上の高周波回路では、高速信号の
振幅の減衰、バイアス変動等の減少が生じ、安定な電圧
供給を行うことがてきないという問題があった。

本発明は前記実情に鑑みてなされたもので、高速動作特
性を有し信頼性の高い半導体集積回路を提供することを
目的とする。

〔発明の構成〕

（課題を解決するための手段） そこで本発明では、レベル設定回路をＩＣチップ内部に
配設すると共に、チップ内部の特性インピーダンスを所
定の値に整合するように調整している。

（作用） 上記構成により、ＩＣチップ内部にレベル設定回路を配
設すると共に、チップ内部の特性インピーダンスを所定
の値に整合するように調整しているため、小型化か可能
である上、高周波回路においても入力信号の振幅減衰、
バイアスレベルの変動等を抑制でき、安定な高速動作特
性を有した信頼性の高い回路を得ることが可能となる。

（実施例） 以下本発明の実施例について、図面を参照しつつ詳細に
説明する。

実施例１ 第１図は、本発明の実施例に係る集積回路のチップを示
す要部等価回路図、第２図は要部平面図である。この集
積回路は、外部電源電圧に直接チップ端子に接続されチ
ップ内部でそれぞれ所定のレベルに設定する低レベル化
回路４を備えており、かっ、第１の抵抗ＲＡと第２の抵
抗Ｒ３とからなる抵抗分割回路からなるこの低レベル化
回路４自体を５０Ωにインピーダンス整合するようにし
、信号の反射を抑制するようにしたことを特徴とするも
のである。

すなわちこの集積回路では、半導体基板１内に複数の内
部回路２が形成されており、外部電源電圧ＶＤＤは第１
のポンディングパッド３がら入力される。一方、第２の
ポンディングパッド５がら入力されてくるクロック信号
は、５０Ωにインピーダンス整合するように形成された
配線路６を介して内部回路に伝わるようになっている。

この際、配線路６には低レベル化回路４が接続されてお
り、入力されてくる外部電源電圧ＶＤＤが、抵抗分割を
用いた低レベル化回路４によって内部回路２に必要な電
位ＶＢまで低レベル化せしめられ、クロック発生器に接
続される第２のポンディングパッド５から５０Ωにイン
ピーダンス整合するように形成された配線路６を介して
入力されてくるクロック信号が、電位ＶＢで内部回路２
に入力されるように構成されている。

この配線路はコプラナ線路を用いた５ｏΩインピーダン
スラインである。

また、低レベル化回路４は、第１のポンディングパッド
３を介して外部電源電位に接続された第１の抵抗Ｒ＾と
第３のポンディングパッド７を介して接地電位に接続さ
れた第２の抵抗ＲＢとからなる抵抗分割回路であり、い
ずれも薄膜抵抗体がら構成されている。そして、この抵
抗の抵抗値は、低レベル化回路４自体が５０Ωにインピ
ーダンス整合するという条件と、この内部回路に必要な
電位を得るための条件との２つの条件から次式を満たす
ように決定される。

ＲＡ　−ＲＢ −５０Ω ・・・　（１） （ＲＡ ＋ＲＢ　） Ｂ Ｂ （２） （ＲＡ ＋Ｒ。

） ＶＤＤ すなわち、式（１）および式（２）から、ＲＡおよびＲ
Ｂは、次式から求められる。

ＲＡ Ｂ ＶＤＤ −−・　５０　Ω Ｂ ＶＤＤ −ｃ−一一一一一　・　５０　Ω ＶＤＤ　　　ｖＢ （３） （４） このようにして決定された抵抗＠ＲＡ、ＲＢをもつよう
に低レベル化回路をチップ内部に形成しているため、外
付の場合に比べ、小型となる上、高周波回路においても
入力信号の振幅減衰、バイアスレベルの変動等を抑制で
き、安定な高速動作特性を得ることが可能となる。

実施例２ さらに具体的な実施例として、１／２分周器に適用した
例を第３図（ａ＞に等価回路として示す。

この例ではＧａＡｓ基板上に形成したＧａＡｓＭ　Ｅ　
Ｓ　ＦＥＴから構成された集積回路を用いており、ＳＦ
ＣＬ　（Ｓｏｕｒｃｅ　Ｃｏｐｌｅｄ　ＦＥＴ　Ｌｏｇ
ｉｃ　）を使用している。

この回路全体が１枚のＧａＡｓ基板上に作り込まれてお
り、さらにポンディングパッド（図示せず）を介してク
ロック信号ＣＫ、ＣＫおよびＶＤＤ−−５，２■の外部
電源電位に接続されている。

そして、−５，２Ｖの外部電源電位ＶＤＤは、抵抗分割
を用いた低レベル化回路１４によって１／２分周器を構
成する内部回路１２に必要な電位ＶＢ−−３，２Ｖまて
低レベル化せしめられ、一方ボンディングパッド（図示
せず）から５０Ωにインピーダンス整合するように形成
された配線路（図示せず）を介してクロック信号が入力
され、電位ＶＢ−−３，２Ｖて内部回路２に入力される
ように構成している。

この回路では、式（３）および式（４）にＶＤＤ−−５
，２Ｖ、ＶＢ　−−３ｉ　　２Ｖを代入して得られた抵
抗値ＲＡ−１３７Ω、ＲＢ−７９Ωを持つようにＧａＡ
ｓ層内に所望の濃度のｎ型イオン種などを拡散して形成
した拡散抵抗が配設されている。

この集積回路の入力感度特性を測定した結果を第３図（
ｂ）に図中曲線ａで示す。比較のために、図中曲線すに
第４図に示した従来例の集積回路の入力感度特性を測定
した結果を示す。

これらの比較から明らかなように、インピーダンス整合
のとれた低レベル化回路を具備していない従来例の集積
回路では、クロック制御信号の減衰が大きいため、外部
から大きな振幅を入力しないと動作しないが、本発明実
施例の集積回路にょれば入力感度特性が優れている上、
最大動作周波数も大幅に改善されている。

なお、伝送線路については、インピーダンス整合のため
に、信号線と表面グランド線の他、終端抵抗パターンや
終端容量パターンなどを付加するようにしてもよい。

なお、低レベル化回路については、抵抗分割を用いた例
について説明したが、抵抗分割回路に限定されることな
くカレントミラー回路等、他の回路にも適用可能である
ことはいうまでもない。

また、伝送回路の構造は、コプレナ構造に限定されるこ
となく、マイクロストリップ構造や、グランド付きコプ
レナ構造などにも適用可能であることはいうまでもない
。

加えて、上記実施例では、ＧａＡｓＭ　Ｅ　Ｓ　Ｆ　Ｅ
　Ｔを用いた集積回路で１ｉ２分周器を構成した場合に
ついて説明したか、この例に限定されることなく、本発
明の趣旨を逸脱しない範囲で適宜変形可能である。

〔発明の効果〕

以上説明してきたように、本発明によれば、集積回路チ
ップ内部に低レベル化回路を配設すると共に、チップ内
部の特性インピーダンスを所定の値に整合するように調
整しているため、小型化が可能である上、安定な高速動
作特性を有した信頼性の高い回路を得ることか可能とな
る。

【図面の簡単な説明】

第１図および第２図は、本発明の第１の実施例の集積回
路を示す図、第３図（ａ）は本発明の第２の実施例の集
積回路の等価回路を示す図、第３図（ｂ）は本発明の第
２の実施例の集積回路と従来例の集積回路の入力感度特
性を測定した結果を示す比較図、第４図は従来例の集積
回路を示す図である。 １・・・半導体基板、２・・・内部回路、３・・・ポン
ディングパッド、４・・・低レベル化回路、５・・ポン
ディングパッド、６・・配線路、７・・・ポンディング
パッド、１２・・・内部回路、１４・・低レベル化回路
。 第 図

Claims (1)

1. 【特許請求の範囲】 　半導体基板上に形成された内部回路と、前記基板上に
   形成され前記内部回路に信号線を介して入力信号を所望
   の値にシフトして供給するレベル設定回路とを具備し、 前記レベル設定回路は、特性インピーダンスが前記信号
   線の特性インピーダンスと整合するように調整されてい
   ることを特徴とする半導体集積回路装置。