JP3697847B2 - 電圧制御発振回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、PLL(Phase Locked Loop) 回路等に用いられる電圧制御発振回路に関するものである。
【0002】
【従来の技術】
電圧制御発振回路は、PLLを構成するために必要な回路である。
特に最近無線、有線、あるいは光ファイバを用いた種々の通信システムにおいて、変調や復調のための周波数基準を生成するため、あるいはクロック信号を抽出するためのPLL回路において、高速かつ、低ジッタ/低位相ノイズの電圧制御発振回路が必要とされている。
なお、ジッタと位相ノイズは、同じ揺らぎを時間領域で見るか周波数領域で見るかの違いで、本質的には同じ物理現象を意味している。
【0003】
汎用的に使われる電圧制御発振回路としては、大きくLC型とCR型に大別することができる。
LC型はL(インダクタ)とC(容量)によって発振周波数を設定する。
後者はC(容量)とR(抵抗)または電流によって発振周波数を設定する。
LC型は、低ジッタであるが、発振周波数の変化範囲が狭く、ICチップの外にLを外付けする必要がある。
CR型は発振周波数の変化幅は広く取れ、制御電圧に対する周波数特性の制御特性は良好な直線性を得やすい。
また、必要なすべての素子をICチップ上に集積化容易であるが、欠点としてジッタ性能はLC型に劣る。
したがって、実際には互いの得失から用途により使い分けられる。無線通信では、狭帯域な信号を扱うためほとんどLC型が使われ、有線あるいは光ファイバを使う通信システムではCR型を使うことが多い。
【0004】
【発明が解決しようとする課題】
CR型の代表的な電圧制御発振回路として、エミッタ結合マルチバイブレータ型とリングオシレータ型がある。従来のこれらの回路は、一般的に次のような欠点があり、その改善を望まれていた。
・CのIC基板との寄生容量を介して、他の回路に妨害を与える
・他の回路がIC基板に信号を注入し、その電位が変動すると、それにより妨害を受ける。
・上記の2つに起因し、VCO(電圧制御発振回路)が2つのICチップ上に存在すると、互いに干渉する。
・周波数制御範囲が非常に広いと、制御直線性が劣化する。
以下上記の問題点について詳細に説明する。
【0005】
図12は、エミッタ結合マルチバイブレータ型電圧制御発振回路の第1の従来例を示す回路図である。
この電圧制御発振回路は、npn型トランジスタQ1〜Q4、抵抗素子R1,R2、キャパシタ(積分容量)C1、ダイオードD1,D2、および電流源I1〜I4により構成されている。
【0006】
図12の電圧制御発振回路においては、クランプダイオードD1、D2の作用により、積分容量C1の両端にはp−p(peak to peak)値が概略2・VF(VFはpn接合の順方向電圧降下)の三角波が生成される。
三角波の傾斜は、積分容量C1と制御電流Ioにより決まるので、発振周波数はIoにほぼ比例する。上述したクランプダイオードD1,D2の順方向降下電圧は厳密にはIoにより変化する。
また、抵抗素子R1,R2と制御電流Ioの積がVF/2を下回ると、クランプダイオードD1,D2は電圧をクランプする機能を失ってしまい、電圧制御発振回路として動作しなくなる。
そのため、この回路は周波数変化範囲はあまり広くなく、制御直線性もそれほど良好ではない。
【0007】
図13は、図12の回路を改善したエミッタ結合マルチバイブレータ型電圧制御発振回路の第2の従来例を示す回路図である。
この電圧制御発振回路は、npn型トランジスタQ11〜Q18、抵抗素子R11〜R14、キャパシタ(積分容量)C11、ダイオードD11,D12、および電流源I11〜I17により構成されている。
【0008】
図13の電圧制御発振回路においては、基本的には、トランジスタQ17,Q18からなる差動段を挿入することにより、積分容量C11端の三角波振幅をより安定なものとしている。
この回路は図12に示す第1の従来例に比較すれば、周波数変化範囲、制御直線性とも大きく改善される。
しかし、制御電流が、たとえば何10倍も変化するような場合には問題がある。トランジスタQ11,Q12のコレクタ間の振幅は制御電流Ioに依存し変化するが、その変化幅があまりに大きいと、トランジスタQ17,Q18の振幅制限作用だけではカバーできなくなるためである。
【0009】
次に、CR型電圧制御発振回路のもう一つの代表的手段であるリングオシレータ型電圧制御発振回路の従来技術について説明する。
図14は、リングオシレータ型電圧制御発振回路の原理を説明するための図である。
この回路は、論理バッファ回路をn段接続し、出力から入力へ負帰還になるように信号を戻すように構成されている。
発振周波数foscは、1/(2・tpd)となる。tpdは論理バッファの伝搬遅延時間である。
【0010】
図14の回路では、3段の差動入出力の論理バッファ回路G21〜G23を用いている。差動入出力の場合、段数nには特に制限がない。シングルエンドのインバータ(反転回路)の場合はnは奇数でないと負帰還にならない。段数は3段以上で用いられるのが一般的である。理由は後述する。
【0011】
図15は、リングオシレータ型電圧制御発振回路の第1の従来例を示す回路図である。
npnトランジスタQ31〜Q42、抵抗素子R31〜R36、および電流源I31〜I39により構成されている。
【0012】
図15の電圧制御発振回路では、エミッタフォロワ付きの差動バッファを3段直列に接続している。電流Ixの電流源I31〜I33は差動バッファ用の電流源であり、電流Iyの電流源I34〜I39はエミッタフォロワ用の電流源であるが、電圧制御発振回路として用いる場合はIxを固定とし、Iyを可変することにより伝搬遅延時間を変化させている。
【0013】
この図15に示す回路はかなり高周波で発振し、制御直線性は図16に示すようにかなり悪い。
直線性が悪い理由は、制御電流Iyを絞っていく分には伝搬遅延時間tpdはそれなりに大きくなるが、増やしても差動段の遅延が支配的になり、結局、伝搬遅延時間tpdはあまり小さくならない。
【0014】
図17は、図15の回路を改善したリングオシレータ型電圧制御発振回路の第2の従来例を示す回路図である。
この回路は、差動のエミッタフォロワを構成する各トランジスタQ33とQ34、Q37とQ38、Q41とQ42のエミッタ間に容量31〜33を挿入して構成されている。
【0015】
図17の回路は、比較的低い周波数から使用でき、伝搬遅延時間tpdが容量C41〜43と制御電流Iyにより決定され、制御直線性を改善したものである。
【0016】
以上、RC型電圧制御発振回路の代表回路であるエミッタ結合マルチバイブレータ型とリングオシレータ型の動作と具体例について説明した。
次にこれらの従来技術の問題点について説明する。
【0017】
まず最大の問題点は、積分用容量素子の寄生効果を介して、他の回路との間で妨害を与えたり受けたりすることである。
図18にIC内の容量素子の代表的構造であるMIS(Metal Insulator Semiconductor) 容量を示す。
このMIS容量は、窒化膜5からなる誘電体をN+ のシリコン層4とアルミニウム(Al)配線層6でサンドイッチし容量を形成している。
ところがこのような容量素子のシリコン側には、P型基板1との間に寄生の接合容量ができる。すなわち、図19に示すような等価回路になる。
【0018】
最近ではMIM容量と呼ばれる誘電体を、両電極とも金属でサンドイッチした構造の容量も開発されているが、基板がGaAsのような絶縁性の基板でない限り、値の大小はあるにせよ何らかの寄生容量が付くことは避けられない。MIS構造の容量素子では、容量値Cの1/10程度の寄生容量が付く。
【0019】
図12、図13、図17において説明した従来回路は、完全な差動動作を成している。それらに用いられる積分容量に寄生容量が存在すると、回路動作の平衡が崩れる。
図12のエミッタ結合マルチバイブレータ型の電圧制御発振回路を例に取ると、積分容量C1は、図20に示すように、2つのMIS容量を逆並列接続することにより、寄生容量も対称にはいるようにし平衡動作を崩さないようにする工夫が成されることがある。
【0020】
さて容量端A、Bの波形を考える。その電圧をVA、VBとするとその波形は図21に示すようになる。
また、図17のリングオシレータ型の場合の積分容量C31のA、B端子の波形は図22に示すようになる。
積分容量端子には、エミッタ結合マルチバイブレータ型の場合三角波が、リングオシレータ型の場合台形波が発生する。その波形は反転する際、積分容量端子の電圧は非常に急峻に立ち上がる。
この立ち上がりは、寄生容量を通じ、IC基板にかなり大きなスパイク電流を注入する。図23はそれを図示したものである。
この電流はIC基板の電位をこのスパイク電流で揺することになる。
またVcc端子やGND端子にもこのスパイク電流が流れ、その有限なインピーダンスを介して他の回路に干渉を与える。
【0021】
また、逆にこの寄生容量は、電圧制御発振回路を、他の回路からの妨害を受けやすいものとしている。
たとえばもう一つの電圧制御発振回路があり、第1の電圧制御発振回路がIC基板にスパイク電流を注入しているものとする。その影響により、第2の電圧制御発振回路直下の基板電位がある程度変動する。その影響は図24に示すように、寄生容量を介して回路に電流を注入することになる。
特に2つの電圧制御発振回路の発振周波数が接近していると大きな問題となる。これはたとえばハードディスク記憶装置の書き込み側と読み出し側のPLLにその例を見ることができる。書き込み側は、回路が書き込むタイミングを決める。
【0022】
それに対して読み出し側はディスクより読み出した信号よりクロックを抽出するので、ディスクの回転の変動や回転むらに対してPLLが追随しなければならないので、ある程度のクロックの変動や揺らぎが起こる。
この2つのPLLが互いに干渉すると、特性が劣化してしまう。このような現象は、ハードディスク記憶装置に限らず、無線通信分野でも常識的に知られており、2つのPLLの周波数が近接していると、干渉しやすい。
【0023】
この理由は図25を用いて説明される。
2つの電圧制御発振回路の出力が近接していると、ある区間同相、あるいは逆相の区間ができる。この繰り返しは2つの周波数の差の周波数により決まる。すなわち周波数が接近するほど同相、あるいは逆相の期間が長くなる。
2つの電圧制御発振回路間に干渉があると、長い時間に亘り同じ妨害を受けることになり、それにより発振周期が変動を受ける。
位相は各周期の積分なので周期あたりの揺らぎは同じでも、周波数差が小さくなるほどジッタ/位相ノイズとしてみた影響は大きく見えるわけである。
【0024】
以上説明したように、従来知られるエミッタ結合マルチバイブレータ型およびリングオシレータ型電圧制御発振回路は、積分容量の寄生容量を通じて回路が妨害を与えたり、受けたりする、という欠点がありその改善が望まれていた。
これは積分容量が平衡で用いられることに起因する。一端を接地して用いる回路であればこのような問題は起こらない。
周波数が低ければ、一端を接地した他の電圧制御発振回路も存在する。
しかしエミッタ結合マルチバイブレータ型およびリングオシレータ型電圧制御発振回路が得意とする比較的周波数が高い用途(数MHz以上)では使えなかったり充分な特性が得られない。
【0025】
また、発振周波数の可変範囲も、数倍の範囲であれば特に問題ないが、数10倍の範囲におよぶと対応が難しかった。
図12、図13に示すエミッタ結合マルチバイブレータ型では、制御電流を大きく変えると回路の動作モードが変わってしまう。
図15のリングオシレータ型は、もともと制御直線性が極端に悪い。
図17のリングカウンタ型はかなり良いが、制御電流Iyを極端に変えるとやはり問題が起こる。
制御電流Iyが大きい高周波側では差動バッファ自体の伝搬遅延時間が見えてきて、発振周波数が飽和する。
逆に制御電流Iyが小さい低周波側では、差動バッファのベース電流がIyに対し無視できなくなりやはり制御直線性が劣化する。
【0026】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、積分容量の寄生容量成分を介して、他の回路に妨害を与えたり、妨害を受けたりということが少なく、かつ制御直線性に優れ、超高周波まで使用可能な電圧制御発振回路を提供することにある。
【0027】
【課題を解決するための手段】
上記目的を達成するため、本発明は、差動入力端子、差動出力端子を備えた3段以上のn段の論理バッファ回路を備え、i段目の差動出力をi+1の差動入力に接続することにより縦続接続をなし、n段目の差動出力を、1段目の差動入力端子に負帰還することにより、リングオシレータ回路を構成する電圧制御発振回路であって、前記論理バッファ回路は、第1および第2のトランジスタから成る差動トランジスタ対、各々1以上m個のダイオードが直列接続された第1および第2のダイオード列、第1および第2の積分容量、周波数制御のための電流源を備え、前記差動トランジスタ対を構成する第1および第2のトランジスタのベース端子は差動入力を成し、そのエミッタ電流の和は、前記周波数制御のための電流源により設定され、各々のコレクタ端子には、各々第1および第2のダイオード列、第1および第2の積分容量の一方の端子が接続され、他方の端子は交流的に接地され、第1および第2のダイオード列に、周波数制御のための電流源に比例し、かつその大きさが1/2以下の第1および第2の電流源が各々並列に接続されている。
【0028】
また、本は発明では、差動トランジスタ対を構成する第1および第2のトランジスタのエミッタ端子は互いに接続され、さらに周波数制御のための電流源に接続され、第1、第2のダイオード列の個数mは2以上である。
【0029】
また、本発明では、第1、第2の積分容量は、絶縁膜を挟んだ金属膜とシリコンのバルクよりなるMIS構造の容量であり、その金属膜側が第1、第2のトランジスタのコレクタ電極側に接続され、シリコンのバルク側は交流的に接地されている。
【0031】
また、本発明は、差動入力端子、差動出力端子を備えた3段以上のn段の論理バッファ回路を備え、i段目の差動出力をi+1の差動入力に接続することにより縦続接続をなし、n段目の差動出力を、1段目の差動入力端子に負帰還することにより、リングオシレータ回路を構成する電圧制御発振回路であって、前記論理バッファ回路は、第1および第2のトランジスタから成る差動トランジスタ対、各々1以上m個のダイオードが直列接続された第1および第2のダイオード列、第1および第2の積分容量、周波数制御のための電流源を備え、前記差動トランジスタ対を構成する第1および第2のトランジスタのベース端子は差動入力を成し、そのエミッタ電流の和は、前記周波数制御のための電流源により設定され、各々のコレクタ端子には、各々第1および第2のダイオード列、第1および第2の積分容量の一方の端子が接続され、他方の端子は交流的に接地され、第3および第4のトランジスタを備え、一方のベース、コレクタ電極が、各々他方のコレクタ、ベース電極に交差的に接続され、交差接続された端子が、各々第1および第2のエミッタ電極に接続され、前記第3および第4のトランジスタのエミッタ電極が接続され、さらに前記周波数制御のための電流源に接続されている。
【0032】
本発明によれば、リングオシレータ型の電圧制御発振回路において、そのリングを構成する論理バッファ回路がダイオードの直列回路を負荷としたエミッタ共通作動トランジスタにより構成され、MIS構造容量の寄生容量を介しての他の回路との干渉が極めて小さくなる。
【0033】
【実施の形態】
図1は、本発明に係る電圧制御発振回路の第1の実施形態を示す回路図である。また、図2は、図1の回路における論理バッファ回路の1段を取り出したものである。
【0034】
この電圧制御発振回路50は、図1に示すように、差動出力端子を備えたn段(本実施形態では3段)の論理バッファ回路51,52,53を備え、i段目の差動出力をi+1の差動入力に接続することにより継続接続をなし、n段目の差動出力を、1段目の差動入力端子に負帰還することにより、リングオシレータ回路を構成している。
【0035】
論理バッファ回路51は、npn型トランジスタQ51〜Q56、第1および第2の積分容量C51,C53、および周波数制御のための電流源I51により構成されている。
論理バッファ回路51は、エミッタを共通に接続された第1および第2のトランジスタとしての差動トランジスタ対Q55,Q56の各コレクタに、各々2本直列にダイオード接続されたトランジスタQ51,Q53およびQ52,Q54から成る、第1および第2のダイオード列が負荷として接続されている。さらに、電源電圧VCCの供給ラインとトランジスタQ55,Q56の各コレクタ間に接続された各々のダイオード列に対して、第1および第2の積分容量C51,C52が並列に接続されている。また、トランジスタQ55,Q56のエミッタ同士の接続点は、電流源I51に接続されている。
そして、差動トランジスタ対を構成する第1、第2のトランジスタQ55,Q56のベース端子により差動入力が構成されている。
【0036】
論理バッファ回路52は、npn型トランジスタQ57〜Q62、積分容量C53,C54、および周波数制御のための電流源I52により構成されている。論理バッファ回路52は、エミッタを共通に接続された第1および第2のトランジスタとしての差動トランジスタ対Q61,Q62の各コレクタに、各々2本直列にダイオード接続されたトランジスタQ57,Q59およびQ58,Q60から成る、第1および第2のダイオード列が負荷として接続されている。さらに、電源電圧VCCの供給ラインとトランジスタQ61,Q62の各コレクタ間に接続された各々のダイオード列に対して、第1および第2の積分容量C53,C54が並列に接続されている。また、トランジスタQ61,Q62のエミッタ同士の接続点は、電流源I52に接続されている。
そして、差動トランジスタ対を構成する第1、第2のトランジスタQ61,Q62のベース端子により差動入力が構成され、それぞれ論理バッファ回路51のトランジスタQ55,Q56のコレクタにそれぞれ接続されている。
【0037】
論理バッファ回路53は、npn型トランジスタQ63〜Q68、積分容量C55,C56、および周波数制御のための電流源I53により構成されている。論理バッファ回路53は、エミッタを共通に接続された第1および第2のトランジスタとしての差動トランジスタ対Q67,Q68の各コレクタに、各々2本直列にダイオード接続されたトランジスタQ63,Q65およびQ64,Q66から成る、第1および第2のダイオード列が負荷として接続されている。さらに、電源電圧VCCの供給ラインとトランジスタQ67,Q68の各コレクタ間に接続された各々のダイオード列に対して、第1および第2の積分容量C55,C56が並列に接続されている。また、トランジスタQ67,Q68のエミッタ同士の接続点は、電流源I53に接続されている。
そして、差動トランジスタ対を構成する第1、第2のトランジスタQ67,Q68のベース端子により差動入力が構成されており、それぞれ論理バッファ回路52のトランジスタQ61,Q62のコレクタにそれぞれ接続されている。
また、トランジスタQ67,Q68の各コレクタが論理バッファ回路51の差動トランジスタ対Q55,Q56のベース端子にそれぞれ接続、すなわち帰還されている。
【0038】
次に、上記構成を有する論理バッファ回路の入力電圧Vinと出力電圧Voutの関係について、図2に示す論理バッファ回路51を例に考察する。
【0039】
トランジスタQ55、Q56のコレクタ電流I1、I2は次式で与えられる。
【0040】
【数1】
【0041】
【数2】
【0042】
ここで、VT(= kT/q)は熱電圧で、室温で約26mVである。また、kはボルツマン定数、Tは絶対温度、q素電荷を示している。
【0043】
出力電圧Voutは、直流的には次式で与えられる。
【0044】
【数3】
【0045】
この式(3)に式(1)、(2)を代入して解くと、出力電圧Voutは次式のように、入力電圧Vinの2倍になるという極めて単純な結果が得られる。
【0046】
【数4】
【0047】
リングオシレータ型電圧制御発振回路がある周波数foにおいて発振するための条件は、次のようなものである。
・foにおける位相推移が180/nである(nはリングの段数)
・foにおける小信号利得が“1”を越え、所定の発振振幅において回路の非線形効果により“1”となる
【0048】
式(4)は、振幅によらず定利得なので、直流においてはこの回路は振幅の制限作用が無いように見える。
しかし有限の周波数においては、容量C51、C52の効果により振幅の制限作用を持つようになる。すなわち次のように考えることができる。
【0049】
コレクタ電流I1、I2が取り得る最大値は、p−p値がIoの矩形波である。その電流の交流分がすべて容量C51、C52に流れたとすると、出力電圧Voutは、p−p値が次式で与えられる三角波となる。
【0050】
【数5】
【0051】
実際には、第1、第2のダイオード列に電流が流れるため、これよりも出力電圧Voutは小さくなるはずである。このように有限の周波数においては振幅制限効果があり、定振幅で発振可能なことが期待できる。
しかし、この振幅の取る値を解析的に解くことは非常に難しい。ダイオード列が非線形動作をするからである。
【0052】
次に、位相推移について考える。
図3は、ダイオード列のV−I(電圧−電流)特性を示す図である。図において、横軸がVoutに対応する電圧を、縦軸がトランジスタQ55、Q56のコレクタ電流の差分をそれぞれ示している。
【0053】
【数6】
【0054】
出力電圧が小さい場合のダイオード列の等価抵抗rdは、図3の中心部の接線で与えられ、次式となる。
【0055】
【数7】
【0056】
このときの図2に示した1段の論理バッファ回路51の位相推移量φは次のように与えられる。
【0057】
【数8】
【0058】
実際の出力振幅は、図3に示す特性の直線領域よりも大きい。またジッタ/位相ノイズの観点からも振幅を大きく取った方が好ましい。その場合には等価抵抗は式(7)より大きくなり、それに従い同じ周波数における位相推移量も式(8)よりも大きくなる。しかしそれを解析的に解くことはやはり困難である。
【0059】
そこで数値解析により発振条件を求めた。
図4にその解析回路を示す。
この回路では、エミッタ共通差動トランジスタ対Q71、Q72にダイオードをm個直列にした第1および第2のダイオード列D71、D72が接続されている。
トランジスタQ71、Q72のベース間には次式に示すvin(t)が印加される。
【0060】
【数9】
【0061】
ダイオード列D71、D72には容量C/mが並列に接続され、その容量は、ダイオード列D71、D72の微分抵抗との時定数が単位周波数となるよう正規化されている。
【0062】
【数10】
【0063】
このような条件において、ある周波数で入力振幅Vip−pを増加させていくと、エミッタが共通に接続された差動トランジスタ対Q71、Q72の非線形性により、出力電圧vout1(t)とvout2(t)の振幅は次第に飽和する。すなわち利得が下がる。
発振条件の一つは、リングを構成する論理バッファ回路の利得が実効的に1となるので、そのような条件を求めれば良い。
実際には入力に正弦波を入れると、出力は若干歪んだ波形となるがその影響はそれ程大きなものではない。
【0064】
ダイオード列D71、D72の直列ダイオード数mは2〜4とした。1では小信号でも利得が1しかないので発振できない。また大きくしすぎると低電圧動作ができない。
【0065】
図5は、図4に回路において直列ダイオード数m=2の時の解析結果を示す図である。
振幅は正規化周波数fにおいて、入力振幅Vip−pと出力vout1(t)またはvout2(t)の基本波の振幅が等しくなる点をプロットしたもの、位相はその時の入出力間位相差をプロットしたものである。
【0066】
たとえばリングの論理バッファ段数nを4段とすると、各段の入出力間位相差は45度(=180/4)でなければならないから、同図より、周波数は約0. 49、振幅は約72mVp−pで発振することが予想される。
同様に,n=5、n=6の場合、発振周波数は各々0. 33、0. 25、振幅は102mVp−p、122mVp−pであると予想される。
n=3では図5のプロット範囲を越えており、その振幅は20mVp−p程度と非常に小さなものとなり、ジッタ/位相ノイズの観点から実用には適さない。
【0067】
同様に、図6は直列ダイオード数m=3とした場合の解析結果を示す図であり、図7は直列ダイオード数m=4とした場合の解析結果を示す図である。
また、図8は、これらの結果より、リングオシレータの論理バッファ段数nと直列ダイオード数mをパラメータとした場合の、発振振幅と正規化発振周波数を示す図である。
これを用いて、動作電圧の観点から直列ダイオード数mを選択し、ジッタ/位相ノイズの観点から論理バッファ段数nを選択すればよい。
【0068】
図9は、本発明に係る電圧制御発振回路の第2の実施形態を示す回路図である。
この電圧制御発振回路80は、基本的に図2に示す回路と同様の構成を有する論理バッファ回路の段数nを4とし、直列ダイオード数mを2としている。
【0069】
初段の論理バッファ回路81は、npn型トランジスタQ81〜Q87、抵抗素子R81、および積分容量C81,C82により構成されている。
論理バッファ回路81は、エミッタを共通に接続された第1および第2のトランジスタとしての差動トランジスタ対Q85,Q86の各コレクタに、各々2本直列にダイオード接続されたトランジスタQ81,Q83およびQ82,Q84から成る、第1および第2のダイオード列が負荷として接続されている。さらに、電源電圧VCCの供給ラインとトランジスタQ85,Q86の各コレクタ間に接続された各々のダイオード列に対して、第1および第2の積分容量C81,C82が並列に接続されている。また、トランジスタQ85,Q86のエミッタ同士の接続点は、トランジスタQ87のコレクタに接続され、トランジスタQ87のエミッタが抵抗素子R81を介して接地ラインGNDに接続されている。
そして、差動トランジスタ対を構成する第1、第2のトランジスタQ85,Q86のベース端子により差動入力が構成されている。
【0070】
2段目の論理バッファ回路82は、npn型トランジスタQ92〜Q98、抵抗素子R84、および積分容量C83,C84により構成されている。
論理バッファ回路82は、エミッタを共通に接続された第1および第2のトランジスタとしての差動トランジスタ対Q96,Q97の各コレクタに、各々2本直列にダイオード接続されたトランジスタQ92,Q94およびQ93,Q95から成る、第1および第2のダイオード列が負荷として接続されている。さらに、電源電圧VCCの供給ラインとトランジスタQ96,Q97の各コレクタ間に接続された各々のダイオード列に対して、第1および第2の積分容量C83,C84が並列に接続されている。また、トランジスタQ96,Q97のエミッタ同士の接続点は、トランジスタQ98のコレクタに接続され、トランジスタQ98のエミッタが抵抗素子R84を介して接地ラインGNDに接続されている。
そして、差動トランジスタ対を構成する第1、第2のトランジスタQ96,Q97のベース端子により差動入力が構成され、それぞれ論理バッファ回路81のトランジスタQ85,Q86のコレクタにそれぞれ接続されている。
【0071】
3段目の論理バッファ回路83は、npn型トランジスタQ99〜Q105、抵抗素子R85、および積分容量C85,C86により構成されている。
論理バッファ回路83は、エミッタを共通に接続された第1および第2のトランジスタとしての差動トランジスタ対Q103,Q104の各コレクタに、各々2本直列にダイオード接続されたトランジスタQ99,Q101およびQ100,Q102から成る、第1および第2のダイオード列が負荷として接続されている。さらに、電源電圧VCCの供給ラインとトランジスタQ103,Q104の各コレクタ間に接続された各々のダイオード列に対して、第1および第2の積分容量C85,C86が並列に接続されている。また、トランジスタQ103,Q104のエミッタ同士の接続点は、トランジスタQ105のコレクタに接続され、トランジスタQ105のエミッタが抵抗素子R85を介して接地ラインGNDに接続されている。
そして、差動トランジスタ対を構成する第1、第2のトランジスタQ103,Q104のベース端子により差動入力が構成され、それぞれ論理バッファ回路82のトランジスタQ96,Q97のコレクタにそれぞれ接続されている。
【0072】
4段目の論理バッファ回路84は、npn型トランジスタQ106〜Q112、抵抗素子R86、および積分容量C87,C88により構成されている。
論理バッファ回路84は、エミッタを共通に接続された第1および第2のトランジスタとしての差動トランジスタ対Q110,Q111の各コレクタに、各々2本直列にダイオード接続されたトランジスタQ106,Q108およびQ107,Q109から成る、第1および第2のダイオード列が負荷として接続されている。さらに、電源電圧VCCの供給ラインとトランジスタQ110,Q111の各コレクタ間に接続された各々のダイオード列に対して、第1および第2の積分容量C87,C88が並列に接続されている。また、トランジスタQ110,Q111のエミッタ同士の接続点は、トランジスタQ112のコレクタに接続され、トランジスタQ112のエミッタが抵抗素子R86を介して接地ラインGNDに接続されている。
そして、差動トランジスタ対を構成する第1、第2のトランジスタQ110,Q111のベース端子により差動入力が構成され、それぞれ論理バッファ回路83のトランジスタQ103,Q104のコレクタにそれぞれ接続されている。
また、トランジスタQ110,Q111の各コレクタが論理バッファ回路81の差動トランジスタ対Q85,Q86のベース端子にそれぞれ接続、すなわち帰還されている。
【0073】
また、電圧制御発振回路80においては、論理バッファ回路の2段毎に出力バッファ85,86を設けて2種類の出力VI/VIX、VQ/VQXを得ている。これらは位相関係が直交した関係にあり、直交変復調回路の信号源として用いることができる。
【0074】
出力バッファ85は、npn型トランジスタQ88〜Q91、および抵抗素子R82,R83により構成されている。
トランジスタQ88のベースが論理バッファ回路81のトランジスタQ85のコレクタに接続され、コレクタが電源電圧VCCの供給ラインに接続され、エミッタがトランジスタQ90のコレクタに接続され、トランジスタQ90のエミッタが抵抗素子R82を介して接地ラインGNDに接続されている。
トランジスタQ89のベースが論理バッファ回路81のトランジスタQ86のコレクタに接続され、コレクタが電源電圧VCCの供給ラインに接続され、エミッタがトランジスタQ91のコレクタに接続され、トランジスタQ91のエミッタが抵抗素子R83を介して接地ラインGNDに接続されている。
トランジスタQ88,Q89はエミッタフォロワを構成し、各エミッタから直交出力VI/VIXを得るように構成されている。
【0075】
出力バッファ86は、npn型トランジスタQ113〜Q116、および抵抗素子R87,R88により構成されている。
トランジスタQ113のベースが論理バッファ回路84のトランジスタQ110のコレクタに接続され、コレクタが電源電圧VCCの供給ラインに接続され、エミッタがトランジスタQ115のコレクタに接続され、トランジスタQ115のエミッタが抵抗素子R87を介して接地ラインGNDに接続されている。
トランジスタQ114のベースが論理バッファ回路84のトランジスタQ111のコレクタに接続され、コレクタが電源電圧VCCの供給ラインに接続され、エミッタがトランジスタQ116のコレクタに接続され、トランジスタQ116のエミッタが抵抗素子R88を介して接地ラインGNDに接続されている。
トランジスタQ113,Q114はエミッタフォロワを構成し、各エミッタから直交出力VQ/VQXを得るように構成されている。
【0076】
また、VCは発振周波数の制御端子であり、各論理バッファ回路81〜84、および出力バッファ85,86の電流源を構成するトランジスタQ87,Q90,Q91,Q98,Q105,Q112,Q115,およびQ116のベースに接続されている。
【0077】
出力バッファ85,86においては、論理バッファ回路の出力に設けられたエミッタフォロワQ88,Q89とQ113,Q114を介して出力を取り出すことにより、出力負荷の影響を回避している。
なお、わずかながら遅延が生ずるが、エミッタフォロワを論理バッファの段間に入れることも可能である。
【0078】
次に、本発明に係る論理バッファ回路の変形回路例について説明する。
上記において説明した各実施形態において、第1および第2のダイオード例の直列ダイオード数mは2以上でなければならない。
1では、利得が1となり、発振しないからである。m=1でも発振条件を満足するには、単純なエミッタ共通差動トランジスタ対の利得より増加させるような手段を講ずればよい。
【0079】
図10は、論理バッファ回路の第1の変形例を示す回路図である。
この変形例では、図10に示すように、ダイオード(トランジスタQ121,Q122)列に並列に電流源I122,I123(x・Io)を配置し、ダイオード列に流れる電流を減ずることにより、論理バッファ回路の利得を増加させている。
【0080】
たとえばx=1/4とすると、ダイオード列に流れる電流は半分になるので、ダイオード列が1個のダイオードで構成されているとしても2の利得が得られる。
本発明の基本的な構成では、ダイオード列を最小の2としても、最低動作電圧は2. 5〜2. 7V程度である。
これに対して図10の論理バッファを使えば、2V程度まで動作電圧を下げることができる。
【0081】
図11は、論理バッファ回路の第1の変形例を示す回路図である。
この変形例では、差動トランジスタ対Q133、Q134の利得を上げるために、同図に示すようにトランジスタQ135、Q136のベース、コレクタを交差接続した回路をQ133、Q134のエミッタ間に挿入している。
この構成を用いることにより、差動トランジスタ対Q133、Q134の伝達コンダクタンスは見かけ上無限大に見える。
したがってトランジスタQ131、Q132のようにダイオード列が各々1個のダイオードより構成されていたとしても発振条件を満たすことができる。
【0082】
また、この第2の変形例においては、同図に破線で示したトランジスタQ137、Q138からなるダイオードをトランジスタQ135、Q136に対して並列に接続し、トランジスタQ137/Q138の飽和電流(エミッタ面積)をトランジスタQ135/Q136の飽和電流の数分の1に設定するように構成している。
このようにして、伝達コンダクタンスの増加率を有限の範囲にとどめることにより、かなり高い発振周波数でもその特性劣化を小さく抑えることができる。
【0083】
【発明の効果】
本発明によれば、リングオシレータの遅延時間を決定する積分容量が(AC的に)接地された形態で用いられるため、MIS構造の容量のシリコン側を接地側に設定することにより
・MIS容量の寄生容量を介して、IC基板に発振信号を注入することがない。したがって他の回路の干渉が極めて少ない。
・他の回路によりIC基板の電位が揺らいでいる場合に、MIS容量の寄生容量を介して影響を受けることがない。
・発振波形はかなり正弦波に近く、高周波成分が少ない。
また、電源端子にスパイク電流が流れるようなことがない。
といった特質を持ち、他の回路間における干渉を与えにくく、かつ受けにくい、いわば非常にクリーンな電圧制御発振回路を実現することができる。
【0084】
また、信号の経路にはトランジスタ、ダイオードのPN接合素子と、積分容量しか存在しない。PN接合の電流はすべて発振周波数によりスケーリング(発振周波数に比例)される。
したがって制御電圧/電流に対する発振周波数の直線性が、極めて広い範囲において良好である。
【図面の簡単な説明】
【図1】 本発明に係る電圧制御発振回路の第1の実施形態を示す回路図である。
【図2】 図1の回路における論理バッファの1段を取り出した回路図である。
【図3】 ダイオード列のV−I(電圧−電流)特性を示す図である。
【図4】 数値解析により発振条件を求めたときの解析回路を示す図である。
【図5】 図4に回路において直列ダイオード数m=2の時の解析結果を示す図である。
【図6】 直列ダイオード数m=3とした場合の解析結果を示す図である。
【図7】 直列ダイオード数m=4とした場合の解析結果を示す図である。
【図8】 リングオシレータの論理バッファ段数nと直列ダイオード数mをパラメータとした場合の、発振振幅と正規化発振周波数を示す図である。
【図9】 本発明に係る電圧制御発振回路の第2の実施形態を示す回路図である。
【図10】 本発明に係る論理バッファ回路の第1の変形例を示す回路図である。
【図11】 本発明に係る論理バッファ回路の第2の変形例を示す回路図である。
【図12】 エミッタ結合マルチバイブレータ型電圧制御発振回路の第1の従来例を示す回路図である。
【図13】 図12の回路を改善したエミッタ結合マルチバイブレータ型電圧制御発振回路の第2の従来例を示す回路図である。
【図14】 リングオシレータ型電圧制御発振回路の原理を説明するための図である。
【図15】 リングオシレータ型電圧制御発振回路の第1の従来例を示す回路図である。
【図16】 図15の回路の特性を説明するための図である。
【図17】 図15の回路を改善したリングオシレータ型電圧制御発振回路の第2の従来例を示す回路図である。
【図18】 IC内の容量素子の代表的構造であるMIS容量を示す。
【図19】 MIS容量素子のシリコン側に基板との間に寄生の接合容量ができた場合の等価回路を示す図である。
【図20】 2つのMIS容量を逆並列接続することにより、寄生容量も対称にはいるようにし平衡動作を崩さないようにする工夫した構成例を示す図である。
【図21】 図20の容量端A、Bの波形を示す図である。
【図22】 図17のリングオシレータ型の場合の積分容量C31のA、B端の波形を示す図である。
【図23】 寄生容量を通じ、IC基板にかなり大きなスパイク電流を注入する場合の例を示す図である。
【図24】 寄生容量を介して回路に電流を注入する場合の例を示す図である。
【図25】 2つのPLLの周波数が近接していると、干渉しやすい理由を説明するための図である。
【符号の説明】
50,80…電圧制御発振回路、51〜53、81〜84…論理バッファ回路、85,86…出力バッファ、Q51〜Q68、Q71,Q72、Q81〜Q116、Q121〜Q124、Q131〜Q138…npn型トランジスタ、C51〜C56、C81〜C87…積分容量、I51〜I53、I71、I121、I131…電流源、R81〜R88…抵抗素子。
Claims (9)
- 差動入力端子、差動出力端子を備えた3段以上のn段の論理バッファ回路を備え、i段目の差動出力をi+1の差動入力に接続することにより縦続接続をなし、n段目の差動出力を、1段目の差動入力端子に負帰還することにより、リングオシレータ回路を構成する電圧制御発振回路であって、
前記論理バッファ回路は、第1および第2のトランジスタから成る差動トランジスタ対、各々1以上m個のダイオードが直列接続された第1および第2のダイオード列、第1および第2の積分容量、周波数制御のための電流源を備え、
前記差動トランジスタ対を構成する第1および第2のトランジスタのベース端子は差動入力を成し、そのエミッタ電流の和は、前記周波数制御のための電流源により設定され、各々のコレクタ端子には、各々第1および第2のダイオード列、第1および第2の積分容量の一方の端子が接続され、他方の端子は交流的に接地され、
第1および第2のダイオード列に、周波数制御のための電流源に比例し、かつその大きさが1/2以下の第1および第2の電流源が各々並列に接続された
電圧制御発振回路。 - 差動トランジスタ対を構成する第1および第2のトランジスタのエミッタ端子は互いに接続され、さらに周波数制御のための電流源に接続され、第1、第2のダイオード列の個数mは2以上である
請求項1の電圧制御発振回路。 - 第1および第2の積分容量は、絶縁膜を挟んだ金属膜とシリコンのバルクよりなるMIS構造の容量であり、その金属膜側が第1および第2のトランジスタのコレクタ電極側に接続され、シリコンのバルク側は交流的に接地された
請求項1の電圧制御発振回路。 - 第1および第2の積分容量は、絶縁膜を挟んだ金属膜とシリコンのバルクよりなるMIS構造の容量であり、その金属膜側が第1および第2のトランジスタのコレクタ電極側に接続され、シリコンのバルク側は交流的に接地された
請求項2の電圧制御発振回路。 - 第3および第4のトランジスタを備え、一方のベース、コレクタ電極が、各々他方のコレクタ、ベース電極に交差的に接続され、交差接続された端子が、各々第1および第2のエミッタ電極に接続され、前記第3および第4のトランジスタのエミッタ電極が接続され、さらに前記周波数制御のための電流源に接続された
請求項1の電圧制御発振回路。 - 差動入力端子、差動出力端子を備えた3段以上のn段の論理バッファ回路を備え、i段目の差動出力をi+1の差動入力に接続することにより縦続接続をなし、n段目の差動出力を、1段目の差動入力端子に負帰還することにより、リングオシレータ回路を構成する電圧制御発振回路であって、
前記論理バッファ回路は、第1および第2のトランジスタから成る差動トランジスタ対、各々1以上m個のダイオードが直列接続された第1および第2のダイオード列、第1および第2の積分容量、周波数制御のための電流源を備え、
前記差動トランジスタ対を構成する第1および第2のトランジスタのベース端子は差動入力を成し、そのエミッタ電流の和は、前記周波数制御のための電流源により設定され、各々のコレクタ端子には、各々第1および第2のダイオード列、第1および第2の積分容量の一方の端子が接続され、他方の端子は交流的に接地され、
第3および第4のトランジスタを備え、一方のベース、コレクタ電極が、各々他方のコレクタ、ベース電極に交差的に接続され、交差接続された端子が、各々第1および第2のエミッタ電極に接続され、前記第3および第4のトランジスタのエミッタ電極が接続され、さらに前記周波数制御のための電流源に接続された
電圧制御発振回路。 - 差動トランジスタ対を構成する第1および第2のトランジスタのエミッタ端子は互いに接続され、さらに周波数制御のための電流源に接続され、第1、第2の ダイオード列の個数mは2以上である
請求項6の電圧制御発振回路。 - 第1および第2の積分容量は、絶縁膜を挟んだ金属膜とシリコンのバルクよりなるMIS構造の容量であり、その金属膜側が第1および第2のトランジスタのコレクタ電極側に接続され、シリコンのバルク側は交流的に接地された
請求項6の電圧制御発振回路。 - 第1および第2の積分容量は、絶縁膜を挟んだ金属膜とシリコンのバルクよりなるMIS構造の容量であり、その金属膜側が第1および第2のトランジスタのコレクタ電極側に接続され、シリコンのバルク側は交流的に接地された
請求項7の電圧制御発振回路。
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