JPH0338878A - デュアルゲート型絶縁ゲート電界効果トランジスタ - Google Patents
デュアルゲート型絶縁ゲート電界効果トランジスタInfo
- Publication number
- JPH0338878A JPH0338878A JP1174595A JP17459589A JPH0338878A JP H0338878 A JPH0338878 A JP H0338878A JP 1174595 A JP1174595 A JP 1174595A JP 17459589 A JP17459589 A JP 17459589A JP H0338878 A JPH0338878 A JP H0338878A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- width
- dual
- electrode
- effect transistor
- Prior art date
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- Pending
Links
- 230000005669 field effect Effects 0.000 title claims description 3
- 230000009977 dual effect Effects 0.000 title description 4
- 238000000605 extraction Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 101100081489 Drosophila melanogaster Obp83a gene Proteins 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデュアルゲート型の絶縁ゲート電界効果トラン
ジスタ（以下、ＭＯＳＦＥＴと記す）に関する。
ジスタ（以下、ＭＯＳＦＥＴと記す）に関する。
従来、この種のデュアルゲート型ＭＯＳＦＥＴは、第２
図に示すように、第１ゲー１−１． ａと第２ゲートｌ
ｂのゲート幅は同じであり、従ってドレイン接合の幅も
、このゲート幅と同じになっている。
図に示すように、第１ゲー１−１． ａと第２ゲートｌ
ｂのゲート幅は同じであり、従ってドレイン接合の幅も
、このゲート幅と同じになっている。
上述した従来のデュアルゲート型ＭＯＳＦＥＴは、第１
ゲーＩ〜と第２ゲートが同じゲート幅となっているので
、ドレイン接合幅従って出力容量の大きさが第１ゲート
幅に比例依存するという欠点があり、高周波特性と出力
容量特性が独立に設計できず、デュアルゲートＭＯＳＦ
ＥＴの設計は自由度が低く困難であった。
ゲーＩ〜と第２ゲートが同じゲート幅となっているので
、ドレイン接合幅従って出力容量の大きさが第１ゲート
幅に比例依存するという欠点があり、高周波特性と出力
容量特性が独立に設計できず、デュアルゲートＭＯＳＦ
ＥＴの設計は自由度が低く困難であった。
本発明のデュアルゲート型ＭＯＳＦＥＴは、第１ゲート
と第２ゲートのゲート幅を異なった値にすることにより
、ドレイン接合の大きさを第１ゲート幅に依存しない構
造としたものである。
と第２ゲートのゲート幅を異なった値にすることにより
、ドレイン接合の大きさを第１ゲート幅に依存しない構
造としたものである。
次に本発明について図面を参照して説明する。
第１図は本発明をｎチャネルＭＯＳＦＥＴに適用した実
施例１を説明するために示した平面図である。
施例１を説明するために示した平面図である。
１ａは第１ゲート電極てあり第１ゲー１へ幅は４００μ
ｍである。又１ｂは第２ヶ−１〜電極であり、第２ゲー
ト幅は２００μｎ］である。第１ヶ−１〜長は３μｍ、
第２ゲ゛−１〜長６Ｊ２μｎ１である。
ｍである。又１ｂは第２ヶ−１〜電極であり、第２ゲー
ト幅は２００μｎ］である。第１ヶ−１〜長は３μｍ、
第２ゲ゛−１〜長６Ｊ２μｎ１である。
２ａはソース領域、２ｂはアイランＩ・領域、２ｃはド
レイン領域である。４はカートリンクである。又３ａは
ドレイン引出電極、３ｂはソース引出電極で゛ある。
レイン領域である。４はカートリンクである。又３ａは
ドレイン引出電極、３ｂはソース引出電極で゛ある。
第２図は第１ゲートが−Ｌ述した実施例１と同しゲート
幅、テート長を持つ、従来ｗｉ造のｒｌチャネルデ、：
Ｌアルグー１− Ｍ ＯＳ Ｆ Ｅ Ｔの平面図である
。
幅、テート長を持つ、従来ｗｉ造のｒｌチャネルデ、：
Ｌアルグー１− Ｍ ＯＳ Ｆ Ｅ Ｔの平面図である
。
第２ゲート幅は４００Ｊ、ｔｍであり本実施例の２倍で
ある。第２ケート長は本実施例と同等の第２ＦＥＴのｇ
ｍとするために４μｍである。以上より本実施例により
従来構造のＭＯＳＦＥＴに対して出力容量が約１／２の
大きさのＭ ＯＳ Ｆ Ｅ Ｔを得ることができる。
ある。第２ケート長は本実施例と同等の第２ＦＥＴのｇ
ｍとするために４μｍである。以上より本実施例により
従来構造のＭＯＳＦＥＴに対して出力容量が約１／２の
大きさのＭ ＯＳ Ｆ Ｅ Ｔを得ることができる。
第３図は本発明の実施例２の平面図である。
１ａは第１ゲート電極であり第１ケート幅は４００ ）
、ｔ ｍである。又１ｂは第２ヶ−１へ電極てあり、第
２チー１〜幅は６００μｍである。第１ゲー）〜長は３
）ｔ、 ｍ、第２ケート長は６μｍである。
、ｔ ｍである。又１ｂは第２ヶ−１へ電極てあり、第
２チー１〜幅は６００μｍである。第１ゲー）〜長は３
）ｔ、 ｍ、第２ケート長は６μｍである。
２ａはソース領域、２１：ｌはアイラン１〜領域、２ｃ
はトレイン領域である。４はカー１＜リングてあり、又
３ ａ Ｃｉ ｌ−レイン引出電極、３ｂはソース引出
電極である。以」二により第２図に示した第１ゲート幅
および第］ゲーＩ・長か本実施例の第１ゲー１へと同し
てあり、第２ゲート幅か４． Ｏ０μｍ、第２ゲー１〜
長４μ＋７１である従来構造のテユアルゲー１− Ｍ
ＯＳ Ｆ Ｆ、 Ｔに対して第］、 Ｆ Ｅ Ｔおよび
第２ＦＥＴのｇ ｎｌの値と、入力容量の大きさが同し
て、出力容１ニーのみ１５倍大きいテユアルゲー１・Ｍ
ＯＳ Ｆ Ｅ Ｔを得る。
はトレイン領域である。４はカー１＜リングてあり、又
３ ａ Ｃｉ ｌ−レイン引出電極、３ｂはソース引出
電極である。以」二により第２図に示した第１ゲート幅
および第］ゲーＩ・長か本実施例の第１ゲー１へと同し
てあり、第２ゲート幅か４． Ｏ０μｍ、第２ゲー１〜
長４μ＋７１である従来構造のテユアルゲー１− Ｍ
ＯＳ Ｆ Ｆ、 Ｔに対して第］、 Ｆ Ｅ Ｔおよび
第２ＦＥＴのｇ ｎｌの値と、入力容量の大きさが同し
て、出力容１ニーのみ１５倍大きいテユアルゲー１・Ｍ
ＯＳ Ｆ Ｅ Ｔを得る。
〔発明の効果」
以上説明したように本発明はデュアルグー１・型Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔの構造において、第１ヶ−１〜と第２ゲ
ートのグー１〜幅を異なるｆ直とすることによりドレイ
ン接合容量を第１ケート幅に依存させることなく設定で
きる設計の自由度が改首される効果がある。
Ｓ Ｆ Ｅ Ｔの構造において、第１ヶ−１〜と第２ゲ
ートのグー１〜幅を異なるｆ直とすることによりドレイ
ン接合容量を第１ケート幅に依存させることなく設定で
きる設計の自由度が改首される効果がある。
第１図は本発明をｎチャネルデュアルグー１〜型ＭＯ８
ＦＥＴに適用した実施例ｊを説明するための示した半導
体チップの平面図、第２図は従来技術のｎチャネルデュ
アルゲ−１・型Ｍ ＯＳ Ｆ Ｅ Ｔを説明するために
示した平面図、第３図は本発明をｆ］チャネルデュアル
ケート型ＭＯ３ＦＥＴに適用した実施例２を説明するた
めに示した半導体チップの平面図である。 １ａ・・第１ゲート電極、１１）・・・第２ゲート電極
、２ａ・・ソース領域、２ｂ・・・アイラン１〜領域、
２Ｃ・・・ドレイン領域、３ａ・・・トレイン引出電極
、３ｂ・・・ソース引出電極、４・カードリンク。
ＦＥＴに適用した実施例ｊを説明するための示した半導
体チップの平面図、第２図は従来技術のｎチャネルデュ
アルゲ−１・型Ｍ ＯＳ Ｆ Ｅ Ｔを説明するために
示した平面図、第３図は本発明をｆ］チャネルデュアル
ケート型ＭＯ３ＦＥＴに適用した実施例２を説明するた
めに示した半導体チップの平面図である。 １ａ・・第１ゲート電極、１１）・・・第２ゲート電極
、２ａ・・ソース領域、２ｂ・・・アイラン１〜領域、
２Ｃ・・・ドレイン領域、３ａ・・・トレイン引出電極
、３ｂ・・・ソース引出電極、４・カードリンク。
Claims (1)
- 第１ゲートと第２ゲートのゲート幅寸法が異なっている
ことを特徴とするデュアルゲート型絶縁ゲート電界効果
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174595A JPH0338878A (ja) | 1989-07-05 | 1989-07-05 | デュアルゲート型絶縁ゲート電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174595A JPH0338878A (ja) | 1989-07-05 | 1989-07-05 | デュアルゲート型絶縁ゲート電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0338878A true JPH0338878A (ja) | 1991-02-19 |
Family
ID=15981319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1174595A Pending JPH0338878A (ja) | 1989-07-05 | 1989-07-05 | デュアルゲート型絶縁ゲート電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0338878A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0610564A2 (en) * | 1993-01-26 | 1994-08-17 | Sumitomo Electric Industries, Ltd. | Dual gate fet and circuits using dual gate fet |
| EP0768761A3 (en) * | 1995-10-13 | 1999-10-27 | SILICONIX Incorporated | Multiple gated MOSFET for use in DC-DC converter |
-
1989
- 1989-07-05 JP JP1174595A patent/JPH0338878A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0610564A2 (en) * | 1993-01-26 | 1994-08-17 | Sumitomo Electric Industries, Ltd. | Dual gate fet and circuits using dual gate fet |
| EP0610564A3 (en) * | 1993-01-26 | 1995-01-25 | Sumitomo Electric Industries | Dual gate FET and circuits using it. |
| EP0768761A3 (en) * | 1995-10-13 | 1999-10-27 | SILICONIX Incorporated | Multiple gated MOSFET for use in DC-DC converter |
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