JP2018182242A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2018182242A
JP2018182242A JP2017084243A JP2017084243A JP2018182242A JP 2018182242 A JP2018182242 A JP 2018182242A JP 2017084243 A JP2017084243 A JP 2017084243A JP 2017084243 A JP2017084243 A JP 2017084243A JP 2018182242 A JP2018182242 A JP 2018182242A
Authority
JP
Japan
Prior art keywords
region
semiconductor device
semiconductor layer
diode
active region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017084243A
Other languages
English (en)
Other versions
JP6702911B2 (ja
JP2018182242A5 (ja
Inventor
勇史 海老池
Yuji Ebiike
勇史 海老池
油谷　直毅
Naoki Yuya
直毅 油谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2017084243A priority Critical patent/JP6702911B2/ja
Priority to US15/841,724 priority patent/US10276711B2/en
Priority to DE102018201334.9A priority patent/DE102018201334A1/de
Priority to CN201810361018.2A priority patent/CN108735736B/zh
Publication of JP2018182242A publication Critical patent/JP2018182242A/ja
Publication of JP2018182242A5 publication Critical patent/JP2018182242A5/ja
Application granted granted Critical
Publication of JP6702911B2 publication Critical patent/JP6702911B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7823—Lateral DMOS transistors, i.e. LDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2607—Circuits therefor
    • G01R31/2621—Circuits therefor for testing field effect transistors, i.e. FET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8213—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using SiC technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7817—Lateral DMOS transistors, i.e. LDMOS transistors structurally associated with at least one other device
    • H01L29/7818—Lateral DMOS transistors, i.e. LDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Automation & Control Theory (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

【課題】ボディダイオードの信頼性を確保することができ、デバイス動作の安定性を確保できる半導体装置を提供する。
【解決手段】第１導電型の半導体層に設けられ、半導体層の厚み方向に主電流が流れるＭＯＳトランジスタが形成された活性領域と、活性領域の周囲に設けられた終端領域と、を備え、終端領域は、活性領域に沿って設けられた欠陥検出デバイスを有し、欠陥検出デバイスは、半導体層の第１の主面上に活性領域に沿って設けられた第１の主電極と、導体層の第２の主面側に設けられた第２の主電極と、を有したダイオードで構成される。
【選択図】図１

Description

本発明は半導体装置に関し、特に、ワイドバンドギャップ半導体を用いたワイドバンドギャップ半導体装置に関する。
インバータ等のパワーエレクトロニクス機器の省電力化のためには、絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）および金属／酸化物／半導体電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳＦＥＴ）のようなスイッチングデバイスの電力損失を低減させる必要がある。
電力損失は、スイッチングデバイスの導通時の損失およびスイッチング時の損失で決まるので、これらを低減させるために炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体を用いたワイドバンドギャップ半導体装置の開発が進められている。
パワーＭＯＳＦＥＴをスイッチングデバイスとして用いる場合、環流電流（フリーホイール電流）をパワーＭＯＳＦＥＴの寄生ダイオード（ボディダイオードと呼称）に流すことができる。ボディダイオードを利用することにより、パワーＭＯＳＦＥＴに並列に配置する環流ダイオードを小型化したり、省略したりすることが可能となることが知られており、電力変換回路に応用されてきた。
ＳｉＣ半導体装置は、ｐ型とｎ型のキャリアを用いてバイポーラ動作させると、キャリアの再結合エネルギーにより結晶欠陥が拡張して、抵抗が増大するという問題がある。この問題は上記の環流電流をボディダイオードに流す場合にも発生し、パワーＭＯＳＦＥＴのオン抵抗増大による、電力損失の増大および動作不良の発生等が問題になっていた。
ＳｉＣ−ＭＯＳＦＥＴに大電流を流して電流ストレスを印加し、結晶欠陥を拡張させてスクリーニングする方法が特許文献１に開示されている。この先行技術によるスクリーニング方法は、チップ状態のバイポーラデバイスの温度を１５０〜２３０℃に設定し、バイポーラデバイスに電流密度１２０〜４００Ａ／ｃｍ２の順方向電流を継続して流すことで、ボディダイオードの結晶欠陥を飽和状態まで拡張させた後、順方向抵抗の変化度合いを判別する方法を採っている。
再表２０１４／１４８２９４号公報
ＳｉＣ−ＭＯＳＦＥＴにおいて、ボディダイオードの信頼性を向上させることは、デバイス動作の安定性を確保し、市場での信頼性を保証するために重要である。特許文献１のように、ボディダイオードにチップ状態で通電し、結晶欠陥を拡張させた後に順方向特性を測定して評価することで、ボディダイオードの信頼性を確保することができ、デバイス動作の安定性を確保することができる。
しかし、特許文献１のスクリーニング方法では、ＳｉＣ−ＭＯＳＦＥＴの活性領域の外側に設けられた終端領域における結晶欠陥を電流ストレスで充分に拡張させることが困難である。その原因としては、活性領域の外側に設けられた終端領域の結晶欠陥には再結合エネルギーが到達しにくく、結晶欠陥に想定通りのストレスが加わらないこと、また、キャロット欠陥のようなマクロ欠陥に起因する結晶欠陥では、飽和状態まで拡張しきらないことが考えられる。
後者の場合、マクロ欠陥がＳｉＣ−ＭＯＳＦＥＴの活性領域内にある場合はテスト工程の耐圧特性評価で判別可能であるが、活性領域外にマクロ欠陥があり、かつボディダイオードへの電流ストレスでは欠陥拡張に必要な再結合エネルギーが到達しない場合、ボディダイオードを環流ダイオードとして使用しているうちに、活性領域外の結晶欠陥が拡張してボディダイオードに影響を与えるか否かが評価できず、特許文献１のスクリーニング方法では、ボディダイオードの信頼性を充分に確保できないことが判った。
本発明は上記のような問題を解決するためになされたものであり、ボディダイオードの信頼性を確保することができ、デバイス動作の安定性を確保できる半導体装置を提供することを目的とする。
本発明に係る半導体装置は、第１導電型の半導体層に設けられ、前記半導体層の厚み方向に主電流が流れるＭＯＳトランジスタが形成された活性領域と、前記活性領域の周囲に設けられた終端領域と、を備え、前記終端領域は、前記活性領域に沿って設けられた欠陥検出デバイスを有し、前記欠陥検出デバイスは、前記半導体層の第１の主面上に前記活性領域に沿って設けられた第１の主電極と、前記半導体層の第２の主面側に設けられた第２の主電極と、を有したダイオードで構成される。
ＭＯＳトランジスタのボディダイオードの信頼性を確保することができ、デバイス動作の安定性を確保できる半導体装置を得ることができる。
本発明に係る実施の形態１の半導体装置の上面構成を示す平面図である。 本発明に係る実施の形態１の半導体装置の断面構成を示す断面図である。 ダイオードの立ち上がり波形を示す図である。 ダイオードの耐圧波形を示す図である。 本発明に係る実施の形態１の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態１の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態１の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態１の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態１の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態１の半導体装置の変形例１の上面構成を示す平面図である。 本発明に係る実施の形態１の半導体装置の変形例２の上面構成を示す平面図である。 本発明に係る実施の形態１の半導体装置の変形例２の断面構成を示す断面図である。 本発明に係る実施の形態１の半導体装置の変形例２の断面構成を示す断面図である。 本発明に係る実施の形態１の半導体装置の変形例３の上面構成を示す平面図である。 本発明に係る実施の形態１の半導体装置の変形例３のウエハ状態における配置例を示す図である。 本発明に係る実施の形態１の半導体装置の変形例４の断面構成を示す断面図である。 本発明に係る実施の形態２の半導体装置の断面構成を示す断面図である。 本発明に係る実施の形態２の半導体装置の断面構成を示す断面図である。
＜はじめに＞
「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の接合構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
また、以下の記載では、不純物の導電型に関して、ｎ型を「第１導電型」、ｐ型を「第２導電型」として一般的に定義するが、その逆の定義でも構わない。
＜実施の形態１＞
＜装置構成＞
図１は、本発明に係る半導体装置の実施の形態１の半導体装置１００の上面構成を示す平面図である。なお、半導体装置１００は、炭化珪素ＭＯＳトランジスタ（ＳｉＣ−ＭＯＳＦＥＴ）１０１に欠陥検出デバイス１０２が付属した構成を有している。
図１に示すように、半導体装置１００は、矩形の外形を有する半導体装置１００の中央にＳｉＣ−ＭＯＳＦＥＴ１０１が設けられ、ＳｉＣ−ＭＯＳＦＥＴ１０１の外周に沿って欠陥検出デバイス１０２が設けられている。
半導体装置１００の中央部にＳｉＣ−ＭＯＳＦＥＴ１０１のソース電極２４が設けられ、ソース電極２４の平面視形状は、矩形の一辺の中央部が内側に凹んだ形状をなし、ソース電極２４の内側に凹んだ部分に入り込むように、ゲートパッド３１が設けられている。また、ソース電極２４の４つの角部のうち１つの角部、図１の例ではゲートパッド３１が設けられた側の１つの角部がＬ字状に切り欠かれて切り欠き部となっており、ゲートパッド３１から延在するゲート配線３２がソース電極２４の外形に沿って設けられ、ソース電極２４は、ゲート配線３２で囲まれている。
図１の領域“Ｘ”には、便宜的に、ソース電極２４の一部を省略することで、ソース電極２４の下方に設けられたユニットセルＵＣを示している。ゲートパッド３１は、外部の制御回路（図示せず）からゲート電圧が印加される部位であり、ここに印加されたゲート電圧は、ゲート配線３２を通じてＳｉＣ−ＭＯＳＦＥＴ１０１の最小単位構造であるユニットセルＵＣのゲート電極（図示せず）に供給される。
ソース電極２４は、ユニットセルＵＣが複数配置された活性領域上に設けられ、各ユニットセルＵＣのソース領域（図示せず）を電気的に並列に接続する構成となっている。従って、ソース電極２４の平面視形状と、活性領域の平面視形状とは等しいと言える。
なお、本発明において、「活性領域」とは半導体装置のオン状態において主電流が流れる領域であり、「終端領域」とは、活性領域の周囲における領域であり、ゲートパッド３１およびゲート配線３２の配設領域も「終端領域」に含んでいる。また、「不純物濃度」とは各領域における不純物濃度のピーク値を示すものとする。さらに、以下において、「外周側」とは図１に示す半導体装置１００の平面視方向（平面方向）において、半導体装置１００の外に向かう方向であり、「内周側」とは「外周側」に対して反対の方向とする。
ゲート配線３２のさらに外周側には、ゲート配線３２とは間を開けて欠陥検出デバイス１０２のアノード電極２７（第１の主電極）が設けられている。アノード電極２７は、半導体装置１００の１つの角部に設けられた平面視形状が四角形状の電極パッド２６から延在し、ゲート配線３２に沿って設けられている。なお、電極パッド２６は、ソース電極２４の切り欠き部に入り込むように設けられている。
なお、ソース電極２４の平面視形状、ゲートパッド３１の配置および平面視形状、電極パッド２６の配置および平面視形状は上記に限定されるものではない。
図２には、図１におけるＡ−Ａ線で示される活性領域の断面構成と、Ｂ−Ｂ線で示される終端領域の断面構成とを示している。
図２の活性領域に示すように、ＳｉＣ−ＭＯＳＦＥＴ１０１は、ｎ型の不純物を含むＳｉＣ基板１１の主面上に設けられたｎ型の不純物を含むＳｉＣのエピタキシャル層１２（半導体層）と、エピタキシャル層１２の上層部に、選択的に複数設けられたｐ型のウェル領域１３と、ウェル領域１３の上層部に設けられたｎ型（第１導電型）のソース領域１４およびｐ型（第２導電型）のウェルコンタクト領域１５を備えている。
ウェルコンタクト領域１５は、ソース領域１４とウェル領域１３の電位を同一にすることでスイッチング特性を安定させるために設けられ、断面視的には、ソース領域１４に挟まれるように設けられている。
図２の終端領域においては、ウェル領域１３の外周側のエピタキシャル層１２の上層部に耐圧を確保するための耐圧保持領域１６が設けられている。耐圧保持領域１６は、複数のｐ型の不純物領域で構成され、ウェル領域１３の外周側において、エピタキシャル層１２の平面方向の端部に向かって間隔を開けて延在するように設けられている。なお、複数のｐ型の不純物領域の、配設間隔、配設幅および不純物濃度は、ＳｉＣ−ＭＯＳＦＥＴ１０１の耐圧等の製品定格に基づいて設定される。
図２の活性領域に示すように、エピタキシャル層１２の第１の主面上には、隣り合うウェル領域１３間からウェル領域１３の端縁部上およびソース領域１４の端縁部上にかけて覆うようにゲート絶縁膜２１が設けられ、ゲート絶縁膜２１上にはゲート電極２２が設けられている。
ゲート絶縁膜２１およびゲート電極２２は層間絶縁膜２３によって覆われ、層間絶縁膜２３で覆われていないソース領域１４およびウェルコンタクト領域１５の上部には、ソース電極２４が接触するように設けられている。なお、層間絶縁膜２３は終端領域にも設けられ、終端領域にまで延在するゲート電極２２を覆っている。ゲート電極２２は、終端領域において、層間絶縁膜２３を貫通してゲート電極２２に達するように設けられたゲート配線３２に接続される。
また、ソース領域１４およびウェルコンタクト領域１５とソース電極２４とがオーミック接触するように、層間絶縁膜２３で覆われていないソース領域１４およびウェルコンタクト領域１５の上部に、例えばニッケルシリサイド膜を設けるが、図示は省略している。
エピタキシャル層１２の第２主面側、より具体的にはＳｉＣ基板１１のエピタキシャル層１２が設けられた側とは反対側の主面（裏面）上に、ドレイン電極２５が設けられている。ドレイン電極２５は終端領域にも設けられ、終端領域の最外周に設けられた欠陥検出デバイス１０２においては、カソード電極（第２の主電極）として機能する。
欠陥検出デバイス１０２は、エピタキシャル層１２上に設けられ、エピタキシャル層１２とショットキー接触するアノード電極２７を有し、ドレイン電極２５をカソード電極として利用するショットキーバリアダイオードである。
このように、アノード電極２７を電極パッド２６に接続することで、電極パッド２６を介して終端領域での結晶欠陥を検出することが容易となる。
＜動作＞
先ず、半導体装置１００におけるＳｉＣ−ＭＯＳＦＥＴ１０１の動作について説明する。ＳｉＣ−ＭＯＳＦＥＴ１０１は、ゲート電極２２にしきい値以上の正の電圧を印加すると、ウェル領域１３の表層に主電流の経路であるチャネルが形成される。この状態でドレイン電極２５に正の電圧を印加すると、ドレイン電極２５からエピタキシャル層１２、ウェル領域１３の表層（チャネル）、ソース領域１４を経てソース電極２４に主電流が流れる。
一方、ゲート電極２２の正の電圧をしきい値より小さくする、またはゲート電極２２に負の電圧を印加するとチャネルが消滅する。これによってドレイン電極２５に高電圧を印加してもドレイン−ソース間に電流が流れることがなくなる。また、耐圧保持領域１６を設けているので、終端領域への電界集中を緩和することができる。
次に、欠陥検出デバイス１０２によるスクリーニング方法を説明する。アノード電極２７に正の電圧（順方向電圧）を印加して大きくしていくと、アノード電極２７の近辺にマクロ欠陥がない場合は、ショットキー障壁に起因するダイオードの立ち上がり波形が得られる。一方、アノード電極２７の近辺にキャロット欠陥のような比較的大きな欠陥があると、その部分ではショットキー障壁が適切に形成されないため、ダイオードの立ち上がり波形が得られない。図３はダイオードの立ち上がり波形を示す図であり、横軸にアノード電圧（Ｖ）を示し、縦軸にアノード電流（Ａ）を示しており、マクロ欠陥がない場合の特性Ｃ１を実線で示し、マクロ欠陥がある場合の特性Ｃ２を破線で示している。図３より、マクロ欠陥がない場合はアノード電圧がターンオン電圧に達するまではアノード電流が流れず、ターンオン電圧に達するとアノード電流が急激に流れ始めるダイオードの順方向特性を示すが、マクロ欠陥がある場合は、アノード電圧がターンオン電圧に達する前からアノード電流が流れ、ダイオードとして機能しないことが判る。
このように、ダイオードの立ち上がり波形が得られた場合には、終端領域にはキャロット欠陥のような比較的大きな欠陥は存在しないものと判定し、ダイオードの立ち上がり波形が得られない場合には、終端領域にはキャロット欠陥のような比較的大きな欠陥が存在するものと判定する。終端領域にキャロット欠陥などが存在する場合は、ボディダイオードを環流ダイオードとして使用しているうちに、当該結晶欠陥が拡張してボディダイオードに影響を与える可能性があるとの評価となり、そのような評価を受けた半導体装置は、ボディダイオードの信頼性を確保することができないものとして製品から除外される。
なお、欠陥検出デバイス１０２としてショットキーバリアダイオードを用いる場合は、順方向動作がユニポーラ動作となるので、図３に示したように抵抗成分を有した立ち上がり波形となり、欠陥は拡張した場合の特性変動が把握しやすいと言う特徴がある。
次に、アノード電極２７に負の電圧を印加するまたはカソード電極２５に正の電圧を印加して、逆方向電圧を大きくしていくと、アノード電極２７の近辺にマクロ欠陥がない場合は、ショットキー障壁に起因するダイオードの耐圧波形(リーク電流波形)が得られる。一方、アノード電極２７の近辺にキャロット欠陥のような比較的大きな欠陥があると、ダイオードの耐圧波形は得られない。図４はダイオードの耐圧波形を示す図であり、横軸にカソード電圧（Ｖ）を示し、縦軸にリーク電流（ｍＡ）を示しており、マクロ欠陥がない場合の特性Ｃ３を実線で示し、マクロ欠陥がある場合の特性Ｃ４を破線で示している。図４より、マクロ欠陥がない場合は降伏電圧に達するまでは、僅かなリーク電流しか流れず、降伏電圧に達すると急激にリーク電流が流れるダイオードの逆方向特性を示すが、マクロ欠陥がある場合は、カソード電圧が降伏電圧に達する前から大きなリーク電流が流れ、ダイオードが耐圧を有していないことが判る。
このように、ダイオードの耐圧波形が得られた場合には、終端領域にはキャロット欠陥のような比較的大きな欠陥は存在しないものと判定し、ダイオードの耐圧波形が得られない場合には、終端領域にはキャロット欠陥のような比較的大きな欠陥が存在するものと判定する。終端領域にキャロット欠陥などが存在する場合は、ボディダイオードを環流ダイオードとして使用しているうちに、当該結晶欠陥が拡張してボディダイオードに影響を与える可能性があるとの評価となり、そのような評価を受けた半導体装置は、ボディダイオードの信頼性を確保することができないものとして製品から除外される。
上記のように欠陥検出デバイス１０２で検出されるダイオードの順方向特性および逆方向特性の少なくとも一方を利用することで、ＳｉＣ−ＭＯＳＦＥＴ１０１の活性領域におけるボディダイオードへの電流ストレステストでは検出できない終端領域での結晶欠陥を検出することができる。これにより、ＳｉＣ−ＭＯＳＦＥＴ１０１の活性領域におけるボディダイオードに環流電流を流すなどのボディダイオードへのストレスに起因して、終端領域において結晶欠陥が拡張することによりデバイス動作の安定性を確保することができない可能性がある半導体装置１００を判定することが可能となる。
なお、終端領域における結晶欠陥の拡張には、活性領域におけるボディダイオードに環流電流が流れる場合のバイポーラ動作だけでなく、終端領域におけるウェルコンタクト領域１５を介して環流電流が流れる場合のバイポーラ動作も寄与する。
なお、上述したスクリーニングは、ウエハ状態の半導体装置１００に対して行っても良いし、ダイシング工程で個々のチップにカットした後のチップ状態の半導体装置１００に対して行っても良い。
欠陥検出デバイス１０２は、ＳｉＣ−ＭＯＳＦＥＴ１０１を取り囲むように配置することで以下のような効果が得られる。すなわち、ダイオードの順方向特性を検出する場合、結晶欠陥を検出する部分にショットキー接合が存在する必要があるため、ＳｉＣ−ＭＯＳＦＥＴ１０１を取り囲むように設けることで、結晶欠陥の検出漏れを抑制することができ、有効な判定を行うことが可能となる。
ダイオードの逆方向特性（耐圧特性）を検出する場合、負バイアスにより空乏層を欠陥領域まで広げることで、耐圧特性の不良を検出することとなる。ＳｉＣ−ＭＯＳＦＥＴ１０１を取り囲むように配置すると、比較的低電圧を印加して空乏層が大きくない場合でも結晶欠陥の検出漏れを抑制することができ、有効な判定を行うことが可能となる。
また、欠陥検出デバイス１０２を、ＳｉＣ−ＭＯＳＦＥＴ１０１を取り囲むように配置することで、半導体装置１００の有効面積の減少を抑制することができ、欠陥検出デバイス１０２を設けることによる効果を効率的に奏することができる。
なお、欠陥検出デバイス１０２は、ＳｉＣ−ＭＯＳＦＥＴ１０１を完全に取り囲んでいなくても良く、例えば、アノード電極２７が途中で途切れた構成を採っても良い。
欠陥検出デバイス１０２は、ＳｉＣ−ＭＯＳＦＥＴ１０１のドレイン電極２５に高電圧を印加した場合に影響が出ないように、耐圧保持領域１６から発生する空乏層と緩衝しないように充分離れていることが望ましい。エピタキシャル層１２の厚みは空乏層が広がる領域と同程度に設計される場合があり、耐圧保持領域１６の最外周から欠陥検出デバイス１０２までの距離は、エピタキシャル層１２の厚みと同程度に設計すると良い。
＜製造方法＞
次に、実施の形態１の半導体装置１００の製造方法について、製造工程を順に示す断面図である図５〜図９を用いて説明する。なお、以下の製造方法は一例であり、特に手順等は支障をきたさない範囲で変更しても問題ない。
先ず、図５に示す工程において、ＳｉＣ基板１１を準備し、ＳｉＣ基板１１上に公知のエピタキシャル成長法によりｎ型のエピタキシャル層１２を形成する。このＳｉＣ基板１１は、ダイシング前のウエハ状態にある。ＳｉＣ基板１１は、ｎ型の不純物を含む比抵抗が０．０１５〜０．０２８Ωｃｍの基板を用いるが、これに限定されるものではなく、例えば、比抵抗が数ＭΩｃｍの半絶縁性基板を用いても良い。半絶縁性基板を用いることで寄生抵抗を低減できる。
ＳｉＣはＳｉに比べてバンドギャップの大きなワイドバンドギャップ半導体であり、ワイドバンドギャップ半導体を基板材料として構成されるスイッチングデバイスおよびダイオードは、耐圧が高く、許容電流密度も高いため、シリコン半導体装置に比べて小型化が可能であり、これら小型化されたスイッチングデバイスおよびダイオードを用いることにより、これらのデバイスを組み込んだ半導体装置モジュールの小型化が可能となる。
また、耐熱性も高いため、ヒートシンクの放熱フィンの小型化や、水冷ではなく空冷による冷却も可能となり、半導体装置モジュールの一層の小型化が可能となる。
エピタキシャル層１２のｎ型不純物の濃度は、例えば１×１０１３ｃｍ−３〜１×１０１８ｃｍ−３であり、厚さは４μｍ〜２００μｍであるがこれに限定されるものではなく、半導体装置１００の定格に応じて適宜設定することができる。
次に、公知のフォトリソグラフィ技術を用いて、エピタキシャル層１２上にウェル領域１３に対応する部分が開口部となったレジストマスクを形成し、当該レジストマスクを介してアルミニウム（Ａｌ）などのｐ型の不純物のイオン注入を行い、図６に示されるウェル領域１３を形成する。ウェル領域１３の深さは０．３μｍ〜２．０μｍであり、不純物濃度は１×１０１５ｃｍ−３〜１×１０１８ｃｍ−３である。
同様に、公知のフォトリソグラフィ技術を用いて、エピタキシャル層１２上にソース領域１４に対応する部分が開口部となったレジストマスクを形成し、当該レジストマスクを介して窒素（Ｎ）などのｎ型の不純物のイオン注入を行い、図６に示されるソース領域１４を形成する。ソース領域１４の深さは底面がウェル領域１３の底面を超えない深さとし、不純物濃度はウェル領域１３の不純物濃度を超えるように、例えば１×１０１７ｃｍ−３〜１×１０２１ｃｍ−３とする。
また、公知のフォトリソグラフィ技術を用いて、エピタキシャル層１２上にウェルコンタクト領域１５に対応する部分が開口部となったレジストマスクを形成し、当該レジストマスクを介してＡｌなどのｐ型の不純物のイオン注入を行い、図６に示されるウェルコンタクト領域１５を形成する。ウェルコンタクト領域１５の不純物濃度は１×１０１７ｃｍ−３〜１×１０２１ｃｍ−３とし、深さは０．３μｍ〜１．０μｍとしてウェル領域１３と電気的に接続されるようにする。なお、ウェルコンタクト領域１５の形成に際しては、基板温度を１５０℃以上としてイオン注入を行うことが望ましい。
また、公知のフォトリソグラフィ技術を用いて、エピタキシャル層１２上に耐圧保持領域１６に対応する部分が開口部となったレジストマスクを形成し、当該レジストマスクを介してＡｌなどのｐ型の不純物のイオン注入を行い、図６に示される耐圧保持領域１６を形成する。耐圧保持領域１６の不純物濃度は１×１０１３ｃｍ−３〜１×１０１８ｃｍ−３とし、深さは０．３μｍ〜２．０μｍとする。耐圧保持領域１６は、図６に示すように複数のｐ型の不純物領域で構成し、それぞれの不純物領域の幅および間隔は電界集中を抑制するために段階的に変化させても良い。また、半導体装置１００の外周側に向かって不純物濃度を段階的に低下させても良い。なお、ウェル領域１３と耐圧保持領域１６とで不純物濃度を同じにする場合は、両者を同じ工程で形成しても良い。
また、上記では不純物領域を選択的に形成するためにレジストマスクを用いるものとして説明したが、シリコン酸化膜をマスクとして用いても良い。シリコン酸化膜のマスクを形成する場合には、エピタキシャル層１２上にシリコン酸化膜を形成した後、フォトリソグラフィ工程およびエッチング工程を経て、シリコン酸化膜に不純物注入のための開口部を形成してマスクとする。
不純物領域を形成した後のウエハ状態のＳｉＣ基板１１を熱処理装置に搭載し、Ａｒガスなどの不活性ガス雰囲気中でアニールを行う。アニールは例えば１３００℃〜１９００℃の温度で、３０秒〜１時間行う。このアニールによって、イオン注入されたＮなどのｎ型不純物およびＡｌなどのｐ型不純物を活性化させる。
次に、図７に示す工程において、エピタキシャル層１２上にシリコン酸化膜ＯＸを形成する。シリコン酸化膜ＯＸは、例えば熱酸化法またはＣＶＤ（chemical vapor deposition）法などの堆積法を用いて形成し、その後に窒素、アンモニア、ＮＯおよびＮ２Ｏなどの雰囲気中における熱処理を施す。なお、シリコン酸化膜ＯＸは、ゲート絶縁膜として機能する厚さとなるように形成するが、終端領域においてはシリコン酸化膜ＯＸの形成前にゲート絶縁膜よりも厚いフィールド絶縁膜を形成しており、それがシリコン酸化膜ＯＸの形成工程によりさらに厚くなってフィールド絶縁膜ＦＸとなる。なお、終端領域の欠陥検出デバイスを形成する領域においてはフィールド絶縁膜ＦＸを形成しないようにする。
次に、図７に示すように、シリコン酸化膜ＯＸおよびフィールド絶縁膜ＦＸ上に、例えばポリシリコン膜ＭＬをＣＶＤ法により形成する。ポリシリコン膜ＭＬには、燐（Ｐ）および硼素（Ｂ）のような不純物が含まれていても良い。不純物が含まれることで低シート抵抗を実現することができる。なお、終端領域の欠陥検出デバイスを形成する領域においてはポリシリコン膜ＭＬを形成しないようにする。
次に、図８に示す工程において、公知のフォトリソグラフィ技術を用いて、ポリシリコン膜ＭＬ上に、ゲート電極２２に対応する部分を覆うレジストマスクを形成し、当該レジストマスクをエッチングマスクとして、ポリシリコン膜ＭＬをエッチングにより選択的に除去することで、ゲート電極２２を形成する。
その後、ゲート電極２２およびその上のレジストマスクをエッチングマスクとして、シリコン酸化膜ＯＸをエッチングにより選択的に除去することで、ゲート絶縁膜２１を形成する。なお、終端領域においてはフィールド絶縁膜ＦＸもシリコン酸化膜ＯＸの厚さに相当する厚さが除去されるが、フィールド絶縁膜ＦＸの厚さに比べてシリコン酸化膜ＯＸの厚さは薄く、続く層間絶縁膜の形成工程で補われる。
次に、ゲート絶縁膜２１およびゲート電極２２を覆うように、例えばＣＶＤ法によってシリコン酸化膜を形成して層間絶縁膜２３とする。なお、終端領域においては、フィールド絶縁膜ＦＸ上に層間絶縁膜２３が形成されるが、両者は一体となるので層間絶縁膜２３と呼称する。
その後、図８に示すように、レジストマスクをエッチングマスクとして、活性領域においてはソース領域１４およびウェルコンタクト領域１５の少なくとも一部が底面に露出する開口部ＯＰ１を形成し、終端領域においては、ゲート電極２２が底面に露出する開口部ＯＰ２と欠陥検出デバイスを形成する領域においてエピタキシャル層１２が底面に露出する開口部ＯＰ３とを形成する。
その後、エッチングによって露出したソース領域１４およびウェルコンタクト領域１５とソース電極２４とをオーミック接触させるために、層間絶縁膜２３上全面に、例えば、ニッケル（Ｎｉ）膜をスパッタリング法または蒸着法によって形成した後、６００℃〜１０００℃の熱処理を行うことで、ニッケルシリサイドを形成する。層間絶縁膜２３上の未反応のＮｉ膜はウェットエッチングで除去する。また、欠陥検出デバイスを形成する領域においても開口部ＯＰ３の底面にニッケルシリサイドが形成されるが、ニッケルシリサイドがエピタキシャル層１２とショットキー接触することでショットキーバリアダイオードが形成されることとなる。また、欠陥検出デバイスを形成する領域は、本工程の時点ではフィールド絶縁膜ＦＸおよび層間絶縁膜２３で覆われた状態とし、露出させないようにすることで、ニッケルシリサイドが形成されないようにする。そして、次の導電膜の形成工程の前に欠陥検出デバイスを形成する領域を露出させることで、導電膜とのショットキー接触を形成することができる。なお、ニッケルシリサイドは簡略化のため図示は省略する。
次に、層間絶縁膜２３上に導電膜をスパッタリング法または蒸着法によって形成し、当該導電膜で開口部ＯＰ１、ＯＰ２およびＯＰ３を埋め込む。当該導電膜は、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）およびタンタル（Ｔａ）などの金属膜でも良いし、これらの金属の窒化膜、またはこれらの金属を主成分として他の元素を１種類以上添加した合金膜でも良い。ここで、主成分の元素とは、合金を構成する元素のうち、含有量が最も多い元素のことを示すものとする。なお、層間絶縁膜２３上の導電膜は、単層膜ではなく、上述した金属膜、窒化膜および合金膜を２層以上含む積層膜としても良い。
そして、層間絶縁膜２３上の導電膜をエッチングによりパターニングすることで、図９に示すように、ゲート電極２２に接続されたゲート配線３２、ソース電極２４およびアノード電極２７を形成する。なお、アノード電極２７は、ゲート配線３２およびソース電極２４とは別個の工程で形成しても良い。
最後にＳｉＣ基板１１の裏面にドレイン電極２５を形成することで、図２に示す半導体装置１００が完成する。ドレイン電極２５は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、金（Ａｕ）などの金属膜をスパッタリング法または蒸着法によって形成することで得ることができる。
＜変形例１＞
図１に示した半導体装置１００の平面図では、ソース電極２４は矩形の外形を有する半導体装置１００と同様に角張った輪郭形状を有し、ゲート配線３２もソース電極２４の外形に沿って設けられているので、ソース電極２４と同様に角張った輪郭形状を有していた。
図１０は実施の形態１の変形例１に係る半導体装置１００Ａの上面構成を示す平面図である。なお、図１０においては、図１を用いて説明した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図１０に示すように、半導体装置１００Ａはソース電極２４の４つの角部が電界集中の抑制を目的として曲率を有した曲率部となっており、ゲート配線３２もソース電極２４の外形に沿って設けることでソース電極２４と同様に曲率部を有している。また、アノード電極２７も４つの角部が曲率部となっており、角部をなくすことによって生じた曲率部と曲率部との間のスペースに電極パッド２６を配置している。
このため、ソース電極２４の４つの角部のうち１つの角部を切り欠き部とし、この切り欠き部のスペースに電極パッド２６を配置していた実施の形態１の半導体装置１００と比べて、ＳｉＣ−ＭＯＳＦＥＴの有効面積を減らすことなく実施の形態１と同様の効果を奏すると共に、耐圧の向上を図ることができる。
また、ゲート配線３２もソース電極２４の外形に沿って設けることでソース電極２４と同様に曲率部を有しており、角部での電界集中を抑制することができる。
なお、図１０では電極パッド２６を四角形状としているが、この部分を円形、楕円形など、角部を有さない構成しても良いことは言うまでもない。これは、図１に示した半導体装置１００においても同じである。
＜変形例２＞
図１１は実施の形態１の変形例２に係る半導体装置１００Ｂの上面構成を示す平面図である。また、図１２には、図１１におけるＢ−Ｂ線で示される終端領域の断面構成を示し、図１３には、図１１におけるＣ−Ｃ線で示される終端領域の断面構成を示している。なお、図１１〜図１３においては、図１および図２を用いて説明した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図１１〜図１３に示すように、半導体装置１００Ｂは、ソース電極２４の中央部分、ゲートパッド３１の中央部分および電極パッド２６の外側角部の上部を除いて絶縁膜３４で覆われている。
絶縁膜３４は、テスト工程において耐圧特性を測定する際に外周部からの沿面放電を抑制するために配置しており、例えばポリイミド等の樹脂で構成される。
欠陥検出デバイス１０２上は、ほぼ絶縁膜３４で覆われているが、電極パッド２６の少なくとも一部上部においては、絶縁膜３４を貫通して電極パッド２６に達する開口部ＯＰ１３を設けることで、外部から検出端子等を電極パッド２６に接続することができ、テスト工程での耐圧特性の評価テストが可能となる。
また、ソース電極２４上においては絶縁膜３４を貫通してソース電極２４に達する開口部ＯＰ１１を設け、ゲートパッド３１上においては絶縁膜３４を貫通してゲートパッド３１に達する開口部ＯＰ１２を設けることで、それぞれ外部機器と電気的に接続することができ、半導体装置１００ＢをＳｉＣ−ＭＯＳＦＥＴとして使用することができる。
なお、図１１に示す半導体装置１００Ｂは、図１に示した半導体装置１００の上面構成を有しているが、図１０に示した半導体装置１００Ａの上面構成としても良い。ソース電極２４の４つの角部を曲率部とすることで電界集中を抑制することができ、耐圧の向上を図ることができる。
＜変形例３＞
図１４は実施の形態１の変形例３に係る半導体装置１００Ｃの上面構成を示す平面図である。なお、図１４においては、図１を用いて説明した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図１４に示すように、半導体装置１００Ｃはソース電極２４の４隅が電界集中の抑制を目的として曲率を有している点では、図１０に示した半導体装置１００Ａと同じであるが、ソース電極２４の角部をなくすことによって生じたスペースに電極パッド２６を配置するのではなく、アノード電極２７も４隅が曲率部となった形状とし、そのうちの１つの外縁から半導体装置１００Ｃの対応する角部の外縁にかけて延在するように電極パッド２６を配置している。
さらに電極パッド２６は、半導体装置１００Ｃの角部を越えるように、すなわちダイシングラインを越えて延在するように設けられている。図１４においては、半導体装置１００Ｃの端縁を便宜的に破線で示しているが、これはウエハ状態におけるダイシングラインを仮想的に表すためであり、ウエハ状態においては、電極パッド２６はダイシングラインを越えて配置されている。
通常、半導体装置は半導体ウエハ上に複数形成し、ダイシング工程で個々のチップにカットすることで分離され、独立した半導体装置となる。図１５はウエハ状態における半導体装置１００Ｃの配置の一例を示す図であり、ウエハＷＨの上面構成を示す平面図である。
図１５に示すように、半導体装置１００Ｃの電極パッド２６は、その一部が半導体装置１００Ｃの角部から突出してダイシングラインＤＬを越えるように設けられており、ウエハ状態における半導体装置１００Ｃの配列の隙間に存在する構成となっている。
欠陥検出デバイス１０２を用いた終端領域での結晶欠陥の検出は、ウエハ状態でも行うことができるので、電極パッド２６に外部から検出端子を接続することで、結晶欠陥の評価を行うことができる。
テスト工程の終了後は、ウエハＷＨは、ダイシング工程で個々のチップにカットされるので、ダイシングラインＤＬを越える電極パッド２６は除去されてしまうが、チップ状態の半導体装置１００Ｃでは、アノード電極２７の１つの曲率部の外縁から半導体装置１００Ｃの対応する角部の外縁にかけて残ることとなる。
このように、電極パッド２６の一部がダイシングラインＤＬを越えるように電極パッド２６を配置することで、電極パッド２６を設けることによるＳｉＣ−ＭＯＳＦＥＴ１０１の有効面積の減少を最低限に抑えることができる。
また、半導体装置１００Ｃはウエハ状態においてスクリーニングを行うのに適しているが、上述したように、ダイシング後も電極パッド２６は残るのでダイシング工程で個々のチップにカットした後のチップ状態の半導体装置１００に対して行っても良い。
なお、電極パッド２６の配置位置は、アノード電極２７の４隅の何れかに限定されるものではなく、ウエハ状態で隣り合う半導体装置１００Ｃのアノード電極２７に接触しないのであれば、アノード電極２７の直線部分に設けても良い。
＜変形例４＞
図１６は実施の形態１の変形例４に係る半導体装置１００Ｄの終端領域での構成を示す断面図である。なお、図１６においては、図２を用いて説明した半導体装置１００の終端領域での構成と同一の構成については同一の符号を付し、重複する説明は省略する。
図１６に示されるように、欠陥検出デバイス１０２のアノード電極２７は、エピタキシャル層１２に形成したリセス部３５に底面側が挿入されるように配置されている。リセス部３５は、その底面がエピタキシャル層１２の主面位置よりもエピタキシャル層１２内に後退した位置にあり、そこにアノード電極２７を配置することで、アノード電極２７の底面および側面が、エピタキシャル層１２の主面位置よりも深い部分に接することとなる。
このリセス部３に接するアノード電極２７の底面および側面が結晶欠陥を検出する領域となり、アノード電極２７の底面だけがエピタキシャル層１２に接していた半導体装置１００と比べて、結晶欠陥を検出する領域が広くなる。
また、リセス部３５を設けることでアノード電極２７の底面はエピタキシャル層１２の主面位置よりもエピタキシャル層１２内に位置することとなり、エピタキシャル層１２内に存在する結晶欠陥により近づくことができる。このため、結晶欠陥の検出がより容易になるという効果も奏する。
なお、リセス部３５の深さは任意に設定できるが、深いリセスを形成した場合は、アノード電極２７のカバレッジを向上させるために、スパッタリングによる導電膜の形成時にウエハを加熱すると良い。
＜実施の形態２＞
以上説明した実施の形態１およびその変形例においては、欠陥検出デバイス１０２としてショットキーバリアダイオードを用いる例を説明したが、欠陥検出デバイス１０２としてＰｉＮダイオードを用いても良い。
図１７は、本発明に係る半導体装置の実施の形態２の半導体装置２００の終端領域での構成を示す断面図である。なお、図１７においては、図２を用いて説明した半導体装置１００の終端領域での構成と同一の構成については同一の符号を付し、重複する説明は省略する。また、活性領域の構成は半導体装置１００の活性領域と同じであるので図示は省略する。
図１７に示すように、半導体装置２００においては欠陥検出デバイス１０２をＰｉＮダイオードで構成している。すなわち、欠陥検出デバイス１０２は、エピタキシャル層１２上に設けられたアノード電極２７と、アノード電極２７が接触するエピタキシャル層１２の上層部に選択的に設けられたｐ型のアノード領域４１と、アノード領域４１の上層部に設けられたｐ型のコンタクト領域４２とを備えている。
アノード領域４１およびコンタクト領域４２は、それぞれ活性領域のウェル領域１３およびウェルコンタクト領域１５と同じ工程で形成することができ、アノード領域４１の深さは０．３μｍ〜２．０μｍであり、不純物濃度は１×１０１５ｃｍ−３〜１×１０１８ｃｍ−３である。また、コンタクト領域４２の不純物濃度は１×１０１７ｃｍ−３〜１×１０２１ｃｍ−３であり、深さは０．３μｍ〜１．０μｍである。
なお、アノード領域４１およびコンタクト領域４２は、それぞれ活性領域のウェル領域１３およびウェルコンタクト領域１５とは別の工程で形成しても良く、その場合は、それぞれの深さおよび不純物濃度を独自に設定することができる。
ここで、エピタキシャル層１２のｎ型不純物の濃度を、１×１０１３ｃｍ−３〜１×１０１５ｃｍ−３程度とすれば、エピタキシャル層１２はｉ（Intrinsic）層と言うことができ、アノード領域４１、とエピタキシャル層１２およびＳｉＣ基板１１でＰｉＮダイオードを構成することとなる。
欠陥検出デバイス１０２をＰｉＮダイオードで構成することで、欠陥検出デバイス１０２にバイポーラストレスを加えた上で特性変動を検出することができる。
なお、エピタキシャル層１２のｎ型不純物の濃度を、１×１０１８ｃｍ−３程度とすれば、エピタキシャル層１２はｉ（Intrinsic）層とはならず、欠陥検出デバイス１０２をＰＮダイオードとすることができる。
＜実施の形態３＞
以上説明した実施の形態２においては、欠陥検出デバイス１０２としてＰｉＮダイオードを用いる例を説明したが、欠陥検出デバイス１０２としてＰｉＮダイオード領域とショットキーバリアダイオード領域を有したダイオードを用いても良い。
図１８は、本発明に係る半導体装置の実施の形態３の半導体装置３００の終端領域での構成を示す断面図である。なお、図１８においては、図２を用いて説明した半導体装置１００の終端領域での構成と同一の構成については同一の符号を付し、重複する説明は省略する。また、活性領域の構成は半導体装置１００の活性領域と同じであるので図示は省略する。
図１８に示すように、半導体装置３００においては欠陥検出デバイス１０２がＰｉＮダイオード領域とショットキーバリアダイオード領域を有している。すなわち、欠陥検出デバイス１０２は、エピタキシャル層１２上に設けられたアノード電極２７が、エピタキシャル層１２の上層部に選択的に設けられたｐ型のアノード領域４３およびアノード領域４１の上層部に設けられたｐ型のコンタクト領域４４に接触する領域と、エピタキシャル層１２に接触する領域とを有している。
ここで、エピタキシャル層１２のｎ型不純物の濃度を、１×１０１３ｃｍ−３〜１×１０１５ｃｍ−３程度とすれば、エピタキシャル層１２はｉ（Intrinsic）層と言うことができ、アノード領域４３、エピタキシャル層１２およびＳｉＣ基板１１でＰｉＮダイオード領域を構成することとなる。
また、アノード電極２７が、エピタキシャル層１２にショットキー接触することで、アノード電極２７とエピタキシャル層１２とでショットキーバリアダイオード領域を構成することとなる。
このように、欠陥検出デバイス１０２がＰｉＮダイオード領域とショットキーバリアダイオード領域を有することで、欠陥検出デバイス１０２にバイポーラストレスを加えた上で、ユニポーラ動作領域での特性変動を検出することができる。
なお、エピタキシャル層１２のｎ型不純物の濃度を、１×１０１８ｃｍ−３程度とすれば、エピタキシャル層１２はｉ（Intrinsic）層とはならず、ＰｉＮダイオード領域をＰＮダイオード領域とすることができる。
＜実施の形態４＞
実施の形態１において説明した欠陥検出デバイス１０２によるスクリーニング方法は、欠陥検出デバイス１０２で検出されるダイオードの順方向特性および逆方向特性の少なくとも一方を利用することで、ＳｉＣ−ＭＯＳＦＥＴ１０１の活性領域におけるボディダイオードへの電流ストレステストでは検出できない終端領域での結晶欠陥を検出するものとして説明したが、特許文献１に開示されるような公知のスクリーニング方法と組み合わせても良い。
例えば、活性領域におけるＳｉＣ−ＭＯＳＦＥＴ１０１のボディダイオードに、電流密度１２０〜４００Ａ／ｃｍ２の順方向電流を継続して流すことでバイポーラ電流ストレスを印加する。この前後における欠陥検出デバイス１０２で検出されるダイオードの順方向特性および逆方向特性の少なくとも一方の変動値に基づいて、半導体装置の信頼性の判定および選別を行う。
例えば、ＳｉＣ−ＭＯＳＦＥＴ１０１のボディダイオードにバイポーラ電流ストレスを印加する前では、図３の特性Ｃ１として示されるようなダイオードの順方向特性が得られたのに対し、バイポーラ電流ストレスを印加した後は、図３の特性Ｃ２として示されるような特性が得られた場合は、ボディダイオードの結晶欠陥の拡張に起因する終端領域の結晶欠陥への影響があったものと判定することができる。また、結晶欠陥の拡張に起因して電流が妨げられると、同じアノード電圧に対するアノード電流が小さくなるので、アノード−カソード間の抵抗値の上昇が確認される場合もあり、この場合は抵抗値で判定することができる。
このような方法を採ることで、ボディダイオードの結晶欠陥を飽和状態まで拡張させることによる終端領域の結晶欠陥への影響を加味したスクリーニングが可能となる。
また、実施の形態２の半導体装置２００のように、欠陥検出デバイス１０２をＰｉＮダイオード（またはＰＮダイオード）で構成している場合、および実施の形態３の半導体装置３００のように欠陥検出デバイス１０２がＰｉＮダイオード領域（またはＰＮダイオード領域）とショットキーバリアダイオード領域を有している場合は、欠陥検出デバイス１０２自身に、上述したバイポーラ電流ストレスを印加しても良い。この前後における欠陥検出デバイス１０２で検出されるダイオードの順方向特性および逆方向特性の少なくとも一方の変動値に基づいて、半導体装置の信頼性の判定および選別を行う。
例えば、欠陥検出デバイス１０２にバイポーラ電流ストレスを印加する前では、図３の特性Ｃ１として示されるようなダイオードの順方向特性が得られたのに対し、バイポーラ電流ストレスを印加した後は、図３の特性Ｃ２として示されるような特性が得られた場合は、終端領域の結晶欠陥が拡張したものと判定することができる。また、結晶欠陥の拡張に起因して電流が妨げられると、同じアノード電圧に対するアノード電流が小さくなるので、アノード−カソード間の抵抗値の上昇が確認される場合もあり、この場合は抵抗値で判定することができる。
このような方法を採ることで、終端領域の結晶欠陥が拡張することによる特性変動を評価することができ、半導体装置の信頼性の判定の精度をより高めることができる。
＜他の適用例＞
以上説明した実施の形態１〜４においては、本発明をＳｉＣ半導体装置に適用した構成を示したが、本発明の適用はこれに限定されず、窒化ガリウム（ＧａＮ）など、他のワイドバンドギャップ半導体を用いたワイドバンドギャップ半導体装置に適用しても良い。
また、本発明は、ＳｉＣ基板１１を機械的または化学的またはその他の方法によって除去し、エピタキシャル層１２のみによって構成されるフリースタンディング基板（自立基板）に適用することもできる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
１２ エピタキシャル層、２５ ドレイン電極、２６ 電極パッド、２７ アノード電極、３４ 絶縁膜、３５ リセス部、１０２ 欠陥検出デバイス。

Claims (14)

  1. 第１導電型の半導体層に設けられ、前記半導体層の厚み方向に主電流が流れるＭＯＳトランジスタが形成された活性領域と、
    前記活性領域の周囲に設けられた終端領域と、を備え、
    前記終端領域は、
    前記活性領域に沿って設けられた欠陥検出デバイスを有し、
    前記欠陥検出デバイスは、
    前記半導体層の第１の主面上に前記活性領域に沿って設けられた第１の主電極と、
    前記半導体層の第２の主面側に設けられた第２の主電極と、を有したダイオードで構成される、半導体装置。
  2. 前記ダイオードは、
    前記第１の主電極が前記半導体層とショットキー接触するショットキーバリアダイオードである、請求項１記載の半導体装置。
  3. 前記ダイオードは、
    前記第１の主電極に接触するように前記半導体層の上層部に選択的に設けられた第２導電型の不純物領域を有するＰＮダイオードまたはＰｉＮダイオードである、請求項１記載の半導体装置。
  4. 前記ダイオードは、
    前記第１の主電極に接触するように前記半導体層の上層部に選択的に設けられた第２導電型の不純物領域を有するＰＮダイオード領域またはＰｉＮダイオード領域と、前記第１の主電極が前記半導体層とショットキー接触するショットキーバリアダイオード領域と、を有する、請求項１記載の半導体装置。
  5. 前記ダイオードは、
    前記第１の主電極の一部に接続された電極パッドを有し、
    前記電極パッドは、前記活性領域とは電気的に分離される、請求項１記載の半導体装置。
  6. 前記活性領域は、平面視において角部が曲率部となった四角形状をなし、
    前記第１の主電極は、前記活性領域の曲率部に対応する部分に曲率部を有し、
    前記電極パッドは、前記活性領域の曲率部と前記第１の主電極の曲率部との間に配設される、請求項５記載の半導体装置。
  7. 少なくとも前記終端領域を覆うように設けられた絶縁膜をさらに備え、
    前記絶縁膜は、
    前記電極パッドの少なくとも一部上部に設けられ、前記電極パッドに達する開口部を有する、請求項５記載の半導体装置。
  8. 前記電極パッドは、
    前記第１の主電極の外縁から前記半導体層の外縁にかけて配設される、請求項５記載の半導体装置。
  9. 前記ダイオードは、
    前記半導体層の前記第１の主面に設けたリセス部に前記第１の主電極の底面側が挿入される、請求項１記載の半導体装置。
  10. 前記半導体層は、炭化珪素の半導体層である、請求項１記載の半導体装置。
  11. 第１導電型の半導体層に設けられ、前記半導体層の厚み方向に主電流が流れるＭＯＳトランジスタが形成された活性領域と、前記活性領域の周囲に設けられた終端領域と、を備え、前記終端領域は、前記活性領域に沿って設けられた欠陥検出デバイスを有し、前記欠陥検出デバイスは、前記半導体層の第１の主面上に前記活性領域に沿って設けられた第１の主電極と、前記半導体層の第２の主面側に設けられた第２の主電極と、を有したダイオードで構成される半導体装置を形成する工程と、
    前記欠陥検出デバイスおよび前記ＭＯＳトランジスタの少なくとも一方に、バイポーラ電流ストレスを印加する工程と、
    前記バイポーラ電流ストレスを印加する工程の前後で、前記欠陥検出デバイスの順方向特性および逆方向特性の少なくとも一方を測定する工程と、
    前記順方向特性および前記逆方向特性の少なくとも一方の変動値に基づいて、前記半導体装置の信頼性の判定および選別を行う工程と、を備える、半導体装置の製造方法。
  12. 第１導電型の半導体層に設けられ、前記半導体層の厚み方向に主電流が流れるＭＯＳトランジスタが形成された活性領域と、前記活性領域の周囲に設けられた終端領域と、を備え、前記終端領域は、前記活性領域に沿って設けられた欠陥検出デバイスを有し、前記欠陥検出デバイスは、前記半導体層の第１の主面上に前記活性領域に沿って設けられた第１の主電極と、前記半導体層の第２の主面側に設けられた第２の主電極と、を有したダイオードで構成される半導体装置を形成する工程と、
    前記欠陥検出デバイスの順方向特性および逆方向特性の少なくとも一方を測定する工程と、
    前記順方向特性および前記逆方向特性の少なくとも一方に基づいて、前記半導体装置の信頼性の判定および選別を行う工程と、を備える、半導体装置の製造方法。
  13. 第１導電型の半導体層に設けられ、前記半導体層の厚み方向に主電流が流れるＭＯＳトランジスタが形成された活性領域と、前記活性領域の周囲に設けられた終端領域と、を備え、前記終端領域は、前記活性領域に沿って設けられた欠陥検出デバイスを有し、前記欠陥検出デバイスは、前記半導体層の第１の主面上に前記活性領域に沿って設けられた第１の主電極と、前記半導体層の第２の主面側に設けられた第２の主電極と、を有したダイオードで構成される複数の半導体装置を半導体ウエハ上に形成する工程と、
    前記欠陥検出デバイスの順方向特性および逆方向特性の少なくとも一方を測定する工程と、
    前記順方向特性および前記逆方向特性の少なくとも一方に基づいて、前記半導体装置の信頼性の判定および選別を行う工程と、を備え、
    前記ダイオードは、
    前記第１の主電極の一部に接続された電極パッドを有し、
    前記電極パッドは、前記活性領域とは電気的に分離され、前記第１の主電極の外縁から前記半導体ウエハのダイシングラインを越えて前記半導体装置の配列間にまで延在するように設けられ、
    前記欠陥検出デバイスの順方向特性および逆方向特性の少なくとも一方を測定する工程は、ウエハ状態で、前記電極パッドと前記第２の主電極との間の電流を測定する工程を含む、半導体装置の製造方法。
  14. 前記半導体層は、炭化珪素の半導体層である、請求項１１から請求項１３の何れか１項に記載の半導体装置の製造方法。
JP2017084243A 2017-04-21 2017-04-21 半導体装置およびその製造方法 Active JP6702911B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2017084243A JP6702911B2 (ja) 2017-04-21 2017-04-21 半導体装置およびその製造方法
US15/841,724 US10276711B2 (en) 2017-04-21 2017-12-14 Semiconductor device and method of manufacturing the same
DE102018201334.9A DE102018201334A1 (de) 2017-04-21 2018-01-29 Halbleitervorrichtung und Verfahren zur Fertigung derselben
CN201810361018.2A CN108735736B (zh) 2017-04-21 2018-04-20 半导体装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017084243A JP6702911B2 (ja) 2017-04-21 2017-04-21 半導体装置およびその製造方法

Publications (3)

Publication Number Publication Date
JP2018182242A true JP2018182242A (ja) 2018-11-15
JP2018182242A5 JP2018182242A5 (ja) 2019-07-11
JP6702911B2 JP6702911B2 (ja) 2020-06-03

Family

ID=63714397

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017084243A Active JP6702911B2 (ja) 2017-04-21 2017-04-21 半導体装置およびその製造方法

Country Status (4)

Country Link
US (1) US10276711B2 (ja)
JP (1) JP6702911B2 (ja)
CN (1) CN108735736B (ja)
DE (1) DE102018201334A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020102594A (ja) * 2018-12-25 2020-07-02 トヨタ自動車株式会社 半導体装置の製造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018055719A1 (ja) * 2016-09-23 2018-03-29 三菱電機株式会社 炭化珪素半導体装置
US20190206748A1 (en) * 2017-12-28 2019-07-04 Sanken Electric Co., Ltd. Semiconductor Device and Method for Detecting a Crack of the Semiconductor Device
KR102482368B1 (ko) * 2018-06-18 2022-12-29 삼성전자주식회사 반도체 장치의 불량 검출 방법
CN113039630A (zh) * 2018-11-20 2021-06-25 三菱电机株式会社 半导体装置以及半导体装置的制造方法
JP7258668B2 (ja) * 2019-06-13 2023-04-17 三菱電機株式会社 半導体装置、及び、半導体装置の製造方法
JP7304827B2 (ja) * 2020-01-20 2023-07-07 三菱電機株式会社 半導体装置およびクラック検出方法
US11662371B2 (en) 2020-12-08 2023-05-30 Wolfspeed, Inc. Semiconductor devices for improved measurements and related methods
EP4086943A1 (en) * 2021-05-06 2022-11-09 Infineon Technologies AG Semiconductor device with termination structure and field-free region
US20230041405A1 (en) * 2021-08-03 2023-02-09 Applied Materials, Inc. Characterizing defects in semiconductor layers

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0629557A (ja) * 1992-07-07 1994-02-04 Fuji Electric Co Ltd 半導体装置の製造方法
WO2016170706A1 (ja) * 2015-04-22 2016-10-27 三菱電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007053226A (ja) * 2005-08-18 2007-03-01 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP5326405B2 (ja) * 2008-07-30 2013-10-30 株式会社デンソー ワイドバンドギャップ半導体装置
JP6206862B2 (ja) * 2012-05-31 2017-10-04 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
WO2014148294A1 (ja) 2013-03-19 2014-09-25 三菱電機株式会社 炭化珪素半導体装置の製造方法および通電検査装置
JP6010773B2 (ja) * 2014-03-10 2016-10-19 パナソニックＩｐマネジメント株式会社 半導体素子及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0629557A (ja) * 1992-07-07 1994-02-04 Fuji Electric Co Ltd 半導体装置の製造方法
WO2016170706A1 (ja) * 2015-04-22 2016-10-27 三菱電機株式会社 半導体装置および半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020102594A (ja) * 2018-12-25 2020-07-02 トヨタ自動車株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
CN108735736A (zh) 2018-11-02
US20180308973A1 (en) 2018-10-25
DE102018201334A1 (de) 2018-10-25
JP6702911B2 (ja) 2020-06-03
CN108735736B (zh) 2023-04-11
US10276711B2 (en) 2019-04-30

Similar Documents

Publication Publication Date Title
JP6702911B2 (ja) 半導体装置およびその製造方法
US11121248B2 (en) Semiconductor device
US7700971B2 (en) Insulated gate silicon carbide semiconductor device
US11876131B2 (en) Semiconductor device
JP2017079324A (ja) 半導体装置および半導体装置の製造方法
WO2016052261A1 (ja) 半導体装置
JP5321377B2 (ja) 電力用半導体装置
JP2009027152A (ja) 半導体装置及び半導体装置の製造方法
US11489047B2 (en) Semiconductor device and method of manufacturing the same
JPWO2018037701A1 (ja) 半導体装置
JP2024019464A (ja) 半導体装置
JP6664446B2 (ja) ＳｉＣ半導体装置
JPWO2017208735A1 (ja) 半導体装置
US11133385B2 (en) Semiconductor device
US11133300B2 (en) Semiconductor device
JP7302285B2 (ja) 半導体装置
JP2023112212A (ja) 半導体装置
US11569351B2 (en) Semiconductor device
US11245031B2 (en) Semiconductor device
JP7476502B2 (ja) 半導体装置
US11177360B2 (en) Semiconductor device
US11121221B2 (en) Semiconductor device
JP7306060B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190529

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190529

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190924

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191114

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200407

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200507

R150 Certificate of patent or registration of utility model

Ref document number: 6702911

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250