DE102018201334A1 - Halbleitervorrichtung und Verfahren zur Fertigung derselben - Google Patents

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Yuji Ebiike
Naoki Yutani
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Mitsubishi Electric Corp
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    • H01L29/872—Schottky diodes

Abstract

Zur Verfügung gestellt wird eine Halbleitervorrichtung, die einen aktiven Bereich, der in einer Halbleiterschicht einer ersten Leitfähigkeitsart vorgesehen ist, und einen Terminierungsbereich, der um den aktiven Bereich vorgesehen ist, aufweist. Ein MOS-Transistor, durch welchen ein Hauptstrom in einer Dickenrichtung der Halbleiterschicht fließt, ist in dem aktiven Bereich ausgebildet. Der Terminierungsbereich weist eine Defekterkennungsvorrichtung auf, die entlang des aktiven Bereichs vorgesehen ist. Die Defekterkennungsvorrichtung weist eine Diode auf, die eine erste Hauptelektrode, die entlang des aktiven Bereichs auf einer ersten Hauptoberfläche der Halbleiterschicht vorgesehen ist, und eine zweite Hauptelektrode, die auf einer zweiten Hauptoberflächenseite der Halbleiterschicht vorgesehen ist, aufweist.

Description

  • Hintergrund der Erfindung
  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und bezieht sich insbesondere auf eine Halbleitervorrichtung mit breiter Bandlücke, die einen Halbleiter mit breiter Bandlücke verwendet.
  • Beschreibung des Stands der Technik
  • Zum Energiesparen einer Leistungselektronikvorrichtung wie eines Inverters ist es notwendig, einen Leistungsverlust einer Schaltvorrichtung wie eines Bipolartransistors mit isoliertem Gate (IGBT) und eines Metalloxidhalbleiter-Feldeffekttransistors (MOSFET) zu reduzieren.
  • Da ein Leistungsverlust von einem Leitungsverlust und einem Schaltverlust einer Schaltvorrichtung abhängt, sind Halbleitervorrichtungen mit breiter Bandlücke entwickelt worden, die einen Halbleiter mit breiter Bandlücke verwenden wie Siliziumkarbid (SiC) und Galliumnitrid (GaN), um diese Verluste zu reduzieren.
  • Wenn ein Leistungs-MOSFET als eine Schaltvorrichtung verwendet wird, kann ein Umkehrstrom (Freilaufstrom) durch eine parasitäre Diode des Leistungs-MOSFETs (nachfolgend als eine Body-Diode bezeichnet) hindurchgelassen werden. Es ist bekannt, dass ein Verwenden einer Body-Diode ein Verkleinern oder Weglassen einer Freilaufdiode ermöglicht, die parallel zu dem Leistungs-MOSFET angeordnet ist. Dies ist in Leistungskonvertierungsschaltungen angewendet worden.
  • Eine SiC-Halbleitervorrichtung weist ein Problem auf, dass ein bipolarer Betrieb, der p-Typ- und n-Typ-Ladungsträger verwendet, zu einer Ausweitung eines Kristalldefekts aufgrund einer Ladungsträgerrekombinationsenergie und zu einem Anstieg eines Widerstands führt. Dieses Problem tritt auch auf, wenn der Freilaufstrom durch die Body-Diode gelassen wird. Ein Anstieg eines Leistungsverlusts und ein Auftreten einer Fehlfunktion, die durch einen Anstieg eines EIN-Zustand-Widerstands eines Leistungs-MOSFETs verursacht werden, haben ein Problem dargestellt.
  • WO 2014/148294 offenbart ein Verfahren zum Durchlassen eines hohen Stroms durch einen SiC-MOSFET, um eine Strombeanspruchung auszuüben und einen Kristalldefekt für ein Klassifizieren auszuweiten. Ein Klassifizierungsverfahren gemäß diesem Stand der Technik setzt ein Verfahren zum Ausweiten eines Kristalldefekts einer Body-Diode bis zur Sättigung und dann ein Bestimmen des Grads einer Änderung eines Durchlasswiderstands durch Einstellen einer Temperatur einer bipolaren Vorrichtung in einem Chip-Stadium bei 150 bis 230°C und kontinuierliches Durchlassen eines Durchlassstroms einer Stromdichte von 120 bis 400 A/cm2 durch die bipolare Vorrichtung ein.
  • In einem SiC-MOSFET ist ein Verbessern einer Zuverlässigkeit einer Body-Diode wichtig für ein Sicherstellen einer Stabilität eines Vorrichtungsbetriebs und ein Gewährleiten einer Zuverlässigkeit in einem Markt. Wie in WO 2014/148294 beschrieben, ermöglichen ein Anlegen einer elektrischen Leistung an eine Body-Diode in einem Chip-Stadium, ein Ausweiten eines Kristalldefekts und dann ein Messen und Evaluieren einer Durchlasscharakteristik, eine Zuverlässigkeit der Body-Diode sicherzustellen und eine Stabilität des Vorrichtungsbetriebs sicherzustellen.
  • Es ist jedoch schwierig, durch das Klassifizierungsverfahren aus WO 2014/148294 einen Kristalldefekt in einem Terminierungsbereich, der außerhalb eines aktiven Bereichs eines SiC-MOSFETs vorgesehen ist, durch Ausüben einer Strombeanspruchung völlig auszuweiten. Ein möglicher Grund dafür ist, dass es unwahrscheinlich ist, dass eine Rekombinationsenergie den Kristalldefekt in dem Terminierungsbereich erreicht, der außerhalb des aktiven Bereichs vorgesehen ist, und eine angenommene Beanspruchung nicht auf den Kristalldefekt ausgeübt wird, und dass ein Kristalldefekt, der von einem solchen makroskopischen Defekt wie einem karottenartigen Defekt herrührt, sich nicht zu einer Sättigung ausweitet.
  • In dem letzten Fall kann, wenn der makroskopische Defekt innerhalb des aktiven Bereichs des SiC-MOSFETs vorhanden ist, eine Bestimmung durch eine Spannungsfestigkeitseigenschaftsevaluierung eines Testvorgangs gemacht werden. Wenn jedoch der makroskopische Defekt außerhalb des aktiven Bereichs vorhanden ist, und die für eine Defektausweitung notwendige Rekombinationsenergie den Defekt durch Ausüben einer Strombeanspruchung auf die Body-Diode nicht erreicht, während die Body-Diode als eine Freilaufdiode verwendet wird, kann nicht evaluiert werden, ob sich der Kristalldefekt außerhalb des aktiven Bereichs ausweitet und die Body-Diode beeinträchtigt, was indiziert, dass das Klassifizierungsverfahren aus WO 2014/148294 eine Zuverlässigkeit der Body-Diode nicht vollständig sicherstellen kann.
  • Zusammenfassung
  • Eine Aufgabe der vorliegenden Erfindung ist, eine Halbleitervorrichtung zur Verfügung zu stellen, die in der Lage ist, eine Zuverlässigkeit der Body-Diode sicherzustellen und eine Stabilität eines Vorrichtungsbetriebs sicherzustellen.
  • Eine Halbleitervorrichtung gemäß der vorliegenden Erfindung weist einen aktiven Bereich, der in einer Halbleiterschicht einer ersten Leitfähigkeitsart vorgesehen ist, und einen Terminierungsbereich, der um den aktiven Bereich vorgesehen ist, auf. Ein MOS-Transistor, durch welchen ein Hauptstrom in einer Dickenrichtung der Halbleiterschicht fließt, ist in dem aktiven Bereich ausgebildet. Der Terminierungsbereich weist eine Defekterkennungsvorrichtung auf, die entlang des aktiven Bereichs vorgesehen ist. Die Defekterkennungsvorrichtung weist eine Diode auf, die aufweist: eine erste Hauptelektrode, die entlang des aktiven Bereichs auf einer ersten Hauptoberfläche der Halbleiterschicht vorgesehen ist; und eine zweite Hauptelektrode, die auf einer zweiten Hauptoberflächenseite der Halbleiterschicht vorgesehen ist.
  • Die Halbleitervorrichtung gemäß der vorliegenden Erfindung stellt eine Halbleitervorrichtung zur Verfügung, welche eine Zuverlässigkeit der Body-Diode des MOS-Transistors sicherstellen und eine Stabilität eines Vorrichtungsbetriebs sicherstellen kann.
  • Diese und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der nachfolgenden detaillierten Beschreibung der vorliegenden Erfindung ersichtlicher, wenn sie im Zusammenhang mit den begleitenden Zeichnungen gesehen wird.
  • Figurenliste
    • 1 ist eine Draufsicht, die eine obere Oberflächenanordnung einer Halbleitervorrichtung einer ersten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung darstellt;
    • 2 ist eine Querschnittsansicht, die eine Querschnittsanordnung der Halbleitervorrichtung der ersten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung darstellt;
    • 3 ist ein Diagramm, das eine steigende Wellenform einer Diode darstellt;
    • 4 ist ein Diagramm, das eine Durchbruchspannungswellenform einer Diode darstellt;
    • 5 bis 9 sind Querschnittsansichten, die jeweils einen Fertigungsprozess der Halbleitervorrichtung der ersten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung darstellen;
    • 10 ist eine Draufsicht, die eine obere Oberflächenanordnung einer Variation 1 der Halbleitervorrichtung der ersten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung darstellt;
    • 11 ist eine Draufsicht, die eine obere Oberflächenanordnung einer Variation 2 der Halbleitervorrichtung der ersten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung darstellt;
    • 12 bis 13 sind Querschnittsansichten, die jeweils eine Querschnittsanordnung einer Variation 2 der Halbleitervorrichtung der ersten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung darstellen;
    • 14 ist eine Draufsicht, die eine obere Oberflächenanordnung einer Variation 3 der Halbleitervorrichtung der ersten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung darstellt;
    • 15 ist eine Ansicht, die ein Platzierungsbeispiel in einem Wafer-Stadium der Variation 3 der Halbleitervorrichtung der ersten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung darstellt;
    • 16 ist eine Querschnittsansicht, die eine Querschnittsanordnung einer Variation 4 der Halbleitervorrichtung der ersten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung darstellt; und
    • 17 bis 18 sind Querschnittsansichten, die jeweils eine Querschnittsanordnung einer Halbleitervorrichtung einer zweiten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung darstellen.
  • Beschreibung der bevorzugten Ausführungsformen
  • <Einführung>
  • Ein Begriff „MOS“ ist herkömmlicherweise für eine Übergangsstruktur von Metall/Oxid/Halbleiter verwendet worden und wird als Abkürzung der Anfangsbuchstaben von Metalloxidhalbleiter angesehen. Insbesondere sind jedoch in einem Feldeffekttransistor, welcher eine MOS-Struktur (nachfolgend einfach als „MOS-Transistor“ bezeichnet) aufweist, in den vergangenen Jahren Materialien einer Gate-Isolierungsschicht und einer Gate-Elektrode unter Gesichtspunkten einer Integration und einer Verbesserung von Fertigungsprozessen verbessert worden.
  • Zum Beispiel ist in einem MOS-Transistor hauptsächlich unter einem Gesichtspunkt eines Ausbildens von selbstausgerichteter Source und Drain polykristallines Silizium anstelle von Metall als ein Material einer Gate-Elektrode eingesetzt worden. Außerdem ist unter einem Gesichtspunkt eines Verbesserns von elektrischen Eigenschaften ein Material mit hoher Dielektrizitätskonstante als ein Material einer Gate-Isolierungsschicht eingesetzt worden, aber das Material ist nicht notwendigerweise auf ein Oxid beschränkt.
  • Deshalb wird der Begriff „MOS“ nicht notwendigerweise mit einer Einschränkung auf eine geschichtete Struktur von Metall/Oxid/Halbleiter verwendet, und diese Beschreibung nimmt eine solche Beschränkung auch nicht an. Das heißt, angesichts eines technischen Allgemeinverständnisses hat „MOS“, wie es hier genannt wird, eine Bedeutung nicht nur als eine Abkürzung, die von dem Ursprung des Begriffs herrührt, sondern schließt weitgehend eine geschichtete Struktur von Leiter/Isolator/Halbleiter ein.
  • Leitfähigkeitsarten von Verunreinigungen betrachtend definieren die folgenden Beschreibungen allgemein einen n-Typ als „erste Leitfähigkeitsart“ und einen p-Typ als „zweite Leitfähigkeitsart“, aber die Leitfähigkeitsarten können umgekehrt definiert werden.
  • <Erste bevorzugte Ausführungsform>
  • <Anordnung der Vorrichtung>
  • 1 ist eine Draufsicht, die eine obere Oberflächenanordnung einer Halbleitervorrichtung 100 einer ersten bevorzugten Ausführungsform einer Halbleitervorrichtung gemäß der vorliegenden Erfindung darstellt. Es ist zu beachten, dass die Halbleitervorrichtung 100 eine Anordnung aufweist, in welcher eine Defekterkennungsvorrichtung 102 an einem Siliziumkarbid-MOS-Transistor (SiC-MOSFET) 101 angebracht ist.
  • Wie in 1 dargestellt, weist die Halbleitervorrichtung 100 eine Anordnung auf, in welcher der SiC-MOSFET 101 in einer Mitte der Halbleitervorrichtung 100 vorgesehen ist, die eine rechteckige äußere Form aufweist, und die Defekterkennungsvorrichtung 102 ist entlang eines äußeren Umfangs des SiC-MOSFETs 101 vorgesehen.
  • Eine Source-Elektrode 24 des SiC-MOSFETs 101 ist in einem Mittenabschnitt der Halbleitervorrichtung 100 vorgesehen. Eine Draufsichtform der Source-Elektrode 24 weist eine Form mit einem Mittenabschnitt einer Seite des Rechtecks nach innen vertieft auf. Eine Gate-Kontaktstelle 31 ist so vorgesehen, dass in den nach innen vertieften Abschnitt der Source-Elektrode 24 reicht. Eine Ecke aus vier Ecken der Source-Elektrode 24, in dem Beispiel aus 1 eine Ecke auf einer Seite, auf welcher die Gate-Kontaktstelle 31 vorgesehen ist, ist in einer L-Form zugeschnitten und bildet einen Einkerbungsabschnitt. Ein Gate-Draht 32, der sich von der Gate-Kontaktstelle 31 erstreckt, ist entlang einer externen Form der Source-Elektrode 24 vorgesehen, und die Source-Elektrode 24 ist mit dem Gate-Draht 32 umgeben.
  • Ein Bereich „X“ in 1 stellt Einheitszellen UC, die in einem unteren Abschnitt der Source-Elektrode 24 vorgesehen sind, durch Wegelassen eines Teils der Source-Elektrode 24 zur Vereinfachung dar. Die Gate-Kontaktstelle 31 ist ein Abschnitt, an welchen eine Gate-Spannung von einer externen Steuerschaltung (nicht dargestellt) angelegt wird. Die an die Gate-Kontaktstelle 31 angelegte Gate-Spannung wird durch den Gate-Draht 32 an eine Gate-Elektrode (nicht dargestellt) der Einheitszelle UC bereitgestellt, welche eine minimale Einheitsstruktur des SiC-MOSFETs 101 ist.
  • Die Source-Elektrode 24 ist auf einem aktiven Bereich vorgesehen, wo die Mehrzahl von Einheitszellen UC platziert ist. Die Source-Elektrode 24 weist eine Anordnung auf, in welcher ein Source-Bereich (nicht dargestellt) jeder Einheitszelle UC elektrisch parallel verbunden ist. Deshalb kann gesagt werden, dass die Draufsichtform der Source-Elektrode 24 identisch mit der Draufsichtform des aktiven Bereichs ist.
  • In der vorliegenden Erfindung ist „der aktive Bereich“ ein Bereich, durch welchen ein Hauptstrom in einem EIN-Zustand der Halbleitervorrichtung fließt. „Ein Terminierungsbereich“ ist ein Bereich um den aktiven Bereich herum. „Der Terminierungsbereich“ weist Bereiche auf, in welchen die Gate-Kontaktstelle 31 und der Gate-Draht 32 angeordnet sind. „Eine Verunreinigungskonzentration“ repräsentiert einen Höchstwert einer Verunreinigungskonzentration in jedem Bereich. Weiter bezieht sich in der nachfolgenden Beschreibung „eine äußere Umfangsseite“ auf eine Richtung, welche in einer Draufsichtrichtung der in 1 dargestellten Halbleitervorrichtung 100 (planare Richtung) aus der Halbleitervorrichtung 100 hinausgeht. „Eine innere Umfangsseite“ bezieht sich auf eine entgegengesetzte Richtung „der äußeren Umfangsseite“.
  • Auf einer weiteren äußeren Umfangsseite des Gate-Drahts 32 ist eine Anodenelektrode 27 (erste Hauptelektrode) der Defekterkennungsvorrichtung 102 mit einem Abstand von dem Gate-Draht 32 vorgesehen. Die Anodenelektrode 27 erstreckt sich von einer Elektrodenkontaktstelle 26, die eine viereckige Draufsichtform aufweist, in einer Ecke der Halbleitervorrichtung 100. Die Anodenelektrode 27 ist entlang des Gate-Drahts 32 vorgesehen. Es ist zu beachten, dass die Elektrodenkontaktstelle 26 so vorgesehen ist, dass sie in den Einkerbungsabschnitt der Source-Elektrode 24 reicht.
  • Es ist zu beachten, dass die Draufsichtform der Source-Elektrode 24, eine Platzierung und Draufsichtform der Gate-Kontaktstelle 31 und eine Platzierung und Draufsichtform der Elektrodenkontaktstelle 26 nicht auf die vorstehende Platzierung und Draufsichtform beschränkt sind.
  • 2 stellt eine Querschnittsanordnung des aktiven Bereichs, der durch die Linie A-A in 1 dargestellt ist, und eine Querschnittsanordnung des Terminierungsbereichs, der durch die Linie B-B dargestellt ist, dar.
  • Wie in dem aktiven Bereich von 2 dargestellt ist, weist der SiC-MOSFET 101 eine SiC-Epitaxialschicht 12 (Halbleiterschicht), die auf einer Hauptoberfläche eines SiC-Substrats 11 vorgesehen ist, das n-Typ-Verunreinigungen aufweist, eine Mehrzahl von p-Typ-Wannenbereichen 13, die selektiv in einer oberen Schicht der Epitaxialschicht 12 vorgesehen sind, und einen Source-Bereich 14 eines n-Typs (erste Leitfähigkeitsart) und einen Wannenkontaktbereich 15 eines p-Typs (zweite Leitfähigkeitsart), die in einer oberen Schicht jedes der Wannenbereiche 13 vorgesehen sind, auf.
  • Der Wannenkontaktbereich 15 ist vorgesehen, um eine Schalteigenschaft dadurch zu stabilisieren, dass bewirkt wird, dass der Source-Bereich 14 und der Wannenbereich 13 das gleiche Potential aufweisen. Der Wannenkontaktbereich 15 ist so vorgesehen, dass er von einer Querschnittsansicht zwischen den Source-Bereichen 14 eingefasst ist.
  • In dem Terminierungsbereich von 2 ist eine Durchbruchspannungshaltebereich 16 zum Sicherstellen einer Spannungsfestigkeit in einer oberen Schicht der Epitaxialschicht 12 auf der äußeren Umfangsseite des Wannenbereichs 13 vorgesehen. Der Durchbruchspannungshaltebereich 16 weist eine Mehrzahl von p-Typ-Verunreinigungsbereichen auf. Der Durchbruchspannungshaltebereich 16 ist so vorgesehen, dass der sich in Abständen in Richtung eines Endes der Epitaxialschicht 12 in einer planaren Richtung auf der äußeren Umfangsseite des Wannenbereichs 13 erstreckt. Es ist zu beachten, dass Platzierungsintervalle, eine Platzierungsbreite und eine Verunreinigungskonzentration der Mehrzahl von p-Typ-Verunreinigungsbereichen basierend auf einer Produktbewertung wie einer Spannungsfestigkeit des SiC-MOSFETs 101 festgelegt sind.
  • Wie in dem aktiven Bereich von 2 dargestellt, ist eine Gate-Isolierungsschicht 21 so vorgesehen, dass sie einen Bereich zwischen den angrenzenden Wannenbereichen 13 zu einem Umfangsabschnitt des Wannenbereichs 13 und einem Umfangsabschnitt des Source-Bereichs 14 auf einer ersten Hauptoberfläche der Epitaxialschicht 12 bedeckt. Eine Gate-Elektrode 22 ist auf der Gate-Isolierungsschicht 21 vorgesehen.
  • Die Gate-Isolierungsschicht 21 und die Gate-Elektrode 22 sind mit einer Zwischenlagenisolierungsschicht 23 bedeckt. Die Source-Elektrode 24 ist so vorgesehen, dass sie mit einem oberen Abschnitt des Source-Bereichs 14 und dem Wannenkontaktbereich 15 in Kontakt ist, welche nicht mit der Zwischenlagenisolierungsschicht 23 bedeckt sind. Es ist zu beachten, dass die Zwischenlagenisolierungsschicht 23 auch in dem Terminierungsbereich vorgesehen ist und die Gate-Elektrode 22 bedeckt, die sich zu dem Terminierungsbereich erstreckt. Die Gate-Elektrode 22 ist mit dem Gate-Draht 32 verbunden, der so vorgesehen ist, dass er die Gate-Elektrode 22 durch die Zwischenlagenisolierungsschicht 23 in dem Terminierungsbereich erreicht.
  • Um zu bewirken, dass der Source-Bereich 14 und der Wannenkontaktbereich 15 einen ohmschen Kontakt mit der Source-Elektrode 24 bilden, obwohl die Darstellung weggelassen ist, ist zum Beispiel eine Nickelsilizidschicht auf dem Source-Bereich 14 und dem Wannenkontaktbereich 15 vorgesehen, welche nicht mit der Zwischenlagenisolierungsschicht 23 bedeckt sind.
  • Eine Drain-Elektrode 25 ist auf einer zweiten Hauptoberflächenseite der Epitaxialschicht 12, genauer auf einer Hauptoberfläche (Rückseitenoberfläche) auf einer gegenüberliegenden Seite des SiC-Substrats 11 vorgesehen, auf welcher die Epitaxialschicht 12 vorgesehen ist. Die Drain-Elektrode 25 ist auch in dem Terminierungsbereich vorgesehen. In der Defekterkennungsvorrichtung 102, die in dem äußersten Umfang des Terminierungsbereichs vorgesehen ist, fungiert die Drain-Elektrode 25 als eine Kathoden-Elektrode (zweite Hauptelektrode).
  • Die Defekterkennungsvorrichtung 102 ist eine Schottky-Sperrdiode, welche auf der Epitaxialschicht 12 vorgesehen ist, weist die Anodenelektrode 27 auf, die einen Schottky-Kontakt mit der Epitaxialschicht 12 herstellt, und verwendet die Drain-Elektrode 25 als eine Kathodenelektrode.
  • Somit wird es einfach, einen Kristalldefekt in dem Terminierungsbereich durch die Elektrodenkontaktstelle 26 durch Verbinden der Anodenelektrode 27 mit der Elektrodenkontaktstelle 26 zu erfassen.
  • <Betrieb>
  • Zuerst wird ein Betrieb des SiC-MOSFETs 101 in der Halbleitervorrichtung 100 beschrieben. In dem SiC-MOSFET 101 wird, wenn eine positive Spannung gleich oder größer als ein Schwellenwert an die Gate-Elektrode 22 angelegt wird, ein Kanal, welcher als ein Pfad für einen Hauptstrom dient, in einer Oberflächenschicht des Wannenbereichs 13 ausgebildet. Wenn in diesem Zustand eine positive Spannung an die Drain-Elektrode 25 angelegt wird, wird der Hauptstrom von der Drain-Elektrode 25 durch die Epitaxialschicht 12, die Oberflächenschicht des Wannenbereichs 13 (Kanal) und den Source-Bereich 14 zu der Source-Elektrode 24 fließen.
  • Währenddessen wird, wenn die positive Spannung, die an die Gate-Elektrode 22 angelegt wird, kleiner wird als der Schwellenwert, oder eine negative Spannung an die Gate-Elektrode 22 angelegt wird, der Kanal verschwinden. Dies hindert einen Strom daran, zwischen der Drain und der Source zu fließen, selbst wenn eine hohe Spannung an die Drain-Elektrode 25 angelegt wird. Außerdem kann, da der Durchbruchspannungshaltebereich 16 vorgesehen ist, eine Konzentration eines elektrischen Felds an dem Terminierungsbereich reduziert werden.
  • Als Nächstes wird ein Klassifizierungsverfahren beschrieben, das durch die Defekterkennungsvorrichtung 102 ausgeführt wird. Wenn eine positive Spannung (Durchlassspannung) an die Anodenelektrode 27 angelegt und erhöht wird, wenn es keinen makroskopischen Defekt nah der Anodenelektrode 27 gibt, wird eine steigende Wellenform einer Diode erhalten, die von der Schottky-Sperre resultiert. Währenddessen wird, wenn es einen solchen relativ großen Defekt wie einen karottenartigen Defekt nah der Anodenelektrode 27 gibt, die Schottky-Sperre in diesem Abschnitt nicht geeignet ausgebildet, und somit wird die steigende Wellenform einer Diode nicht erhalten. 3 ist ein Diagramm, das eine steigende Wellenform einer Diode darstellt, und eine horizontale Achse repräsentiert eine Anodenspannung (V), wogegen eine vertikale Achse einen Anodenstrom (A) repräsentiert. Eine durchgezogene Linie repräsentiert eine Charakteristik C1, wenn es keinen makroskopischen Defekt gibt, wogegen eine gestrichelte Linie eine Charakteristik C2 repräsentiert, wenn es einen makroskopischen Defekt gibt. 3 stellt eine Durchlasscharakteristik eine Diode dar, in welcher, wenn es keinen makroskopischen Defekt gibt, der Anodenstrom nicht fließt, bis die Anodenspannung eine Einschaltspannung erreicht, und wenn die Anodenspannung die Einschaltspannung erreicht, wird der Anodenstrom rasch zu fließen beginnen. Wenn es einen makroskopischen Defekt gibt, fließt der Anodenstrom, bevor die Anodenspannung die Einschaltspannung erreicht, was indiziert, dass die Diode nicht als eine Diode funktioniert.
  • Somit wird, wenn die steigende Wellenform einer Diode erhalten wird, festgestellt, dass es keinen solchen relativ großen Defekt wie einen karottenartigen Defekt in dem Terminierungsbereich gibt. Währenddessen wird, wenn die steigende Wellenform einer Diode nicht erhalten wird, festgestellt, dass es einen solchen relativ großen Defekt wie einen karottenartigen Defekt in dem Terminierungsbereich gibt. Wenn es einen Defekt wie einen solchen Defekt wie einen karottenartigen Defekt in dem Terminierungsbereich gibt, wird eine Evaluieren vorgenommen, dass, obwohl eine Body-Diode als eine Freilaufdiode verwendet wird, der Kristalldefekt sich ausweiten und die Body-Diode beeinträchtigen kann. Eine Halbleitervorrichtung, welche auf diese Weise evaluiert worden ist, kann eine Zuverlässigkeit der Body-Diode nicht sicherstellen und wird somit von Produkten ausgenommen.
  • Es ist zu beachten, dass, wenn eine Schottky-Sperrdiode als die Defekterkennungsvorrichtung 102 verwendet wird, ein Durchlassrichtungsbetrieb ein unipolarer Betrieb ist. Deshalb weist die steigende Wellenform eine Widerstandskomponente auf, wie in 3 dargestellt, welche dadurch gekennzeichnet ist, dass eine charakteristische Schwankung einfach wahrgenommen werden kann, wenn sich der Defekt ausweitet.
  • Als Nächstes wird, wenn eine negative Spannung an die Anodenelektrode 27 angelegt wird, oder eine positive Spannung an die Kathodenelektrode 25 angelegt wird und eine Umkehrspannung ansteigt, wenn es keinen makroskopischen Defekt nah der Anodenelektrode 27 gibt, eine Durchbruchspannungswellenform (Leckstromwellenform) einer Diode erhalten, die von der Schottky-Sperre resultiert. Andererseits wird, wenn es einen relativ großen Defekt wie einen karottenartigen Defekt nah der Anodenelektrode 27 gibt, die Durchbruchspannungswellenform einer Diode nicht erhalten werden. 4 ist ein Diagramm, das eine Durchbruchspannungswellenform einer Diode darstellt, und eine horizontale Achse repräsentiert eine Kathodenspannung (V), wogegen eine vertikale Achse einen Leckstrom (mA) repräsentiert. Eine durchgehende Linie repräsentiert eine Charakteristik C3, wenn es keinen makroskopischen Defekt gibt, wogegen eine gestrichelte Linie eine Charakteristik C4 repräsentiert, wenn es einen makroskopischen Defekt gibt. 4 stellt eine Umkehrcharakteristik einer Diode dar, in welcher, wenn es keinen makroskopischen Defekt gibt, nur ein geringer Leckstrom fließt, bis die Kathodenspannung eine Durchbruchspannung erreicht, und wenn die Kathodenspannung die Durchbruchspannung erreicht, wird der Leckstrom rasch zu fließen beginnen. Wenn es einen makroskopischen Defekt gibt, fließt ein hoher Leckstrom, bevor die Kathodenspannung die Durchbruchspannung erreicht, was indiziert, dass die Diode keine Spannungsfestigkeit aufweist.
  • Somit wird, wenn die Durchbruchspannungswellenform einer Diode erhalten wird, festgestellt, dass es keinen solchen relativ großen Defekt wie einen karottenartigen Defekt in dem Terminierungsbereich gibt. Andererseits wird, wenn die Durchbruchspannungswellenform einer Diode nicht erhalten wird, festgestellt, dass es einen solchen relativ großen Defekt wie einen karottenartigen Defekt in dem Terminierungsbereich gibt. Wenn es einen solchen Defekt wie einen karottenartigen Defekt in dem Terminierungsbereich gibt, wird eine Evaluierung vorgenommen, dass, obwohl eine Body-Diode als eine Freilaufdiode verwendet wird, der Kristalldefekt sich ausweiten und die Body-Diode beeinträchtigen kann. Eine Halbleitervorrichtung, welche eine solche Evaluierung erhalten hat, kann eine Zuverlässigkeit der Body-Diode nicht sicherstellen und wird somit von Produkten ausgeschlossen.
  • Durch ein Verwenden mindestens einer von der Durchlasscharakteristik und der Umkehrcharakteristik einer Diode, die durch die Defekterkennungsvorrichtung 102, wie vorstehend beschrieben, erkannt worden ist, ist es möglich, einen Kristalldefekt in dem Terminierungsbereich zu erkennen, welcher nicht durch einen Strombeanspruchungstest an der Body-Diode in dem aktiven Bereich des SiC-MOSFETs 101 erfasst werden kann. Dies ermöglicht, die Halbleitervorrichtung 100 zu bestimmen, welche nicht in der Lage sein kann, eine Stabilität eines Vorrichtungsbetriebs sicherzustellen, wenn sich ein Kristalldefekt in dem Terminierungsbereich ausweitet, der von einer Beanspruchung der Body-Diode herrührt, wie einem Hindurchlassen eines Freilaufstroms durch die Body-Diode in dem aktiven Bereich des SiC-MOSFETs 101.
  • Nicht nur ein bipolarer Betrieb, wenn der Freilaufstrom durch die Body-Diode in dem aktiven Bereich fließt, sondern auch ein bipolarer Betrieb, wenn der Freilaufstrom durch den Wannenkontaktbereich 15 in dem Terminierungsbereich fließt, trägt zu einer Ausweitung eines Kristalldefekts in dem Terminierungsbereich bei.
  • Es ist zu beachten, dass das Klassifizieren auf die Halbleitervorrichtung 100 in einem Wafer-Stadium ausgeführt werden kann und auf die Halbleitervorrichtung 100 in einem Chip-Stadium ausgeführt werden kann, nachdem sie in einem Sägevorgang in einzelne Chips zersägt worden ist.
  • Die Defekterkennungsvorrichtung 102, die so platziert ist, dass sie den SiC-MOSFET 101 umgibt, erzeugt die folgenden Wirkungen. Das heißt, wenn die Durchlasscharakteristik einer Diode erkannt wird, da eine Schottky-Sperre zum Erfassen eines Kristalldefekts in einem Abschnitt vorhanden sein muss, kann die Defekterkennungsvorrichtung 102, die so platziert ist, dass sie den SiC-MOSFET 101 umgibt, ein Weglassen einer Erkennung eines Kristalldefekts verhindern und eine wirksame Bestimmung ausführen.
  • Wenn die Umkehrcharakteristik (Durchbruchspannungscharakteristik) einer Diode erkannt wird, wird durch Ausweiten einer Verarmungsschicht zu einem Defektbereich durch eine negative Vorspannung ein Defekt in der Durchbruchspannungscharakteristik erkannt. Wenn die Defekterkennungsvorrichtung 102 so platziert ist, dass sie den SiC-MOSFET 101 umgibt, kann, selbst wenn eine relativ niedrige Spannung angelegt wird und die Verarmungsschicht nicht groß ist, ein Wegfall einer Erkennung eines Kristalldefekts verhindert werden, und eine wirksame Bestimmung kann vorgenommen werden.
  • Außerdem ermöglicht ein Platzieren der Defekterkennungsvorrichtung 102, sodass sie den SiC-MOSFET 101 umgibt, ein Beschränken eines Abnehmens einer wirksamen Fläche der Halbleitervorrichtung 100 und ein effizientes Erzeugen von Wirkungen durch Vorsehen der Defekterkennungsvorrichtung 102.
  • Es ist zu beachten, dass die Defekterkennungsvorrichtung 102 den SiC-MOSFET 101 nicht vollständig zu umgeben braucht. Zum Beispiel kann die Defekterkennungsvorrichtung 102 eine Anordnung aufweisen, in welcher die Anodenelektrode 27 auf halbem Weg unterbrochen ist.
  • Es ist erwünscht, dass die Defekterkennungsvorrichtung 102 in ausreichendem Abstand von dem Durchbruchspannungshaltebereich 16 angeordnet ist, um so eine Beeinträchtigung der Verarmungsschicht zu verhindern, die von dem Durchbruchspannungshaltebereich 16 herrührt, um einen Einfluss zu verhindern, wenn eine hohe Spannung an die Drain-Elektrode 25 des SiC-MOSFETs 101 angelegt wird. Eine Dicke der Epitaxialschicht 12 kann in dem gleichen Umfang ausgelegt werden wie ein Bereich, wo sich die Verarmungsschicht ausweitet. Ein Abstand von dem äußersten Umfang des Durchbruchspannungshaltebereichs 16 zu der Defekterkennungsvorrichtung 102 ist bevorzugt in dem gleichen Umfang ausgelegt wie die Dicke der Epitaxialschicht 12.
  • <Fertigungsverfahren>
  • Als Nächstes wird ein Fertigungsverfahren der Halbleitervorrichtung 100 der ersten bevorzugten Ausführungsform mit Bezug auf 5 bis 9 beschrieben, welche Querschnittsansichten sind, die Fertigungsprozesse sequentiell darstellen. Es ist zu beachten, dass das folgende Fertigungsverfahren ein Beispiel ist. Insbesondere können Abläufe verändert werden, solange die Veränderung keine Probleme verursacht.
  • Zuerst wird in dem in 5 dargestellten Prozess das SiC-Substrat 11 vorbereitet, und die n-Typ-Epitaxialschicht 12 wird auf dem SiC-Substrat 11 durch ein bekanntes Epitaxialwachsverfahren ausgebildet. Dieses SiC-Substrat 11 befindet sich vor dem Sägen in einem Wafer-Stadium. Als das SiC-Substrat 11 wird ein Substrat verwendet, welches einen spezifischen Widerstand von 0,015 bis 0,028 Qcm aufweist und n-Typ-Verunreinigungen aufweist, aber das SiC-Substrat 11 ist nicht auf dieses Substrat beschränkt. Zum Beispiel kann ein teilisolierendes Substrat verwendet werden, das einen spezifischen Widerstand von mehreren MQcm aufweist. Das Verwenden des teilisolierenden Substrats kann einen parasitären Widerstand reduzieren.
  • SiC ist ein Halbleiter mit breiter Bandlücke mit einer Bandlücke, die breiter ist als eine Bandlücke von Si. Eine Schaltvorrichtung und eine Diode, die einen Halbleiter mit breiter Bandlücke als ein Substratmaterial aufweisen, weisen eine hohe Spannungsfestigkeit und eine hohe zulässige Stromdichte auf, wodurch sie ein Verkleinern verglichen mit einer Siliziumhalbleitervorrichtung ermöglichen. Ein Verwenden dieser verkleinerten Schaltvorrichtung und Diode ermöglicht ein Verkleinern eines Halbleitervorrichtungsmoduls, das diese Vorrichtungen enthält.
  • Außerdem ermöglicht ein hoher Wärmewiderstand ein Verkleinern einer Abstrahllamelle eines Kühlkörpers, eine Luftkühlung anstelle einer Wasserkühlung und weiteres Verkleinern des Halbleitervorrichtungsmoduls.
  • Eine Konzentration von n-Typ-Verunreinigungen der Epitaxialschicht 12 ist zum Beispiel 1 × 1013 cm-3 bis 1 × 1018 cm-3, und eine Dicke ist 4 µm bis 200 µm. Die Konzentration und die Dicke sind jedoch nicht auf diese Werte beschränkt und können gemäß einer Bewertung der Halbleitervorrichtung 100 geeignet festgelegt werden.
  • Als Nächstes wird eine Abdeckmaske, in welcher ein zu dem Wannenbereich 13 korrespondierender Abschnitt eine Öffnung ist, unter Verwendung der bekannten Photolithographietechnik auf der Epitaxialschicht 12 ausgebildet. P-Typ-Verunreinigungsionen wie Aluminium (Al) werden dann durch die Abdeckmaske implantiert, wodurch der in 6 dargestellte Wannenbereich 13 ausgebildet wird. Eine Tiefe des Wannenbereichs 13 ist 0,3 µm bis 2,0 µm, und eine Verunreinigungskonzentration ist 1 × 1015 cm-3 bis 1 × 1018 cm-3.
  • Ähnlich wird eine Abdeckmaske, in welcher ein zu dem Source-Bereich 14 korrespondierender Abschnitt eine Öffnung ist, unter Verwendung der bekannten Photolithographietechnik auf der Epitaxialschicht 12 ausgebildet. N-Typ-Verunreinigungsionen wie Stickstoff (N) werden dann durch die Abdeckmaske implantiert, wodurch der in 6 dargestellte Source-Bereich 14 ausgebildet wird. Eine Tiefe des Source-Bereichs 14 ist so festgelegt, dass verhindert wird, dass eine untere Oberfläche des Source-Bereichs 14 über eine untere Oberfläche des Wannenbereichs 13 hinausreicht. Eine Verunreinigungskonzentration ist zum Beispiel auf 1 × 1017 cm-3 bis 1 × 1021 cm-3 festgelegt, sodass sie die Verunreinigungskonzentration des Wannenbereichs 13 übersteigt.
  • Außerdem wird eine Abdeckmaske, in welcher ein zu dem Wannenkontaktbereich 15 korrespondierender Abschnitt eine Öffnung ist, unter Verwendung der bekannten Photolithographietechnik auf der Epitaxialschicht 12 ausgebildet. P-Typ-Verunreinigungsionen wie Al werden dann durch die Abdeckmaske implantiert, wodurch der in 6 dargestellte Wannenkontaktbereich 15 ausgebildet wird. Eine Verunreinigungskonzentration des Wannenkontaktbereichs 15 ist auf 1 × 1017 cm-3 bis 1 × 1021 cm-3 festgelegt, und eine Tiefe ist auf 0,3 µm bis 1,0 µm festgelegt, um eine elektrische Verbindung zwischen dem Wannenkontaktbereich 15 und dem Wannenbereich 13 zu ermöglichen. Es ist zu beachten, dass es gewünscht ist, dass Ionen bei einer Substrattemperatur von 150°C oder mehr implantiert werden, wenn der Wannenkontaktbereich 15 ausgebildet wird.
  • Außerdem wird eine Abdeckmaske, in welcher ein zu dem Durchbruchspannungshaltebereich 16 korrespondierender Abschnitt eine Öffnung ist, unter Verwendung der bekannten Photolithographietechnik auf der Epitaxialschicht 12 ausgebildet. P-Typ-Verunreinigungsionen wie Al werden dann durch die Abdeckmaske implantiert, wodurch der in 6 dargestellte Durchbruchspannungshaltebereich 16 ausgebildet wird. Eine Verunreinigungskonzentration des Durchbruchspannungshaltebereichs 16 ist auf 1 × 1013 cm-3 bis 1 × 1018 cm-3 festgelegt, und eine Tiefe ist auf 0,3 µm bis 2,0 µm festgelegt. Der Durchbruchspannungshaltebereich 16 weist eine Mehrzahl von p-Typ-Verunreinigungsbereichen auf, wie in 6 dargestellt, und eine Breite und ein Abstand jedes Verunreinigungsbereichs kann Schritt für Schritt geändert werden, um eine Konzentration eines elektrischen Felds zu verhindern. Außerdem kann die Verunreinigungskonzentration Schritt für Schritt in Richtung einer äußeren Umfangsseite der Halbleitervorrichtung 100 reduziert werden. Es ist zu beachten, dass, wenn die Verunreinigungskonzentration zwischen dem Wannenbereich 13 und dem Durchbruchspannungshaltebereich 16 identisch festgelegt ist, beide Bereiche in einem identischen Prozess ausgebildet werden können.
  • In der vorstehenden Beschreibung wird eine Abdeckmaske verwendet, um einen Verunreinigungsbereich selektiv auszubilden, aber eine Siliziumoxidschicht kann als eine Maske verwendet werden. Wenn die Siliziumoxidmaske ausgebildet wird, wird zuerst eine Siliziumoxidschicht auf der Epitaxialschicht 12 ausgebildet. Dann wird nach einem Photolithographieprozess und einem Ätzvorgang eine Öffnung für eine Verunreinigungsimplantierung in der Siliziumoxidschicht ausgebildet, um eine Maske herzustellen.
  • Das SiC-Substrat 11 in einem Wafer-Stadium, nachdem der Verunreinigungsbereich ausgebildet ist, wird auf einer Wärmebehandlungsvorrichtung angebracht, und ein Ausglühen wird in einer Edelgasatmosphäre wie Ar-Gas ausgeführt. Das Ausglühen wird zum Beispiel für 30 Sekunden bis 1 Stunde bei Temperaturen von 1300°C bis 1900°C ausgeführt. Dieses Ausglühen aktiviert ionenimplantierte n-Typ-Verunreinigungen wie n-Typ- und p-Typ-Verunreinigungen wie Al.
  • Als Nächstes wird in dem in 7 dargestellten Vorgang eine Siliziumoxidschicht OX auf der Epitaxialschicht 12 ausgebildet. Die Siliziumoxidschicht OX wird zum Beispiel unter Verwendung eines Abscheideverfahrens wie eines thermischen Oxidationsverfahrens oder eines chemischen Aufdampf- (CVD-) Verfahrens ausgebildet. Anschließend wird eine Wärmebehandlung in einer Atmosphäre wie Stickstoff, Ammoniak, NO und N2O ausgeführt. Es ist zu beachten, dass die Siliziumoxidschicht OX so ausgebildet wird, dass sie eine Dicke aufweist, die ausreicht, um als eine Gate-Isolierungsschicht zu fungieren. In dem Terminierungsbereich wird eine Feldisolierungsschicht ausgebildet, die dicker ist als die Gate-Isolierungsschicht, bevor die Siliziumoxidschicht OX ausgebildet wird. Die Feldisolierungsschicht wird bei dem Vorgang des Ausbildens der Siliziumoxidschicht OX dicker und wird eine Feldisolierungsschicht FX. Es ist zu beachten, dass die Feldisolierungsschicht FX nicht in einem Bereich ausgebildet wird, in welchem die Defekterkennungsvorrichtung des Terminierungsbereichs auszubilden ist.
  • Als Nächstes wird, wie in 7 dargestellt, zum Beispiel eine Polysiliziumschicht ML durch das CVD-Verfahren auf der Siliziumoxidschicht OX und der Feldisolierungsschicht FX ausgebildet. Die Polysiliziumschicht ML kann Verunreinigungen wie Phosphor (P) und Bor (B) aufweisen. Das Aufweisen von Verunreinigungen kann einen niedrigen Schichtwiderstand verwirklichen. Es ist zu beachten, dass die Polysiliziumschicht ML nicht in einem Bereich ausgebildet ist, in welchem die Defekterkennungsvorrichtung des Terminierungsbereichs auszubilden ist.
  • Als Nächstes wird in dem in 8 dargestellten Vorgang eine Abdeckmaske, welche einen Abschnitt bedeckt, der zu der Gate-Elektrode 22 korrespondiert, unter Verwendung der bekannten Photolithographietechnik auf der Polysiliziumschicht ML ausgebildet. Die Gate-Elektrode 22 wird dann durch selektives Beseitigen der Polysiliziumschicht ML durch Ätzen unter Verwendung der Abdeckmaske als eine Ätzmaske ausgebildet.
  • Anschließend wird die Gate-Isolierungsschicht 21 durch selektives Entfernen der Siliziumoxidschicht OX durch Ätzen unter Verwendung der Gate-Elektrode 22 und der Abdeckmaske darauf als eine Ätzmaske ausgebildet. Es ist zu beachten, dass die Dicke der Feldisolierungsschicht FX, die zu der Dicke der Siliziumoxidschicht OX korrespondiert in dem Terminierungsbereich entfernt wird. Die Siliziumoxidschicht OX ist jedoch dünner als die Feldisolierungsschicht FX, was in dem nachfolgenden Vorgang des Ausbildens der Zwischenlagenisolierungsschicht kompensiert wird.
  • Als Nächstes wird eine Siliziumoxidschicht, welche die Zwischenlagenisolierungsschicht 23 wird, zum Beispiel durch das CVD-Verfahren ausgebildet, sodass sie die Gate-Isolierungsschicht 21 und die Gate-Elektrode 22 bedeckt. Es ist zu beachten, dass, obwohl die Zwischenlagenisolierungsschicht 23 auf der Feldisolierungsschicht FX in dem Terminierungsbereich ausgebildet wird, beide Schichten integriert sind und somit als die Zwischenlagenisolierungsschicht 23 bezeichnet werden.
  • Anschließend wird, wie in 8 dargestellt, die Abdeckmaske als eine Ätzmaske verwendet, und eine Öffnung OP1 wird ausgebildet, in welcher mindestens ein Teil des Source-Bereichs 14 und des Wannenkontaktbereichs 15 zu einer unteren Oberfläche in dem aktiven Bereich exponiert ist. In dem Terminierungsbereich wird eine Öffnung OP2 ausgebildet, in welcher die Gate-Elektrode 22 zu einer unteren Oberfläche exponiert ist, und eine Öffnung OP3 wird ausgebildet, in welcher die Epitaxialschicht 12 zu einer unteren Oberfläche in einem Bereich exponiert ist, in welchem die Defekterkennungsvorrichtung auszubilden ist.
  • Anschließend wird, um einen ohmschen Kontakt zwischen dem Source-Bereich 14 und dem Wannenkontaktbereich 15, die durch Ätzen exponiert sind, und der Source-Elektrode 24 herzustellen, zum Beispiel eine Nickel- (Ni-) Schicht durch das Sputter-Verfahren oder das Evaporationsverfahren auf der gesamten Zwischenlagenisolierungsschicht 23 ausgebildet. Eine Wärmebehandlung wird dann bei 600°C bis 1000°C ausgeführt, um Nickelsilizid zu bilden. Eine Ni-Schicht auf der Zwischenlagenisolierungsschicht 23, die nicht reagiert hat, wird durch Nassätzen entfernt. Nickelsilizid wird außerdem auf der unteren Oberfläche der Öffnung OP3 in dem Bereich ausgebildet, in welchem die Defekterkennungsvorrichtung auszubilden ist, und eine Schottky-Sperrdiode wird ausgebildet, weil das Nickelsilizid einen Schottky-Kontakt mit der Epitaxialschicht 12 herstellt. Der Bereich, in welchem die Defekterkennungsvorrichtung auszubilden ist, wird zu der Zeit dieses Vorgangs mit der Feldisolierungsschicht FX und der Zwischenlagenisolierungsschicht 23 bedeckt, um ein Freilegen zu verhindern, wodurch verhindert wird, dass Nickelsilizid gebildet wird. Dann kann ein Schottky-Kontakt mit der leitfähigen Schicht durch Exponieren des Bereichs, in welchem die Defekterkennungsvorrichtung auszubilden ist, vor dem nächsten Vorgang eines Ausbildens der leitfähigen Schicht ausgebildet werden. Es ist zu beachten, dass eine Darstellung des Nickelsilizids zur Vereinfachung weggelassen ist.
  • Als Nächstes wird eine leitfähige Schicht durch das Sputter-Verfahren oder das Evaporationsverfahren auf der Zwischenlagenisolierungsschicht 23 ausgebildet, und die leitfähige Schicht füllt die Öffnungen OP1, OP2 und OP3. Die leitfähige Schicht kann eine Metallschicht wie Aluminium (Al), Kupfer (Cu), Titan (Ti), Nickel (Ni), Molybden (Mo), Wolfram (W) und Tantal (Ta) sein. Die leitfähige Schicht kann eine Nitridschicht eines solchen Metalls sein oder eine Legierungsschicht, die durch Hinzufügen einer oder mehrerer Arten eines anderen Elements zu einem solchen Metall als eine Hauptkomponente erhalten wird. Hierbei bezieht sich das Element der Hauptkomponente auf ein Element mit einem höchsten Anteil unter den Elementen, welche eine Legierung bilden. Es ist zu beachten, dass die leitfähige Schicht auf der Zwischenlagenisolierungsschicht 23 keine einlagige Schicht sein muss sondern eine Laminatschicht sein kann, die zwei oder mehr Schichten der vorstehenden Metallschicht, Nitridschicht oder Legierungsschicht aufweist.
  • Dann werden durch Gestalten der leitfähigen Schicht auf der Zwischenlagenisolierungsschicht 23 durch Ätzen, wie in 9 dargestellt, der mit der Gate-Elektrode 22 verbundene Gate-Draht 32, die Source-Elektrode 24 und die Anodenelektrode 27 ausgebildet. Es ist zu beachten, dass die Anodenelektrode 27 in einem Prozess ausgebildet werden kann, der sich von dem Prozess für den Gate-Draht 32 und die Source-Elektrode 24 unterscheidet.
  • Durch ein abschließendes Ausbilden der Drain-Elektrode 25 auf der Rückseite des SiC-Substrats 11 wird die in 2 dargestellte Halbleitervorrichtung 100 vervollständigt. Die Drain-Elektrode 25 kann durch Ausbilden einer Metallschicht wie Titan (Ti), Nickel (Ni), Silber (Ag) und Gold (Au) durch das Sputter-Verfahren oder das Evaporationsverfahren erhalten werden.
  • <Variation 1>
  • In der Draufsicht der in 1 dargestellten Halbleitervorrichtung 100 weist die Source-Elektrode 24 eine quadratische Umrissform in einer ähnlichen Weise wie die Halbleitervorrichtung 100 auf, die eine rechteckige externe Form aufweist. Der Gate-Draht 32, welcher entlang der externen Form der Source-Elektrode 24 vorgesehen ist, weist ebenfalls eine quadratische Umrissform in einer ähnlichen Weise zu der Source-Elektrode 24 auf.
  • 10 ist eine Draufsicht, die eine obere Oberflächenanordnung einer Halbleitervorrichtung 100A gemäß einer Variation 1 der ersten bevorzugten Ausführungsform darstellt. Es ist zu beachten, dass in 10 die gleiche Anordnung wie in der Halbleitervorrichtung 100, die mit Bezug auf 1 beschrieben ist, mit dem gleichen Bezugszeichen gekennzeichnet ist, und die wiederholten Beschreibungen davon weggelassen werden.
  • Wie in 10 dargestellt, sind in der Halbleitervorrichtung 100A vier Ecken einer Source-Elektrode 24 Krümmungsabschnitte, die eine Krümmung zum Zweck eines Verhinderns einer Konzentration eines elektrischen Felds aufweisen. Ein Gate-Draht 32, welcher entlang einer externen Form der Source-Elektrode 24 vorgesehen ist, weist ebenfalls Krümmungsabschnitte in einer ähnlichen Weise wie die Source-Elektrode 24 auf. Auch in einer Anodenelektrode 27 sind vier Ecken Krümmungsabschnitte, und eine Elektrodenkontaktstelle 26 ist in einem Raum zwischen den Krümmungsabschnitten platziert, der durch Entfernen der Ecken erhalten wird.
  • Deshalb können verglichen mit der Halbleitervorrichtung 100 der ersten bevorzugten Ausführungsform, in welcher eine Ecke von vier Ecken der Source-Elektrode 24 ein eingekerbter Abschnitt ist und die Elektrodenkontaktstelle 26 in dem Raum dieses eingekerbten Abschnitts platziert ist, Effekte ähnlich den Effekten der ersten bevorzugten Ausführungsform erzeugt werden, ohne eine wirksame Fläche eines SiC-MOSFETs zu reduzieren, und eine Verbesserung einer Spannungsfestigkeit kann erzielt werden.
  • Der Gate-Draht 32, welcher entlang einer äußeren Form der Source-Elektrode 24 vorgesehen ist, weist ebenfalls Krümmungsabschnitte in einer ähnlichen Weise wie die Source-Elektrode 24 auf. Dies begrenzt eine Konzentration eines elektrischen Felds in den Ecken.
  • Es ist zu beachten, dass, obwohl die Elektrodenkontaktstelle 26 in 10 eine rechteckige Form aufweist, dieser Abschnitt natürlich eine Anordnung ohne Ecken wie kreisförmige und elliptische Formen sein kann. Dies gilt auch für die in 1 dargestellte Halbleitervorrichtung 100.
  • <Variation 2>
  • 11 ist eine Draufsicht, die eine obere Oberflächenanordnung einer Halbleitervorrichtung 100B gemäß einer Variation 2 der ersten bevorzugten Ausführungsform darstellt. 12 stellt eine Querschnittsanordnung eines Terminierungsbereichs dar, der durch die Linie B-B in 11 dargestellt ist, und 13 stellt eine Querschnittsanordnung eines Terminierungsbereichs dar, der durch die Linie C-C in 11 dargestellt ist. Es ist zu beachten, dass in 11 bis 13 die gleiche Anordnung wie in der Halbleitervorrichtung 100, die mit Bezug auf 1 und 2 beschrieben ist, mit dem gleichen Bezugszeichen gekennzeichnet ist, und die wiederholten Beschreibungen davon weggelassen werden.
  • Wie in 11 bis 13 dargestellt, ist die Halbleitervorrichtung 100B bis auf einen Mittenabschnitt einer Source-Elektrode 24, einen Mittenabschnitt einer Gate-Kontaktstelle 31 und einen oberen Abschnitt einer äußeren Ecke einer Elektrodenkontaktstelle 26 mit einer Isolierungsschicht 34 bedeckt.
  • Die Isolierungsschicht 34 ist platziert, um eine Kriechentladung von einem äußeren Umfangsabschnitt zu begrenzen, wenn Durchbruchspannungscharakteristiken in einem Testvorgang gemessen werden. Die Isolierungsschicht 34 besteht zum Beispiel aus einem Harz wie Polyimid.
  • Obwohl eine Defekterkennungsvorrichtung 102 hauptsächlich mit der Isolierungsschicht 34 bedeckt ist, ist eine Öffnung OP13, die durch die Isolierungsschicht 34 hindurchtritt und die Elektrodenkontaktstelle 26 erreicht, in mindestens einem Teil eines oberen Abschnitts der Elektrodenkontaktstelle vorgesehen. Dies ermöglicht, dass ein Erfassungsanschluss oder dergleichen von außen mit der Elektrodenkontaktstelle 26 verbunden wird, und ermöglicht einen Evaluierungstest von Durchbruchspannungseigenschaften in dem Testvorgang.
  • Ein Öffnung OP11, welche durch die Isolierungsschicht 34 hindurchtritt und die Source-Elektrode 24 erreicht, ist auf der Source-Elektrode 24 vorgesehen. Eine Öffnung OP12, welche durch die Isolierungsschicht 34 hindurchtritt und die Gate-Kontaktstelle 31 erreicht, ist auf der Gate-Kontaktstelle 31 vorgesehen. Diese Öffnungen ermöglichen, dass die Source-Elektrode 24 und die Gate-Kontaktstelle 31 elektrisch mit externen Vorrichtungen verbunden werden, und ermöglichen, dass die Halbleitervorrichtung 100B als ein SiC-MOSFET verwendet wird.
  • Es ist zu beachten, dass, obwohl die in 11 dargestellte Halbleitervorrichtung 100B die obere Oberflächenanordnung der in 1 dargestellten Halbleitervorrichtung 100 aufweist, die Halbleitervorrichtung 100B die obere Oberflächenanordnung der in 10 dargestellten Halbleitervorrichtung 100A aufweisen kann. Ein Ausführen der vier Ecken der Source-Elektrode 24 als Krümmungsabschnitte ermöglicht, dass eine Konzentration eines elektrischen Felds begrenzt wird und dass eine Verbesserung der Spannungsfestigkeit erzielt wird.
  • <Variation 3>
  • 14 ist eine Draufsicht, die eine obere Oberflächenanordnung einer Halbleitervorrichtung 100C gemäß einer Variation 3 der ersten bevorzugten Ausführungsform darstellt. Es ist zu beachten, dass in 14 die gleiche Anordnung wie in der Halbleitervorrichtung 100, die mit Bezug auf 1 beschrieben ist, mit dem gleichen Bezugszeichen gekennzeichnet ist, und die wiederholten Beschreibungen davon weggelassen werden.
  • Wie in 14 dargestellt, ist die Halbleitervorrichtung 100C darin identisch zu der in 10 dargestellten Halbleitervorrichtung 100A, dass vier Ecken einer Source-Elektrode 24 Krümmungen aufweisen, um eine Konzentration eines elektrischen Felds zu begrenzen. Anstelle eines Platzierens einer Elektrodenkontaktstelle 26 in dem Raum, der durch das Entfernen der Ecken der Source-Elektrode 24 erhalten wird, weist eine Anodenelektrode 27 ebenfalls eine Form auf, in welcher vier Ecken Krümmungsabschnitte sind, und die Elektrodenkontaktstelle 26 ist so platziert, dass sie sich von einer äußeren Kante einer der vier Ecken zu einer äußeren Kante einer korrespondierenden Ecke der Halbleitervorrichtung 100C erstreckt.
  • Weiter ist die Elektrodenkontaktstelle 26 so vorgesehen, dass sie über die Ecke der Halbleitervorrichtung 100C reicht, das heißt, so dass sie sich über eine Sägelinie erstreckt.
  • Obwohl eine gestrichelte Linie zur Vereinfachung einen Umfangsabschnitt der Halbleitervorrichtung 100C in 14 darstellt, repräsentiert diese gestrichelte Linie virtuell die Sägelinie in dem Wafer-Stadium. In einem Wafer-Stadium ist die Elektrodenkontaktstelle 26 über der Sägelinie platziert.
  • Normalerweise wird eine Mehrzahl von Halbleitervorrichtungen auf einem Halbleiter-Wafer ausgebildet und wird in einem Sägevorgang gesägt und in einzelne Chips geteilt, wodurch sie eine unabhängige Halbleitervorrichtung werden. 15 ist eine Ansicht, die ein Beispiel einer Anordnung der Halbleitervorrichtungen 100C in einem Wafer-Stadium darstellt, und ist eine Draufsicht, die eine obere Oberflächenanordnung eines Wafers WH darstellt.
  • Wie in 15 dargestellt, weist jede Halbleitervorrichtung 100C eine Anordnung auf, in welcher die Elektrodenkontaktstelle 26 so vorgesehen ist, dass ein Teil der Elektrodenkontaktstelle 26 von einer Ecke der Halbleitervorrichtung 100C vorsteht und über eine Sägelinie DL reicht, und dass die Elektrodenkontaktstelle 26 in einer Lücke eines Felds der Halbleitervorrichtung 100C in einem Wafer-Stadium vorhanden ist.
  • Da ein Kristalldefekt in einem Terminierungsbereich unter Verwendung einer Defekterkennungsvorrichtung 102 selbst in einem Wafer-Stadium erkannt werden kann, kann der Kristalldefekt durch Verbinden eines Erfassungsanschlusses an die Elektrodenkontaktstelle 26 von außen erkannt werden.
  • Da der Wafer WH in dem Sägevorgang in einzelne Chips zersägt wird, nachdem ein Testvorgang abgeschlossen ist, wird die Elektrodenkontaktstelle 26, welche über die Sägelinie DL reicht, entfernt. In der Halbleitervorrichtung 100C wird jedoch in einem Chip-Stadium die Elektrodenkontaktstelle 26 von einer äußeren Kante eines Krümmungsabschnitts der Anodenelektrode 27 zu einer äußeren Kante einer korrespondierenden Ecke der Halbleitervorrichtung 100C verbleiben.
  • Somit kann ein Platzieren der Elektrodenkontaktstelle 26, so dass ein Teil der Elektrodenkontaktstelle 26 über die Sägelinie DL reicht, eine Reduzierung einer wirksamen Fläche des SiC-MOSFETs 101, die durch das Vorsehen der Elektrodenkontaktstelle 26 verursacht wird, minimieren.
  • Die Halbleitervorrichtung 100C ist für ein Klassifizieren in einem Wafer-Stadium geeignet. Wie vorstehend beschrieben, kann jedoch, da die Elektrodenkontaktstelle 26 selbst nach einem Sägen bleibt, ein Klassifizieren auf die Halbleitervorrichtung 100C in einem Chip-Stadium nach dem Sägen in einzelne Chips in dem Sägevorgang ausgeführt werden.
  • Es ist zu beachten, dass eine Platzierungsposition der Elektrodenkontaktstelle 26 nicht auf eine von vier Ecken der Anodenelektrode 27 beschränkt ist. Solange die Elektrodenkontaktstelle 26 nicht in Kontakt mit der Anodenelektrode 27 der benachbarten Halbleitervorrichtung 100C in einem Wafer-Stadium ist, kann die Elektrodenkontaktstelle 26 in einem geradlinigen Abschnitt der Anodenelektrode 27 vorgesehen sein.
  • <Variation 4>
  • 16 ist eine Querschnittsansicht, die eine Anordnung in einem Terminierungsbereich einer Halbleitervorrichtung 100D gemäß einer Variation 4 der ersten bevorzugten Ausführungsform darstellt. Es ist zu beachten, dass in 16 die gleiche Anordnung wie in dem Terminierungsbereich der Halbleitervorrichtung 100, die mit Bezug auf 2 beschrieben ist, mit dem gleichen Bezugszeichen gekennzeichnet ist, und die wiederholten Beschreibungen davon weggelassen werden.
  • Wie in 16 dargestellt, ist eine Anodenelektrode 27 einer Defekterkennungsvorrichtung 102 so platziert, dass eine untere Oberflächenseite in einen Vertiefungsabschnitt 35 eingeführt ist, der in einer Epitaxialschicht 12 ausgebildet ist. Der Vertiefungsabschnitt 35 weist eine untere Oberfläche an einer Position auf, die von einer Oberflächenposition der Epitaxialschicht 12 in die Epitaxialschicht 12 zurückgezogen ist. Ein Platzieren der Anodenelektrode 27 an dieser Position bewirkt, dass die untere Oberfläche und die Seitenoberfläche der Anodenelektrode 27 mit einem Abschnitt in Kontakt sind, der tiefer ist als die Hauptoberflächenposition der Epitaxialschicht 12.
  • Die untere Oberfläche und die Seitenoberfläche der Anodenelektrode 27, welche in Kontakt mit diesem Vertiefungsabschnitt 35 sind, dienen als Bereiche zum Erkennen eines Kristalldefekts. Ein Bereich zum Erkennen eines Kristalldefekts ist breiter als in der Halbleitervorrichtung 100, in welchem nur die untere Oberfläche der Anodenelektrode 27 in Kontakt mit der Epitaxialschicht 12 ist.
  • Außerdem bewirkt ein Vorsehen des Vertiefungsabschnitts 35, dass die untere Oberfläche der Anodenelektrode 27 weiter innerhalb der Epitaxialschicht 12 positioniert ist als die Hauptoberflächenposition der Epitaxialschicht 12. Dies bewirkt, dass die untere Oberfläche der Anodenelektrode 27 näher an einem Kristalldefekt liegt, der innerhalb der Epitaxialschicht 12 vorhanden ist. Dies erzeugt außerdem eine Wirkung, dass der Kristalldefekt einfacher erkannt werden kann.
  • Es ist zu beachten, dass, obwohl eine Tiefe des Vertiefungsabschnitts 35 beliebig festgelegt werden kann, wenn eine tiefe Vertiefung ausgebildet wird, ein Wafer bevorzugt erhitzt wird, wenn eine leitfähige Schicht durch Sputtern ausgebildet wird, um eine Abdeckung der Anodenelektrode 27 zu verbessern.
  • <Zweite bevorzugte Ausführungsform>
  • Die erste bevorzugte Ausführungsform und Variationen davon haben Beispiele beschrieben, in welchen eine Schottky-Sperrdiode als eine Defekterkennungsvorrichtung 102 verwendet wird. Währenddessen kann eine PiN-Diode als die Defekterkennungsvorrichtung 102 verwendet werden.
  • 17 ist eine Querschnittsansicht, die eine Anordnung in einem Terminierungsbereich einer Halbleitervorrichtung 200 einer zweiten bevorzugten Ausführungsform einer Halbleitervorrichtung gemäß der vorliegenden Erfindung darstellt. Es ist zu beachten, dass in 17 die gleiche Anordnung wie in dem Terminierungsbereich der Halbleitervorrichtung 100, die mit Bezug auf 2 beschrieben ist, mit dem gleichen Bezugszeichen gekennzeichnet ist, und die wiederholten Beschreibungen davon weggelassen werden. Eine Anordnung eines aktiven Bereichs ist identisch zu dem aktiven Bereich der Halbleitervorrichtung 100, und somit wird die Darstellung davon weggelassen.
  • Wie in 17 dargestellt, bildet in der Halbleitervorrichtung 200 eine PiN-Diode eine Defekterkennungsvorrichtung 102. Das heißt, die Defekterkennungsvorrichtung 102 weist eine Anodenelektrode 27, die auf einer Epitaxialschicht 12 vorgesehen ist, einen p-Typ-Anodenbereich 41, der selektiv in einer oberen Schicht der Epitaxialschicht 12 vorgesehen ist, mit welcher die Anodenelektrode 27 in Kontakt ist, und einen p-Typ-Kontaktbereich 42, der in einer oberen Schicht des Anodenbereichs 41 vorgesehen ist, auf.
  • Der Anodenbereich 41 und der Kontaktbereich 42 können jeweils in dem gleichen Vorgang ausgebildet werden wie ein Wannenbereich 13 und ein Wannenkontaktbereich 15 des aktiven Bereichs. Eine Tiefe des Anodenbereichs 41 ist 0,3 µm bis 2,0 µm, und eine Verunreinigungskonzentration ist 1 × 1015 cm-3 bis 1 × 1018 cm-3. Eine Verunreinigungskonzentration des Kontaktbereichs 42 ist 1 × 1017 cm-3 bis 1 × 1021 cm-3, und eine Tiefe ist 0,3 µm bis 1,0 µm.
  • Es ist zu beachten, dass der Anodenbereich 41 und der Kontaktbereich 42 jeweils in einem unterschiedlichen Vorgang von dem Wannenbereich 13 und dem Wannenkontaktbereich 15 des aktiven Bereichs ausgebildet werden können. In diesem Fall kann jede Tiefe und Verunreinigungskonzentration unabhängig festgelegt werden.
  • Hierbei kann, wenn eine n-Typ-Verunreinigungskonzentration der Epitaxialschicht 12 etwa 1 × 1013 cm-3 bis 1 × 1015 cm-3 ist, die Epitaxialschicht 12 eine i- (Intrinsic-) Schicht genannt werden. Der Anodenbereich 41, die Epitaxialschicht 12 und ein SiC-Substrat 11 bilden eine PiN-Diode.
  • Da eine PiN-Diode die Defekterkennungsvorrichtung 102 bildet, kann eine charakteristische Schwankung erkannt werden, nachdem eine bipolare Beanspruchung auf die Defekterkennungsvorrichtung 102 ausgeübt worden ist.
  • Es ist zu beachten, dass, wenn die n-Typ-Verunreinigungskonzentration der Epitaxialschicht 12 etwa 1 × 1018 cm-3 ist, die Epitaxialschicht 12 keine i- (Intrinsic-) Schicht ist, und die Defekterkennungsvorrichtung 102 eine PN-Diode sein kann.
  • <Dritte bevorzugte Ausführungsform>
  • Die zweite bevorzugte Ausführungsform hat ein Beispiel beschrieben, in welchem eine PiN-Diode als eine Defekterkennungsvorrichtung 102 verwendet wird. Es kann jedoch eine Diode, die einen PiN-Diodenbereich und einen Schottky-Sperrdiodenbereich aufweist, als die Defekterkennungsvorrichtung 102 verwendet werden.
  • 18 ist eine Querschnittsansicht, die eine Anordnung in einem Terminierungsbereich einer Halbleitervorrichtung 300 einer dritten bevorzugten Ausführungsform einer Halbleitervorrichtung gemäß der vorliegenden Erfindung darstellt. Es ist zu beachten, dass in 18 die gleiche Anordnung wie in dem Terminierungsbereich der Halbleitervorrichtung 100, die mit Bezug auf 2 beschrieben ist, mit dem gleichen Bezugszeichen gekennzeichnet ist, und die wiederholten Beschreibungen davon weggelassen werden. Eine Anordnung eines aktiven Bereichs ist identisch zu dem aktiven Bereich der Halbleitervorrichtung 100, und somit wird die Darstellung davon weggelassen.
  • Wie in 18 dargestellt, weist in der Halbleitervorrichtung 300 eine Defekterkennungsvorrichtung 102 einen PiN-Diodenbereich und einen Schottky-Sperrdiodenbereich auf. Das heißt, die Defekterkennungsvorrichtung 102 weist einen Bereich, in welchem eine Anodenelektrode 27, die auf einer Epitaxialschicht 12 vorgesehen ist, mit einem p-Typ-Anodenbereich 43, der selektiv in einer oberen Schicht der Epitaxialschicht 12 vorgesehen ist, und einem p-Typ-Kontaktbereich 44, der in einer oberen Schicht des Anodenbereichs 43 vorgesehen ist, in Kontakt ist, und einen Bereich, in welchem die Anodenelektrode 27 mit der Epitaxialschicht 12 in Kontakt ist, auf.
  • Hierbei kann, wenn eine n-Typ-Verunreinigungskonzentration der Epitaxialschicht 12 etwa 1 × 1013 cm-3 bis 1 × 1015 cm-3 ist, die Epitaxialschicht 12 eine i- (Intrinsic-) Schicht genannt werden. Der Anodenbereich 43, die Epitaxialschicht 12 und ein SiC-Substrat 11 bilden einen PiN-Diodenbereich.
  • Die die Anodenelektrode 27 einen Schottky-Kontakt mit der Epitaxialschicht 12 bildet, bilden die Anodenelektrode 27 und die Epitaxialschicht 12 einen Schottky-Sperrdiodenbereich.
  • Somit kann, da die Defekterkennungsvorrichtung 102 den PiN-Diodenbereich und den Schottky-Sperrdiodenbereich aufweist, nachdem eine bipolare Beanspruchung auf die Defekterkennungsvorrichtung 102 ausgeübt wird, die Defekterkennungsvorrichtung 102 eine charakteristische Schwankung in einem unipolaren Betriebsbereich erkennen.
  • Es ist zu beachten, dass, wenn die n-Typ-Verunreinigungskonzentration der Epitaxialschicht 12 etwa 1 × 1018 cm-3 ist, die Epitaxialschicht 12 keine i- (Intrinsic-) Schicht ist, und der PiN-Diodenbereich ein PN-Diodenbereich sein kann.
  • <Vierte bevorzugte Ausführungsform>
  • Ein Klassifizierungsverfahren, das durch eine Defekterkennungsvorrichtung 102 ausgeführt wird, die in der ersten bevorzugten Ausführungsform beschrieben ist, ist so beschrieben worden, dass es unter Verwendung von mindestens einer Durchlasscharakteristik und einer Umkehrcharakteristik einer Diode, die durch die Defekterkennungsvorrichtung 102 erkannt wird, einen Kristalldefekt in einem Terminierungsbereich erkennt, welcher durch einen Strombeanspruchungstest an einer Body-Diode in einem aktiven Bereich eines SiC-MOSFETs 101 nicht erkannt werden kann. Das Klassifizierungsverfahren durch die Defekterkennungsvorrichtung 102 kann jedoch mit dem in WO 2014/148294 offenbarten bekannten Klassifizierungsverfahren kombiniert werden.
  • Zum Beispiel wird eine bipolare Strombeanspruchung durch ein kontinuierliches Durchlassen eines Durchlassstroms einer Stromdichte von 120 bis 400 A/cm2 durch eine Body-Diode des SiC-MOSFETs 101 in dem aktiven Bereich ausgeübt. Basierend auf einem Schwankungswert von mindestens einer der Durchlasscharakteristik und der Umkehrcharakteristik einer Diode, die durch die Defekterkennungsvorrichtung 102 erkannt wird, und nach einem Ausüben der bipolaren Strombeanspruchung werden eine Bestimmung und Sortierung einer Zuverlässigkeit einer Halbleitervorrichtung ausgeführt.
  • Zum Beispiel wird, bevor die bipolare Strombeanspruchung auf die Body-Diode des SiC-MOSFETs 101 ausgeübt wird, die Durchlasscharakteristik der Diode, wie als die Charakteristik C1 von 3 dargestellt, erhalten. Währenddessen kann, nachdem die bipolare Strombeanspruchung ausgeübt worden ist, wenn die Charakteristik, wie als die Charakteristik C2 von 3 dargestellt, erhalten wird, bestimmt werden, dass es einen Einfluss auf den Kristalldefekt in dem Terminierungsbereich gibt, der von einer Ausweitung des Kristalldefekts der Body-Diode herrührt. Außerdem kann, da ein Anodenstrom, der zu der gleichen Anodenspannung korrespondiert, abnehmen wird, wenn der Strom als Folge der Ausweitung des Kristalldefekts behindert wird, ein Anstieg eines Anoden-Kathoden-Widerstandswerts beobachtet werden, und er kann in diesem Fall mit dem Widerstandswert bestimmt werden.
  • Ein Verwenden eines solchen Verfahrens ermöglicht ein Klassifizieren unter Berücksichtigung eines Einflusses auf den Kristalldefekt in dem Terminierungsbereich durch ein Ausweiten des Kristalldefekts der Body-Diode bis zur Sättigung.
  • Außerdem kann wie in der Halbleitervorrichtung 200 der zweiten bevorzugten Ausführungsform, wenn eine PiN-Diode (oder eine PN-Diode) die Defekterkennungsvorrichtung 102 bildet, und wie in der Halbleitervorrichtung 300 der dritten bevorzugten Ausführungsform, wenn die Defekterkennungsvorrichtung 102 einen PiN-Diodenbereich (oder einen PN-Diodenbereich) und einen Schottky-Sperrdiodenbereich aufweist, die bipolare Strombeanspruchung auf die Defekterkennungsvorrichtung 102 selbst ausgeübt werden. Basierend auf einem Schwankungswert von mindestens einer der Durchlasscharakteristik und der Umkehrcharakteristik einer Diode, die durch die Defekterkennungsvorrichtung 102 vor und nach einem Ausüben der bipolaren Strombeanspruchung erkannt wird, werden eine Bestimmung und Sortierung einer Zuverlässigkeit einer Halbleitervorrichtung ausgeführt.
  • Zum Beispiel wird, bevor die bipolare Strombeanspruchung auf die Defekterkennungsvorrichtung 102 ausgeübt wird, die Durchlasscharakteristik der Diode, wie als die Charakteristik C1 von 3 dargestellt, erhalten. Währenddessen kann, nachdem die bipolare Strombeanspruchung ausgeübt worden ist, wenn die Charakteristik, wie als die Charakteristik C2 von 3 dargestellt, erhalten wird, erkannt werden, dass sich der Kristalldefekt in dem Terminierungsbereich ausgeweitet hat. Außerdem kann, da ein Anodenstrom, der zu der gleichen Anodenspannung korrespondiert, sinken wird, wenn der Strom als eine Folge einer Ausweitung des Kristalldefekts behindert wird, ein Ansteigen des Anoden-Kathoden-Widerstandswerts beobachtet werden, und er kann in diesem Fall mit dem Widerstandswert bestimmt werden.
  • Ein Verwenden eines solchen Verfahrens ermöglicht eine Bewertung einer charakteristischen Schwankung, die durch eine Ausweitung des Kristalldefekts in dem Terminierungsbereich verursacht wird, und eine weitere Verbesserung einer Bestimmungsgenauigkeit einer Zuverlässigkeit der Halbleitervorrichtung.
  • <Andere Anwendungsbeispiele>
  • Die vorstehend beschriebenen ersten bis vierten Ausführungsformen haben Anordnungen beschrieben, in welchen die vorliegende Erfindung auf eine SiC-Halbleitervorrichtung angewendet wird. Eine Anwendung der vorliegenden Erfindung ist jedoch nicht auf diese Anwendung beschränkt, und die vorliegende Erfindung kann auf eine Halbleitervorrichtung mit breiter Bandlücke angewendet werden, welche einen anderen Halbleiter mit breiter Bandlücke aufweist wie Galliumnitrid (GaN).
  • Außerdem ist die vorliegende Erfindung auf ein freistehendes Substrat (unabhängiges Substrat) anwendbar, das nur die Epitaxialschicht 12 aufweist, wobei das SiC-Substrat 11 durch ein Verfahren wie ein mechanisches oder chemisches Verfahren entfernt worden ist.
  • Es ist zu beachten, dass in der vorliegenden Erfindung bevorzugte Ausführungsformen beliebig kombiniert werden können, oder verschiedene Modifikationen oder Auslassungen an den bevorzugen Ausführungsformen geeignet vorgenommen werden können, ohne den Gültigkeitsumfang der Erfindung zu verlassen.
  • Obwohl die Erfindung detailliert gezeigt und beschrieben worden ist, ist die vorstehende Beschreibung in allen Aspekten darstellend und nicht einschränkend. Es ist deshalb zu verstehen, dass zahlreiche Modifikationen und Variationen entworfen werden können, ohne den Gültigkeitsumfang der Erfindung zu verlassen.
  • Zusammengefasst wird eine Halbleitervorrichtung zur Verfügung gestellt, die einen aktiven Bereich, der in einer Halbleiterschicht einer ersten Leitfähigkeitsart vorgesehen ist, und einen Terminierungsbereich, der um den aktiven Bereich vorgesehen ist, aufweist. Ein MOS-Transistor, durch welchen ein Hauptstrom in einer Dickenrichtung der Halbleiterschicht fließt, ist in dem aktiven Bereich ausgebildet. Der Terminierungsbereich weist eine Defekterkennungsvorrichtung auf, die entlang des aktiven Bereichs vorgesehen ist. Die Defekterkennungsvorrichtung weist eine Diode auf, die eine erste Hauptelektrode, die entlang des aktiven Bereichs auf einer ersten Hauptoberfläche der Halbleiterschicht vorgesehen ist, und eine zweite Hauptelektrode, die auf einer zweiten Hauptoberflächenseite der Halbleiterschicht vorgesehen ist, aufweist
  • Bezugszeichenliste
    • 11
    SiC-Substrat
    12
    Epitaxialschicht
    13
    p-Typ-Wannenbereich
    14
    Source-Bereich
    15
    Wannenkontaktbereich
    16
    Durchbruchspannungshaltebereich
    21
    Gate-Isolierungsschicht
    22
    Gate-Elektrode
    23
    Zwischenlagenisolierungsschicht
    24
    Source-Elektrode
    25
    Drain-Elektrode
    26
    Elektrodenkontaktstelle
    27
    Anodenelektrode
    31
    Gate-Kontaktstelle
    32
    Gate-Draht
    34
    Isolierungsschicht
    35
    Vertiefungsabschnitt
    41
    Anodenbereich
    42
    Kontaktbereich
    43
    Anodenbereich
    44
    Kontaktbereich
    100
    Halbleitervorrichtung
    100A - 100D
    Halbleitervorrichtung
    101
    SiC-MOSFET
    102
    Defekterkennungsvorrichtung
    200
    Halbleitervorrichtung
    DL
    Sägelinie
    FX
    Feldisolierungsschicht
    ML
    Polysiliziumschicht
    OP1 - OP3
    Öffnung
    OP11- OP13
    Öffnung
    OX
    Siliziumoxidschicht
    WH
    Wafer
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • WO 2014/148294 [0006, 0007, 0008, 0009, 0115]

Claims (14)

  1. Halbleitervorrichtung, aufweisend: einen aktiven Bereich, der in einer Halbleiterschicht (12) einer ersten Leitfähigkeitsart vorgesehen ist, wobei ein MOS-Transistor, durch welchen ein Hauptstrom in einer Dickenrichtung der Halbleiterschicht fließt, in dem aktiven Bereich ausgebildet ist; und einen Terminierungsbereich, der um den aktiven Bereich herum vorgesehen ist, wobei der Terminierungsbereich eine Defekterkennungsvorrichtung (102) aufweist, die entlang des aktiven Bereichs vorgesehen ist, die Defekterkennungsvorrichtung eine Diode aufweist, umfassend: eine erste Hauptelektrode (27), die entlang des aktiven Bereichs auf einer ersten Hauptoberfläche der Halbleiterschicht vorgesehen ist; und eine zweite Hauptelektrode (25), die auf einer zweiten Hauptoberflächenseite der Halbleiterschicht vorgesehen ist.
  2. Halbleitervorrichtung gemäß Anspruch 1, wobei die Diode eine Schottky-Sperrdiode ist, in welcher die erste Hauptelektrode einen Schottky-Kontakt mit der Halbleiterschicht herstellt.
  3. Halbleitervorrichtung gemäß Anspruch 1, wobei die Diode eine von einer PN-Diode und einer PiN-Diode ist, die einen Verunreinigungsbereich einer zweiten Leitfähigkeitsart aufweist, der selektiv in einer oberen Schicht der Halbleiterschicht so vorgesehen ist, dass er mit der ersten Hauptelektrode in Kontakt ist.
  4. Halbleitervorrichtung gemäß Anspruch 1, wobei die Diode aufweist: einen von einem PN-Diodenbereich und einem PiN-Diodenbereich, der einen Verunreinigungsbereich einer zweiten Leitfähigkeitsart aufweist, der selektiv in einer oberen Schicht der Halbleiterschicht so vorgesehen ist, dass er mit der ersten Hauptelektrode in Kontakt ist; und einen Schottky-Sperrdiodenbereich, in welchem die erste Hauptelektrode einen Schottky-Kontakt mit der Halbleiterschicht herstellt.
  5. Halbleitervorrichtung gemäß Anspruch 1, wobei die Diode eine Elektrodenkontaktstelle (26) aufweist, die mit einem Teil der ersten Hauptelektrode verbunden ist, und die Elektrodenkontaktstelle elektrisch von dem aktiven Bereich isoliert ist.
  6. Halbleitervorrichtung gemäß Anspruch 5, wobei der aktive Bereich viereckig ist, wobei eine Ecke in einer Draufsicht ein Krümmungsabschnitt ist, die erste Hauptelektrode einen Krümmungsabschnitt in einem Abschnitt aufweist, der zu dem Krümmungsabschnitt des aktiven Bereichs korrespondiert, und die Elektrodenkontaktstelle zwischen dem Krümmungsabschnitt des aktiven Bereichs und dem Krümmungsabschnitt der ersten Hauptelektrode platziert ist.
  7. Halbleitervorrichtung gemäß Anspruch 5, weiter aufweisend eine Isolierungsschicht (34), die so vorgesehen ist, dass sie mindestens den Terminierungsbereich bedeckt, wobei die Isolierungsschicht mindestens in einem Teil eines oberen Abschnitts der Elektrodenkontaktstelle vorgesehen ist und eine Öffnung (OP3) aufweist, welche die Elektrodenkontaktstelle erreicht.
  8. Halbleitervorrichtung gemäß Anspruch 5, wobei die Elektrodenkontaktstelle von einer äußeren Kante der ersten Hauptelektrode zu einer äußeren Kante der Halbleiterschicht platziert ist.
  9. Halbleitervorrichtung gemäß Anspruch 1, wobei in der Diode eine untere Oberflächenseite der ersten Hauptelektrode in einen Vertiefungsabschnitt (35) eingeführt ist, der in der ersten Hauptoberfläche der Halbleiterschicht vorgesehen ist.
  10. Halbleitervorrichtung gemäß Anspruch 1, wobei die Halbleiterschicht eine Siliziumkarbidhalbleiterschicht ist.
  11. Verfahren zur Fertigung einer Halbleitervorrichtung, die Schritte aufweisend: Ausbilden der Halbleitervorrichtung, aufweisend: einen aktiven Bereich, der in einer Halbleiterschicht (12) einer ersten Leitfähigkeitsart vorgesehen ist, wobei ein MOS-Transistor, durch welchen ein Hauptstrom in einer Dickenrichtung der Halbleiterschicht fließt, in dem aktiven Bereich ausgebildet ist; und einen Terminierungsbereich, der um den aktiven Bereich herum vorgesehen ist, wobei der Terminierungsbereich eine Defekterkennungsvorrichtung (102) aufweist, die entlang des aktiven Bereichs vorgesehen ist, die Defekterkennungsvorrichtung eine Diode aufweist, umfassend: eine erste Hauptelektrode (27), die entlang des aktiven Bereichs auf einer ersten Hauptoberfläche der Halbleiterschicht vorgesehen ist; und eine zweite Hauptelektrode (25), die auf einer zweiten Hauptoberflächenseite der Halbleiterschicht vorgesehen ist; Ausüben einer bipolaren Strombeanspruchung auf mindestens eins von der Defekterkennungsvorrichtung und dem MOS-Transistor; Messen mindestens einer von einer Durchlasscharakteristik und einer Umkehrcharakteristik der Defekterkennungsvorrichtung vor und nach dem Ausüben der bipolaren Strombeanspruchung; und Ausführen einer Bestimmung und Sortierung einer Zuverlässigkeit der Halbleitervorrichtung basierend auf einem Schwankungswert von mindestens einer der Durchlasscharakteristik und der Umkehrcharakteristik.
  12. Verfahren zur Fertigung einer Halbleitervorrichtung, die Schritte aufweisend: Ausbilden der Halbleitervorrichtung, aufweisend: einen aktiven Bereich, der in einer Halbleiterschicht (12) einer ersten Leitfähigkeitsart vorgesehen ist, wobei ein MOS-Transistor, durch welchen ein Hauptstrom in einer Dickenrichtung der Halbleiterschicht fließt, in dem aktiven Bereich ausgebildet ist; und einen Terminierungsbereich, der um den aktiven Bereich herum vorgesehen ist, wobei der Terminierungsbereich eine Defekterkennungsvorrichtung (102) aufweist, die entlang des aktiven Bereichs vorgesehen ist, die Defekterkennungsvorrichtung eine Diode aufweist, umfassend: eine erste Hauptelektrode (27), die entlang des aktiven Bereichs auf einer ersten Hauptoberfläche der Halbleiterschicht vorgesehen ist; und eine zweite Hauptelektrode (25), die auf einer zweiten Hauptoberflächenseite der Halbleiterschicht vorgesehen ist; Messen mindestens einer von einer Durchlasscharakteristik und einer Umkehrcharakteristik der Defekterkennungsvorrichtung; und Ausführen einer Bestimmung und Sortierung einer Zuverlässigkeit der Halbleitervorrichtung basierend auf mindestens einer der Durchlasscharakteristik und der Umkehrcharakteristik.
  13. Verfahren zur Fertigung von Halbleitervorrichtungen, die Schritte aufweisend: Ausbilden der Mehrzahl von Halbleitervorrichtungen auf einem Halbleiter-Wafer, wobei jede der Mehrzahl von Halbleitervorrichtungen aufweist: einen aktiven Bereich, der in einer Halbleiterschicht (12) einer ersten Leitfähigkeitsart vorgesehen ist, wobei ein MOS-Transistor, durch welchen ein Hauptstrom in einer Dickenrichtung der Halbleiterschicht fließt, in dem aktiven Bereich ausgebildet ist; und einen Terminierungsbereich, der um den aktiven Bereich herum vorgesehen ist, wobei der Terminierungsbereich eine Defekterkennungsvorrichtung (102) aufweist, die entlang des aktiven Bereichs vorgesehen ist, die Defekterkennungsvorrichtung eine Diode aufweist, umfassend: eine erste Hauptelektrode (27), die entlang des aktiven Bereichs auf einer ersten Hauptoberfläche der Halbleiterschicht vorgesehen ist; und eine zweite Hauptelektrode (25), die auf einer zweiten Hauptoberflächenseite der Halbleiterschicht vorgesehen ist; Messen mindestens einer von einer Durchlasscharakteristik und einer Umkehrcharakteristik der Defekterkennungsvorrichtung; und Ausführen einer Bestimmung und Sortierung einer Zuverlässigkeit der Halbleitervorrichtungen basierend auf mindestens einer der Durchlasscharakteristik und der Umkehrcharakteristik, wobei die Diode eine Elektrodenkontaktstelle (26) aufweist, die mit einem Teil der ersten Hauptelektrode verbunden ist, die Elektrodenkontaktstelle elektrisch von dem aktiven Bereich isoliert und so platziert ist, dass sie sich von einer äußeren Kante der ersten Hauptelektrode über eine Sägelinie des Halbleiter-Wafers in Richtung zwischen Felder der Halbleitervorrichtungen erstreckt, und das Messen mindestens einer von einer Durchlasscharakteristik und einer Umkehrcharakteristik der Defekterkennungsvorrichtung ein Messen eines Stroms zwischen der Elektrodenkontaktstelle und der zweiten Hauptelektrode in einem Wafer-Stadium einschließt.
  14. Verfahren zur Fertigung einer Halbleitervorrichtung gemäß einem der Ansprüche 11 bis 13, wobei die Halbleiterschicht ist Siliziumkarbidhalbleiterschicht ist.
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