JP2010063358A - 高電圧トランジスタおよび電源制御エレメント - Google Patents

高電圧トランジスタおよび電源制御エレメント Download PDF

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Abstract

【課題】タップ・エレメントを備えた電子回路制御エレメントを提供する。
【解決手段】タップ・エレメントを備えた電源制御エレメントを備えた電源を制御するための技法である。一実施形態では、電源調整器は、第１、第２、第３と第４の端子を有するパワー・トランジスタを備えている。パワー・トランジスタの第３と第４の端子に結合された制御回路を含んでいる。パワー・トランジスタは、第３の端子で制御回路から受け取る制御信号に応答して、第１の端子と第２の端子の間で電流をスイッチするようになされている。第１の端子と第２の端子の間の電圧がピンチ・オフ電圧未満である場合、パワー・トランジスタの第４の端子と第２の端子の間の電圧は、第１の端子と第２の端子の間に流れる電流に実質的に比例している。第１の端子と第２の端子の間の電圧がピンチ・オフ電圧より大きい場合、パワー・トランジスタの第４の端子と第２の端子の間の電圧は実質的に一定であり、かつ、第１の端子と第２の端子の間の電圧より小さい。
【選択図】図４

Description

本発明は、一般に電子回路に使用される制御エレメントに関し、より詳細には集積パワー・トランジスタを備えた制御エレメントに関する。
集積パワー・トランジスタを備えた制御エレメントの設計の２つの主要な目標は、コストを低減し、かつ、性能を向上させることである。コストは、一般に、電子回路に必要な外部コンポーネントの数を少なくすることによって低減され、また、小型で、より効率的なパワー・トランジスタを使用することによって低減される。効率を改善する、より効率的なパワー・トランジスタを使用することによって、さらには、製造変動を小さくし、それにより、例えばパワー・トランジスタによって得られるピーク電流のような臨界パラメータをより良好に制御できるようになることによって性能が改善される。
図１は、電源１０を示したもので、パワー・トランジスタを備えた制御エレメントを使用した電子回路の一例である。知られているこの電源１０の制御エレメント２２は、制御回路２３とそれとは分離されたパワー・トランジスタ２１を備えている。この電源１０の場合、スタートアップ機能は、ブリッジ整流器１２から制御回路２３へ高電圧ＤＣを供給している抵抗器３２によって実行される。残念なことには、抵抗器３２は高価であり、また、電源内における占有面積が広く、さらには、スタートアップ機能が完了した後においても電力を連続的に消費しているため、電源の供給効率を低下させている。電源１０の電流制限機能は、パワー・トランジスタ２１のソースに直列に接続されたセンス抵抗器３３によって提供されている。パワー・トランジスタ２１を流れる電流の増加に伴って大きくなる抵抗器３３の両端間の電圧が制御回路２３に送られる。パワー・トランジスタ２１を流れる電流が所定のレベルに達すると、制御回路２３によってパワー・トランジスタ２１がターン・オフされる。この手法の欠点は、コストが高く、かつ、サイズが大きいこと、また、抵抗器３３の電力浪費が大きいことである。
図２は、知られている電源５０を示したもので、電源１０と同様であるが、抵抗器３２が除かれている点が異なっている。この場合、電源チップ５２内の電圧調整器がスタートアップ機能を実行している。スタートアップ機能が完了すると、電源チップ５２内の電圧調整器がターン・オフされるため、電源１０に固有の余計な電力浪費が無くなる。しかしながら、電源チップ５２内の電圧調整器には、電源チップ５２のかなりの面積を占有し、また、静電放電（electrical static discharge:ＥＳＤ）が生じやすく、さらには安全動作領域（safe operating area:ＳＯＡ）が損傷しがちな高電圧オフライン・トランジスタ５４が含まれている。
図３は、知られている電源７０を示したもので、電源１０や５０が抱えている問題のいくつかが回避されている。電源７０には、スタートアップ抵抗器３２または高電圧オフライン・トランジスタ５４は不要である。その代わりに、スタートアップ機能を実行するために、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）８４の接合型電界効果トランジスタ（ＪＦＥＴ）８６と絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）８８の間の接合部分にタップ９０を使用している。また、このタップ９０を使用して電圧をモニタして電流制限機能を実行することができるため、独立したセンス抵抗器を設ける必要がない。この手法の主な限界は、電源７０に使用されているＭＯＳＦＥＴ８４が、チップ８２にモノリシック集積することができるＭＯＳＦＥＴに限定されていることである。いくつ
かのケースでは、より効率の高い個別のパワー・デバイスが利用可能であるが、電源７０のモノリシック手法に使用することはできない。
パワー・トランジスタおよびタップ・エレメントを備えた集積制御エレメントを開示する。本発明の実施態様による制御エレメントは、第１、第２、第３と第４の端子を有するパワー・トランジスタを備えている。さらに、そのパワー・トランジスタの第３と第４の端子に結合された制御回路を含んでいる。パワー・トランジスタは、第３の端子で制御回路から受け取る制御信号に応答して、第１の端子と第２の端子の間で電流をスイッチするようになされている。第１の端子と第２の端子の間の電圧がピンチ・オフ電圧未満である場合、パワー・トランジスタの第４の端子と第２の端子の間の電圧は、第１の端子と第２の端子の間に流れる電流に実質的に比例している。第１の端子と第２の端子の間の電圧がピンチ・オフ電圧以上である場合、パワー・トランジスタの第４の端子と第２の端子の間の電圧は実質的に一定であり、かつ、第１の端子と第２の端子の間の電圧より小さい。
本発明の実施態様による高電圧トランジスタは第１の伝導形式を有するドレイン領域を含んでいる。また、本高電圧トランジスタは、第１の伝導形式を有する少なくとも１つのソース領域を含んでいる。さらに、本高電圧トランジスタは、第１の伝導形式と反対の第２の伝導形式を有する少なくとも１つのボディ領域を含んでいる。この少なくとも１つのボディ領域はソース領域に隣接している。本高電圧トランジスタは、第１の伝導形式を有し、かつ、一方の端部がドレイン領域と隣接した少なくとも１つのドリフト領域を含んでいる。この少なくとも１つのドリフト領域は、その一方の端部から延びてもう一方の端部で少なくとも１つのボディ領域と隣接している。少なくとも１つのソース領域は、少なくとも１つのボディ領域によって、少なくとも１つのドリフト領域の第２の端部から分離されている。さらに、本高電圧トランジスタは、第１の伝導形式のタップ領域とタップ領域からドレイン領域へ延びたタップ・ドリフト領域を含んでいる。また、本高電圧トランジスタは、少なくとも１つのボディ領域に隣接した絶縁ゲートを含んでいる。
本発明のその他の特徴および利点については、以下に示す詳細説明、図面および特許請求の範囲の各請求項から明らかになるであろう。
スタートアップ機能を実行するための高電圧抵抗器および電流制限機能を提供するためのセンス抵抗器を使用した、知られている、個別制御回路およびパワー・トランジスタを備えた電源を示す略図である。 スタートアップ機能を実行するための個別オフライン・トランジスタを使用した、知られている、集積制御回路およびパワー・トランジスタを備えた電源を示す略図である。 スタートアップ機能および電流制限機能が集積パワー・トランジスタ内のタップによって提供される、知られている、集積制御回路およびパワー・トランジスタを備えた電源を示す略図である。 本発明の教示によるタップ・エレメントを備えた電源制御エレメントの一実施形態を示す略図である。 本発明の教示によるパワー・トランジスタの一実施形態のドレイン端子およびソース端子の両端間の電圧とタップ・エレメントの電圧の関係を示すグラフである。 本発明の教示によるパワー・トランジスタの一実施形態の側断面図である。 本発明の教示によるパワー・トランジスタの他の実施形態の側断面図である。
添付の図は、何ら制限されることのない実施形態によって本発明を詳細に示したもので
ある。
タップ・エレメントを備えたパワー・トランジスタを備えた新規な制御エレメントを開示する。以下の説明においては、本発明を完全に理解させるため多数の特定の詳細が示されているが、本発明を実践するために特定の詳細を使用する必要がないことについては、当分野の技術者には明らかであろう。したがって本発明を明確にするため、良く知られている材料あるいは方法については、ここではその詳細は省略されている。
以下の説明には、本発明の利点を示すために電源の実施形態が使用されているが、本発明による技法は、電源における使用に限定されず、集積パワー・トランジスタを備えた制御エレメントを使用した任意の電子回路に適用されることは当分野の技術者には明らかであろう。
一般的には、本発明の実施形態による電源には、制御回路とパワー・トランジスタを備えた電力制御エレメントを含んでいる。制御回路とパワー・トランジスタは、単一パッゲージ中にまとめて実装することができる。本発明の実施形態によるパワー・トランジスタは、パワー・トランジスタのメイン端子の両端間の電圧がピンチ・オフ電圧未満である場合、パワー・トランジスタに流れる電流に比例した電圧を提供するタップ・エレメントを含んでいる。一実施形態では、パワー・トランジスタのメイン端子の両端間の電圧がピンチ・オフ電圧以上である場合、タップ・エレメントに提供される電圧は、実質的にパワー・トランジスタのメイン端子の両端間の電圧未満である実質的に一定の電圧に固定されている。
一実施形態では、タップ・エレメントは、電源制御エレメントのスタートアップ機能に使用される。この実施形態では、電流は、パワー・トランジスタのメイン端子からタップ・エレメントを介して制御回路へ引き出される。
他の実施形態では、タップ・エレメントは、電源制御エレメントの電流制限機能のための信号を提供するため使用されている。その実施形態では、タップ・エレメントは、パワー・トランジスタに流れる電流に比例した電圧を制御回路に提供している。
他の実施形態では、タップ・エレメントは、他の機能、例えばパワー・トランジスタがオフ状態にある場合のそのメイン端子の両端間の電圧をセンシングする機能を提供するため使用されている。また、これらの機能のうちのいくつか、あるいはすべてを同じ電源制御エレメント内で実現することができる。
図４は、本発明を実例を挙げて説明するため、本発明の実施形態による電源７０の電源制御エレメント８２を一括して略図で示したものである。動作に関しては、整流器７２とコンデンサ８１を使用して交流（ＡＣ）電圧が整流され、フィルタリングされる。整流器７２からの整流済み電圧をその一次巻線７６で受け取るようにエネルギー伝達エレメント７４が結合されている。エネルギー伝達エレメント７４は、出力巻線７８とバイアス巻線８０をも備えている。エネルギーは、電源制御エレメント８２に応答して、一次巻線７６から出力巻線７８とバイアス巻線８０へ、エネルギー伝達エレメント７４を横切って伝達される。
一実施形態では、電源制御エレメント８２は制御回路８３とパワー・トランジスタ８８を含んでおり、パワー・トランジスタはメイン端子８９、９１、タップ・エレメント９０、タップ端子９４さらに制御端子９３を有している。一実施形態では、メイン端子８９、９１と制御端子９３は、それぞれ本発明の教示によるパワー・トランジスタ８８のドレイ
ン端子、ソース端子、ゲート端子である。一実施形態では、パワー・トランジスタ８８は、金属酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ）である。
図に示すように、この実施形態では、メイン端子８９は、エネルギー伝達エレメント７４の一次巻線７６に結合されている。動作に関しては、パワー・トランジスタ８８がスイッチ・オン、オフされ、それにより一次巻線７６から出力巻線７８とバイアス巻線８０への電力の伝達が調整される。例えば、一実施形態では、バイアス巻線８０からの帰還信号は、Ｖｂｉａｓ１１２を介して受け取られる。パルス幅変調器（ＰＷＭ）１０４は、制御端子９３に結合され、Ｖｂｉａｓ１１２に応答してパワー・トランジスタ８８をオン・オフするための制御信号を提供している。当然のことではあるが、本発明の教示によるパワー・トランジスタ８８を利用した他の構成のスイッチ・モード電源を使用することができることについては理解されよう。
一実施形態では、パワー・トランジスタ８８は、電源回路内で生成されるピーク電圧に匹敵する阻止電圧定格を有している。パワー・トランジスタ８８がオフの場合、パワー・トランジスタ８８のピンチ・オフ電圧ＶＰ以上の比較的高い電圧が、パワー・トランジスタ８８のメイン端子８９、９１の両端間に出現する。この状態の下では、制御回路８３内の回路エレメントが、本発明の教示による過大電圧に晒されないよう、タップ端子９４に出現する最大電圧は、一実施形態ではパワー・トランジスタ８８のメイン端子８９に出現する最大電圧より著しく小さくなっている。
一実施形態では、スタートアップ機能を実行するため、制御回路８３のスタートアップ回路９５にタップ・エレメント９０が使用されている。例えば、図４に示す実施形態では、タップ端子９４は、制御回路８３内に含まれている調整器９２と抵抗器９９に電圧を提供している。電源を始動させるには、一次巻線７６、タップ・エレメント９０を介したパワー・トランジスタ８８、調整器９２を通して電流が引き出され、バイパス・コンデンサ１１０を充電する。ノード１１２の電圧が所望のレベルに到達すると、調整器９２がターン・オフする。
一実施形態では、制御回路８３のライン・センス機能にも同じくタップ・エレメント９０が使用されている。例えば、図４に示す実施形態では、メイン端子８９の電圧がピンチ・オフ電圧未満に降下すると、パワー・トランジスタ８８のメイン端子８９と９１の間の電圧の差に実質的に比例した電圧がタップ端子９４によってライン・センサ９７に提供される。タップ・エレメント９０によってライン・センサ９７に提供される電圧が、ＰＷＭ回路１０４が制御回路８３のライン・センス機能を提供することができるよう、ＰＷＭ回路１０４に結合される。例えば、ＰＷＭ回路１０４は、線路電圧が一定のレベル未満に降下すると、パワー・トランジスタ８８のスイッチングを停止させることができる。
一実施形態では、パワー・トランジスタ８８がターン・オンすると、パワー・トランジスタ８８のメイン端子８９、９１の両端間の電圧が比較的小さくなり、一次巻線７６とパワー・トランジスタ８８のメイン端子８９、９１を通って電流が流れる。この動作モードでは、メイン端子８９、９１の両端間の電圧はピンチ・オフ電圧未満であり、したがって、タップ・エレメント９０は、本発明の教示によるパワー・トランジスタ８８のメイン端子に流れる電流に実質的に比例したタップ端子９４の電圧を提供することになる。このタップ端子９４の電圧は、ＰＷＭ回路１０４が制御エレメントの電流制限機能を提供することができるように、ＰＷＭ回路１０４に結合されている。電流制限機能の許容値を最小にするためには、制御回路８３とパワー・トランジスタ８８をまとめて実装し、かつ、制御エレメント８２全体の電流制限を調整するため電気トリミング操作を実行することが好ましい。
図５は、本発明の教示によるパワー・トランジスタの一実施形態のメイン端子の両端間の電圧とタップ端子の電圧の間の関係をグラフで示したものである。タップ端子電圧は、パワー・トランジスタのメイン端子の両端間の電圧の増加に伴って一定のレベルまで増加した後、パワー・トランジスタの両端間の電圧がさらに増加しても比較的一定の状態を維持している。図５は、本発明を実例を挙げて説明するため、メイン端子の両端間の電圧（例えば、パワーＭＯＳＦＥＴのドレイン端子とソース端子の間の電圧）と共にピンチ・オフ電圧ＶＰまで増加するタップ端子電圧を示したものである。図に示す実施形態では、ピンチ・オフ電圧ＶＰは約５０Ｖである。したがって、図に示すタップ端子の最大電圧は、この実施形態では約５０Ｖであるが、他の実施形態では、最大電圧の範囲は５Ｖから１５０Ｖまでである。また、図５は、一実施形態では、パワー・トランジスタのメイン端子の両端間のピンチ・オフ電圧ＶＰ以上の電圧レベルに対して、タップ端子の最大電圧が実質的に一定すなわち固定電圧に維持されていることを示している。他の実施形態では、制御回路内の回路エレメントが本発明の教示による過大電圧に晒されることがないようにタップ・エレメントの電圧が低減あるいは制限されれば、パワー・トランジスタのメイン端子の両端間の電圧レベルの増加に伴ってタップ端子電圧が増加することに留意されたい。
図６は、本発明の教示によるパワー・トランジスタ６０１の一実施形態の側断面図を示したものである。図６に示すパワー・トランジスタ６０１は、ｎチャネル・トランジスタとして示されているが、図に示すすべてのドープ領域に対して、図に示す伝導形式とは反対の伝導形式のドープ領域を利用することによってｐチャネルのトランジスタを実現することができることを理解されたい。
一実施形態では、パワー・トランジスタ６０１は、例えばポリシリコンを含む絶縁ゲート６１９、ドレイン端子６０５、さらに６１３Ａ、６１３Ｂとして示すソース端子６１３を備えている。６２１Ａ〜Ｆで示すＮ＋ソース領域６２１はソース端子６１３に結合され、Ｎ＋ドレイン領域６０３はドレイン端子６０５に結合されている。Ｎ＋ソース領域６２１は、６１１Ａ〜Ｃで示すＰ−ボディ領域６１１と隣接している。６０７Ａ〜Ｃで示す複数のＮ−ドリフト領域６０７は、その一方の端部がＮ＋ドレイン領域６０３と隣接し、そのＮ＋ドレイン領域６０３から延びてもう一方の端部でＰ−ボディ領域６１１と隣接している。一実施形態では、同じくＮ−タップ・ドリフト領域６０８を含んでいる。このＮ−タップ・ドリフト領域６０８もＮ＋ドレイン領域６０３から延びている。Ｎ＋タップ領域６２３は、Ｎ＋ドレイン領域６０３から延びたＮ−タップ・ドリフト領域６０８のもう一方の端部と隣接している。タップ・エレメント６１５は、Ｎ＋タップ領域６２３に結合されている。一実施形態では、Ｎ−タップ・ドリフト領域６０８は、Ｎ−ドリフト領域６０７と実質的に同じであり、複数のＮ−ドリフト領域６０７のうちの１つとして特性化することも可能である。他の実施形態では、Ｎ−タップ・ドリフト領域６０８は、ピンチ・オフ電圧ＶＰを最適化し、あるいは変更するため、Ｎ−ドリフト領域６０７とは、例えば幅などの構造および寸法が異なり、かつ／またはＮ−ドリフト領域６０７とは異なるドーピング・プロファイルを有している。
一実施形態では、Ｎ−ドリフト領域６０７は、半導体材料のＰ−型領域６０９によって分離されている。図６に示すように、Ｎ−ドリフト領域６０７は、半導体材料のＰ−型領域６０９によって分離され、Ｎ−ドリフト領域６０７と半導体材料のＰ−型領域６０９が交番する領域がパワー・トランジスタ６０１内で互いの間に介在するように配列されている。
オン状態では、絶縁ゲート６１９がバイアスされ、Ｐ−ボディ領域６１１を横切って、Ｎ＋ソース領域６２１とＮ−ドリフト領域６０７の間に伝導経路を形成するチャネルが絶縁ゲート６１９の近傍に形成される。したがって、ソース電極６１３とドレイン電極６０５の間のＮ−ドリフト領域６０７を介して伝導経路が形成れる。絶縁ゲート６１９は、オ
フ状態では、Ｐ−ボディ領域６１１を貫通した、ソース電極６１３とドレイン電極６０５の間に伝導経路を形成するチャネルが絶縁ゲート６１９の下に存在しないようにバイアスされる。
動作に際して、Ｎ＋ドレイン領域６０３がＮ＋ソース領域６２１に対して比較的小さい電圧でバイアスされると、タップ・エレメント６１５がＮ＋タップ領域６２３とＮ−タップ・ドリフト領域６０８を介してドレイン端子６０５に抵抗結合される。したがって、一実施形態では、タップ・エレメント６１５はドレイン端子６０５の電圧を追跡しており、したがってその電圧はドレイン端子６０５に流れる電流に比例している。一実施形態では、メイン端子間、すなわちソース端子６１３とドレイン端子６０５の間の電圧の差がピンチ・オフ電圧ＶＰ未満の場合にこのような状態が生じるが、ドレイン端子６０５のバイアスがもっと大きい場合、つまりメイン端子間、すなわちソース端子６１３とドレイン端子６０５の間の電圧の差がピンチ・オフ電圧ＶＰ以上の場合、Ｎ−タップ・ドリフト領域６０８と隣接しているＰ−型領域６０９によって、タップＮ−型領域６０８の一部の自由電荷キャリアが実質的に、あるいは完全に空乏化する。
図６に示す実施形態では、Ｐ−型領域６０９はピラーとして示されており、また、その数は、Ｎ−ドリフト領域６０７とＮ−タップ・ドリフト領域６０８の両側の６０９Ａ〜Ｃの３つである。一実施形態では、Ｎ−ドリフト領域６０７とＮ−タップ・ドリフト領域６０８の自由電荷キャリアが完全に空乏化すると、例えば図５に示すように、メイン端子間、すなわちソース端子６１３とドレイン端子６０５の間の電圧の差がＶＰ以上になると、タップ・エレメント６１５の電圧が事実上ＶＰに固定される。
図７は、本発明の教示によるパワー・トランジスタ７０１の他の実施形態の側断面図を示したものである。図７に示すパワー・トランジスタ７０１は、ｎチャネル・トランジスタとして示されているが、図に示すすべてのドープ領域に対して、図に示す伝導形式とは反対の伝導形式のドープ領域を利用することによってｐチャネルのトランジスタを実現することができることを理解されたい。
一実施形態では、パワー・トランジスタ７０１は、絶縁ゲート７１９Ａ〜Ｆで示す絶縁ゲート７１９、ドレイン端子７０５および７１３Ａ、７１３Ｂで示すソース端子７１３を備えている。７２１Ａ〜Ｄで示すＮ＋ソース領域７２１はソース端子７１３に結合され、Ｎ＋ドレイン領域７０３はドレイン端子７０５に結合されている。Ｎ＋ソース領域７２１は、７１１Ａ、７１１Ｂで示すＰ−ボディ領域７１１と隣接している。７０７Ａ、７０７Ｂで示す複数のＮ−ドリフト領域７０７は、その一方の端部がＮ＋ドレイン領域７０３と隣接し、そのＮ＋ドレイン領域７０３から延びてもう一方の端部でＰ−ボディ領域７１１と隣接している。一実施形態では、同じくＮ−タップ・ドリフト領域７０８を含んでいる。このＮ−タップ・ドリフト領域７０８もＮ＋ドレイン領域７０３から延びている。Ｎ＋タップ領域７２３は、Ｎ＋ドレイン領域７０３から延びたＮ−タップ・ドリフト領域７０８のもう一方の端部と隣接している。タップ・エレメント７１５は、Ｎ＋タップ領域７２３に結合されている。一実施形態では、Ｎ−タップ・ドリフト領域７０８は、Ｎ−ドリフト領域７０７と実質的に同じであり、複数のＮ−ドリフト領域７０７のうちの１つとして特性化することも可能である。他の実施形態では、Ｎ−タップ・ドリフト領域７０８は、ピンチ・オフ電圧ＶＰを最適化し、あるいは変更するため、Ｎ−ドリフト領域７０７とは、例えば幅などの構造と寸法が異なり、かつ／またはＮ−ドリフト領域７０７とは異なるドーピング・プロファイルを有している。
一実施形態では、Ｎ−ドリフト領域７０７とＮ−タップ・ドリフト領域７０８は、フィールド・プレート７２５が配置された誘電材料領域７０９によって分離されている。図７の実施形態に示すように、誘電材料領域７０９は７０９Ａ〜Ｄで示されており、一実施形
態では酸化物を含んでいる。フィールド・プレート７２５は、７２５Ａと７２５Ｂで示されており、ソース端子７１３に結合されている。図に示す実施形態では、Ｎ−ドリフト領域７０７は、誘電材料領域７０９とフィールド・プレート７２５によって、Ｎ−ドリフト領域７０７、誘電材料領域７０９、フィールド・プレート７２５が交番する領域がパワー・トランジスタ７０１内で互いの間に介在するように分離されている。
オン状態で、絶縁ゲート７１９は、Ｐ−ボディ領域７１１を横切って、Ｎ＋ソース領域７２１とＮ−ドリフト領域７０７の間に伝導経路を形成するチャネルが絶縁ゲート７１９の近傍に形成されるようにバイアスされる。したがって、ソース電極７１３とドレイン電極７０５の間のＮ−ドリフト領域７０７を介して伝導経路が提供される。オフ状態では、絶縁ゲート７１９は、Ｐ−ボディ領域７１１を貫通する、ソース電極７１３とドレイン電極７０５の間に伝導経路を形成するチャネルが絶縁ゲート７１９の近傍に存在しないようにバイアスされる。
動作に際しては、Ｎ＋ドレイン領域７０３がＮ＋ソース領域７２１に対して比較的小さい電圧でバイアスされると、タップ・エレメント７１５がＮ＋タップ領域７２３とＮ−タップ・ドリフト領域７０８を介してドレイン端子７０５に抵抗結合される。したがって、タップ・エレメント７１５の電圧はドレイン端子７０５の電圧を追跡しており、したがってドレイン端子７０５に流れる電流に比例している。一実施形態では、メイン端子間、すなわちソース端子７１３とドレイン端子７０５の間の電圧の差がピンチ・オフ電圧ＶＰ未満の場合にこのような状態が生じるが、ドレイン端子７０５のバイアスがもっと大きい場合、つまりメイン端子間、すなわちソース端子７１３とドレイン端子７０５の間の電圧の差がピンチ・オフ電圧ＶＰ以上の場合、Ｎ−ドリフト領域７０７やＮ−タップ・ドリフト領域７０８と隣接している誘電領域７０９に配置されているフィールド・プレート７２５によって、Ｎ−ドリフト領域７０７とＮ−タップ・ドリフト７０８の一部の自由電荷キャリアが実質的に、あるいは完全に空乏化する。
タップ・エレメント７１５の電圧は、メイン端子間、すなわちソース端子７１３とドレイン端子７０５の間の電圧の差がＶＰ以上になると、例えば図５に示すように事実上ＶＰに固定される。
以上の詳細な説明では、本発明について、本発明の特定の例示的実施形態を参照して説明したが、本発明のより広義の精神および範囲を逸脱することなく、様々な改変および変更を加えることができることは明らかであろう。したがって本明細書および図は、本発明を制限するものではなく、単に説明を目的としたものとして解釈すべきである。
１０，５０，７０ 電源、２１，８８，６０１，７０１ パワー・トランジスタ（絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ））、２２ 制御エレメント、２３，８３ 制御回路、５２ 電源チップ、５４ 高電圧オフライン・トランジスタ、８２ チップ（電源制御エレメント、制御回路）、８９，９１ メイン端子、９０，６１５，７１５ タップ（タップ・エレメント）、９２ 調整器、９３ 制御端子、９４ タップ端子、９５ スタートアップ回路、９７ ライン・センサ、１０４ パルス幅変調器（ＰＷＭ回路）。

Claims (15)

  1. 第１の伝導形式のドレイン領域と、
    前記第１の伝導形式のソース領域と、
    前記第１の伝導形式のタップ領域と、
    前記ソース領域と隣接した、前記第１の伝導形式と反対の第２の伝導形式のボディ領域と、
    前記ドレイン領域から前記ボディ領域へ延びた前記第１の伝導形式のドリフト領域と、
    前記ドレイン領域から前記タップ領域へ延びた前記第１の伝導形式のタップ・ドリフト領域と、
    前記ボディ領域と隣接した絶縁ゲートとを備えた、高電圧トランジスタ。
  2. 前記ドリフト領域と前記タップ・ドリフト領域の間に配置された、前記第２の伝導形式の半導体領域をさらに備えた、請求項１に記載の高電圧トランジスタ。
  3. 前記ドリフト領域と前記タップ・ドリフト領域の間に配置されたフィールド・プレートをさらに備えた、請求項１に記載の高電圧トランジスタ。
  4. 前記ドレイン領域と前記ソース領域の間の電圧がピンチ・オフ電圧未満である場合、前記タップ領域と前記ソース領域の間の電圧が、前記ドレイン領域と前記ソース領域の間の電圧に比例する、請求項１〜３のいずれかに記載の高電圧トランジスタ。
  5. 前記ドレイン領域と前記ソース領域の間の電圧の差がピンチ・オフ電圧より大きい場合、前記タップ・ドリフト領域が、前記タップ領域と前記ソース領域の間の前記電圧の差をピンチ・オフするように構成された、請求項１〜４のいずれかに記載の高電圧トランジスタ。
  6. 前記ドレイン領域と前記ソース領域の間の電圧の差がピンチ・オフ電圧より大きい場合、前記タップ領域と前記ソース領域の間の電圧が実質的に一定である、請求項１〜５のいずれかに記載の高電圧トランジスタ。
  7. 前記ソース領域に結合されたソース電極と、
    前記ドレイン領域に結合されたドレイン電極と、
    前記絶縁ゲートに結合されたゲート電極とをさらに備えた、請求項１〜６のいずれかに記載の高電圧トランジスタ。
  8. 前記ソース電極は、前記ソース領域と前記フィールド・プレートに結合されている、請求項７に記載の高電圧トランジスタ。
  9. 前記第１の伝導形式がＮ型半導体材料からなり、前記第２の伝導形式がＰ型半導体材料からなる、請求項１〜８のいずれかに記載の高電圧トランジスタ。
  10. 前記第１の伝導形式がＮ型半導体材料から、また、前記第２の伝導形式がＰ型半導体材料からなり、前記フィールド・プレートが二酸化ケイ素からなる誘電材料中に配置された、請求項３に記載の高電圧トランジスタ。
  11. 前記タップ・ドリフト領域が、前記ドリフト領域と実質的に類似した構造およびドーピング・プロファイルを有する、請求項１〜１０のいずれかに記載の高電圧トランジスタ。
  12. 前記タップ・ドリフト領域が、前記ドリフト領域とは異なる構造を有する、請求項１〜
    １０のいずれかに記載の高電圧トランジスタ。
  13. 前記タップ・ドリフト領域が、前記ドリフト領域とは異なる寸法を有する、請求項１〜１０のいずれかに記載の高電圧トランジスタ。
  14. 前記タップ・ドリフト領域が、前記ドリフト領域とは異なるドーピング・プロファイルを有する、請求項１〜１０のいずれかに記載の高電圧トランジスタ。
  15. 請求項１〜１４のいずれかに記載された高電圧トランジスタを含み、第１のメイン端子と、第２のメイン端子と、制御端子と、タップ端子とを有するパワー・トランジスタと、
    前記パワー・トランジスタの前記制御端子と前記タップ端子に結合された制御回路とを備え、
    前記制御回路に電力を提供するため、前記パワー・トランジスタの前記タップ端子を通じて前記制御回路に引き込まれて提供される電流が、前記パワー・トランジスタの前記第１と第２のメイン端子のうちの少なくとも１つから前記タップ端子を通じて引き出される、電源制御エレメント。
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