JP4693729B2 - 電圧検出回路並びにそれを備えた電源装置、スイッチングレギュレータ装置及び電子機器 - Google Patents

Description

本発明は、電圧のゼロクロス又は瞬時停電を検出するための電圧検出回路並びにそれを備えた電源装置、スイッチングレギュレータ装置及び電子機器に関する。

従来例のＡＣ電源のゼロクロス検出回路が、特許文献１に開示されている。従来例のＡＣ電源のゼロクロス検出回路は、発光ダイオードと受光トランジスタとからなり、ＡＣ電源により前記発光ダイオードに電流が流されるフォトカプラと、このフォトカプラの前記受光トランジスタのオン／オフによる信号でトリガされるモノステープルマルチバイブレータと、このマルチバイブレータの出力信号を入力とし、出力を前記ＡＣ電源のゼロクロス検出結果とするフェーズロックループ回路とを備える。

上記従来例のＡＣ電源のゼロクロス検出回路では、２つのフォトカプラを用いて、ＡＣ電源が接続される一次側（発光ダイオード側）と、回路が接続される二次側（受光トランジスタ側）とを絶縁する構成であった。

特開平２−２２３２１８号公報（第１図、第３図）。

しかしながら、上記従来例のＡＣ電源のゼロクロス検出回路では、フォトカプラの一次側から二次側へ信号を伝達させるためには、発光ダイオードに規定値以上の駆動電流を流す必要がある。近年、電子機器のＡＣプラグが電源コンセントに差し込まれた状態で、電子機器本体を使用していない時の待機時消費電力の低減が求められているが、従来例のゼロクロス検出回路では、発光ダイオードに常時駆動電流を流し続けるため、ゼロクロス検出回路を搭載する電子機器の待機時消費電力を低下させることが困難である、という問題があった。

本発明の目的は以上の問題点を解決し、従来例に比較して、待機時消費電力を低減する電圧検出回路を提供することにある。

第１の発明に係る電圧検出回路は、入力端子を介して入力された所定の周期で変化する交流電圧を、所定のピンチオフ電圧にピンチオフする接合型電界効果トランジスタと、前記ピンチオフされた交流電圧が所定の基準電圧値を超えるか否かを検出し、当該検出結果を示す検出信号を出力する比較手段と、前記検出信号を所定の信号形式に変換して出力する信号処理回路と、交流電圧を整流した後段の接地電位を電圧検出回路の基準電位として用い、前記所定の周期で変化する交流電圧の値が前記電圧検出回路の基準電位より低くなる期間において、前記入力端子と接合型電界効果トランジスタの間に逆電流素子デバイスが直列に電気的接続され、前記基準電位から前記入力端子への方向に電流が逆流することを防止する逆電流防止手段とを備えたことを特徴とする。

また、上記電圧検出回路において、前記信号処理回路は、前記検出信号を所定のパルス幅を有するパルス信号に変換して出力してもよい。ここで、前記信号処理回路は、前記パルス信号のパルス幅を変更するパルス幅設定回路を備えてもよい。

さらに、上記電圧検出回路において、前記信号処理回路は、前記所定の周期で変化する交流電圧が前記電圧検出回路の基準電位でクロスするタイミングでオンとなる信号を出力してもよい。

またさらに、上記電圧検出回路において、前記信号処理回路は、前記所定の周期で変化する交流電圧の振幅値の低下によりオンとなる信号を出力してもよい。

また、上記電圧検出回路は、モノリシック集積回路上に構成され、６ピン以上でかつ１０ピン以下のパッケージに搭載されてもよい。

さらに、上記電圧検出回路において、前記比較手段は、前記所定の基準電圧値をしきい値とするロジックインバータ回路であってもよい。

第２の発明に係る電源装置は、前記入力された所定の周期で変化する交流電圧を直流電圧に変換する変換手段を備えた電源装置において、上記電圧検出回路を備えたことを特徴とする。

第３の発明に係るスイッチングレギュレータ装置は、外部から入力された所定の周期で変化する交流電圧を直流電圧に変換して負荷に出力するスイッチングレギュレータ装置において、上記電源装置を備えたことを特徴とする。

第４の発明に係る電子機器は、上記スイッチングレギュレータ装置を備えたことを特徴とする。

本発明に係る電圧検出回路並びにそれを備えた電源装置、スイッチングレギュレータ装置及び電子機器によれば、接合型電界効果トランジスタを備えることにより、比較手段の入力インピーダンスを高くすることができ、入力端子に流れこむ電流を低減できるので、従来例に比較して、電圧検出回路並びにそれを備えた電源装置、スイッチングレギュレータ装置及び電子機器の待機時消費電力を低減できる。

また、電圧検出回路が逆電流防止手段をさらに備えることにより、所定の周期で変化する交流電圧の値が電圧検出回路の基準電位より低くなる期間において、入力端子へ電流が逆流することを防止し、動作を安定させるとともに、逆電流による消費電力の増加を防止できる。

さらに、電圧検出回路の信号処理回路は、例えば、比較手段から入力された信号を所定のパルス幅を有するパルス信号を出力することができる。また、信号処理回路がパルス幅設定回路を備えることにより、パルス信号のパルス幅を所望のパルス幅に設定することができる。

またさらに、電圧検出回路の信号処理回路が所定の周期で変化する交流電圧が電圧検出回路の基準電位でクロスするタイミングでオンとなる信号を出力することにより、例えば、所定の周期で変化する電圧がゼロクロスするタイミングを検出することができる。

また、電圧検出回路の信号処理回路が所定の周期で変化する交流電圧の振幅値の低下によりオンとなる信号を出力することにより、例えば、停電及び瞬時停電等を検出することができる。

さらに、電圧検出回路をモノリシック集積回路上に構成し、６ピン以上でかつ１０ピン以下のパッケージに搭載することにより、電圧検出回路並びにそれを備えた電源装置、スイッチングレギュレータ装置及び電子機器を小型化できる。

またさらに、電圧検出回路の比較手段として、所定の基準電圧値をしきい値とするロジックインバータ回路を用いることにより、電圧検出回路並びにそれを備えた電源装置、スイッチングレギュレータ装置及び電子機器の消費電力を低減できる。

また、電源装置が変換手段の出力側に整流手段をさらに備えることにより、電圧検出回路並びにそれを備えた電源装置、スイッチングレギュレータ装置及び電子機器を小型化できる。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

第１の実施形態．
図１は、本発明の第１の実施形態に係る電源装置の構成を示す回路図を示す。図１において、電源装置は、交流電源１と、ノイズフィルタ２と、全波整流回路３と、ソリッドステートリレー（以下、ＳＳＲという。）４と、電解コンデンサ５と、交流電源電圧検出回路８とを備えて構成される。

交流電源１は、一定周波数のサイン波のＡＣ電圧Ｖａｃ（例えば、２００Ｖ）を供給する。ノイズフィルタ２は、交流電源１の両端に接続され、ＡＣ電圧Ｖａｃに含まれるノイズを除去した後、全波整流回路３に出力する。全波整流回路３は、ノイズフィルタ２の後段に接続され、４つのダイオードをブリッジ型に接続することによって構成され、ＡＣ電圧ＶａｃをＤＣ電圧に変換して出力する。全波整流回路３により変換されたＤＣ電圧は、全波整流回路３の両端に接続された電解コンデンサ５により平滑される。ＳＳＲ４は、交流電源１の電源が投入されたときの突入電流を制限するために、全波整流回路３と電解コンデンサ５の高電位側との間に接続され、外部から入力される信号Ｓｒによりオン及びオフを制御される。電界コンデンサ５の両端にそれぞれ接続される接続端子６及び７には、ＤＣ電圧を電源電圧とする各種電子機器等の図示しない負荷が接続される。図１の交流電源電圧検出回路においては、接続端子７は接地され、各種電子機器等の基準電位として機能する。なお、本実施形態において、交流電源電圧検出回路はノイズフィルタ２及びＳＳＲ４を備えるが、ノイズフィルタ２及びＳＳＲ４は必ずしも設けなくてもよい。

交流電源電圧検出回路８は、レギュレータ９と、交流電圧検出回路１０と、信号処理回路１１と、入力端子ＴＲ，ＴＳ，Ｔａと、出力端子Ｔｏｕｔと、電源端子Ｔｄｄと、接地端子ＧＮＤとを備える。交流電源電圧検出回路８は、半導体デバイスでモノリシック集積回路上に構成され、図１４に示すような、チップパッケージに搭載される。図１４のチップパッケージのピン数は、入力端子ＴＲ，ＴＳ，Ｔａ、接地端子ＧＮＤ、電源端子Ｔｄｄ、出力端子Ｔｏｕｔが各１ピンと、空きピンＮＣ（Non Connect）が４ピンで、計１０ピンであるが、空きピンＮＣは無くても良く、６ピン以上であれば、交流電源電圧検出回路８を搭載できる。

入力端子ＴＲ及びＴＳは、それぞれ交流電源１の高電位側（Ｒ相）及び低電位側（Ｓ相）に接続され、入力端子Ｔａは、全波整流回路３とＳＳＲ４との間に接続される。レギュレータ９は、入力端子Ｔａから入力した電圧を用いて、交流電源電圧検出回路８の電源電圧Ｖｄｄと、基準電圧Ｖｒｅｆ１（例えば、１０Ｖ）とを生成して出力する電圧可変回路である。電源端子Ｔｄｄにはレギュレータ９により生成された電源電圧Ｖｄｄが印加され、接地端子ＧＮＤは接地される。電源端子Ｔｄｄと接地端子ＧＮＤとの間には、回路動作を安定させるためのコンデンサ１１が接続される。

交流電圧検出回路１０は、逆電流阻止ダイオード２２Ｒ，２２Ｓと、抵抗２１Ｒ，２１Ｓと、電流制限抵抗２３Ｒ，２３Ｓと、接合型電界効果トランジスタ（以下、ＪＦＥＴ（Junction Field Effect Transistor）という。）２４ａ及び金属酸化膜半導体電界効果トランジスタ（以下、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）という。）２４ｂからなるＪＦＥＴ回路２４Ｒと、ＪＦＥＴ２５ａ及びＭＯＳＦＥＴ２５ｂからなるＪＦＥＴ回路２５Ｓと、比較器２６Ｒ，２６Ｓとを備えて構成される。

逆電流阻止ダイオード２２Ｒのアノード端子は入力端子ＴＲに接続され、そのカソード端子は電流制限抵抗２３Ｒの一端に接続される。抵抗２１Ｒは逆電流阻止ダイオード２２Ｒと並列に接続される。逆電流阻止ダイオード２２Ｒは、交流電圧Ｖａｃの値が接地電位より低くなる期間において、接地電位から入力端子ＴＲへ電流が逆流することを防止する。電流制限抵抗２３Ｒの他端はＪＦＥＴ２４ａのドレイン端子に接続される。ＪＦＥＴ２４ａ及びＭＯＳＦＥＴ２４ｂのゲート端子は接地電位に短絡され、ＪＦＥＴ２４ａのソース端子はＭＯＳＦＥＴ２４ｂのドレイン端子に接続され、ＭＯＳＦＥＴ２４ｂのソース端子は接地される。ＪＦＥＴ２４ａ及びＭＯＳＦＥＴ２４ｂの接続点は比較器２６Ｒの非反転入力端子（＋）に接続される。比較器２６Ｒの反転入力端子（−）には、レギュレータ９により生成された基準電圧Ｖｒｅｆ１が入力される。比較器２６Ｒは、基準電圧Ｖｒｅｆ１と、ＪＦＥＴ２４ａ及びＭＯＳＦＥＴ２４ｂの接続点電圧ＶｉｎＲとを比較し、比較結果を信号処理回路１１に出力する。

また、同様に、逆電流阻止ダイオード２２Ｓのアノード端子は入力端子ＴＳに接続され、そのカソード端子は電流制限抵抗２３Ｓの一端に接続される。抵抗２１Ｓは逆電流阻止ダイオード２２Ｓと並列に接続される。逆電流阻止ダイオード２２Ｓは、交流電圧Ｖａｃの値が接地電位より低くなる期間において、接地電位から入力端子ＴＳへ電流が逆流することを防止する。電流制限抵抗２３Ｓの他端はＪＦＥＴ２５ａのドレイン端子に接続される。ＪＦＥＴ２５ａ及びＭＯＳＦＥＴ２５ｂのゲート端子は接地電位に短絡され、ＪＦＥＴ２５ａのソース端子はＭＯＳＦＥＴ２５ｂのドレイン端子に接続され、ＭＯＳＦＥＴ２５ｂのソース端子は接地される。ＪＦＥＴ２５ａ及びＭＯＳＦＥＴ２５ｂの接続点は比較器２６Ｓの非反転入力端子（＋）に接続される。比較器２６Ｓの反転入力端子（−）には、レギュレータ９により生成された基準電圧Ｖｒｅｆ１が入力される。比較器２６Ｓは、基準電圧Ｖｒｅｆ１と、ＪＦＥＴ２５ａ及びＭＯＳＦＥＴ２５ｂの接続点電圧ＶｉｎＳとを比較し、比較結果を信号処理回路１１に出力する。

ここで、図３に、図１のＪＦＥＴ回路２４Ｒの入出力特性図を示す。図３では、ＪＦＥＴ回路２４Ｒを例に取って説明するが、ＪＦＥＴ回路２５Ｓも同様の入出力特性を有する。ＪＦＥＴ回路２４Ｒは、ＪＦＥＴ回路２４ＲのＪＦＥＴ２４ａのソース端子に印加される電圧ＶＲｉｎを入力電圧とし、ＪＦＥＴ２４ａのソース端子とＭＯＳＦＥＴ２４ｂのドレイン端子との接続点電圧ＶｉｎＲを出力電圧とする。図３に示すように、出力電圧ＶｉｎＲは、入力電圧ＶＲｉｎがＪＦＥＴ２４ａのピンチオフ電圧Ｖｐｏｆｆ以下であるときは、入力電圧ＶＲｉｎとほぼ等しい電圧であるが、入力電圧ＶＲｉｎがピンチオフ電圧Ｖｐｏｆｆを超えると、ほぼ一定のピンチオフ電圧Ｖｐｏｆｆに保持される。ピンチオフ電圧Ｖｐｏｆｆは、ＭＯＳＦＥＴの形状及び電荷数等の電気的特性に応じて、数Ｖ〜１００Ｖ程度に設定することが好ましいが、交流電圧Ｖａｃの最大電圧値以下の所望の値に設定されてよい。

図１に戻って、交流電源電圧検出回路８の構成の説明を続ける。比較器２６Ｒは、上記ＪＦＥＴ回路２４Ｒから出力される電圧ＶｉｎＲと基準電圧Ｖｒｅｆ１とを入力し、電圧ＶｉｎＲが基準電圧Ｖｒｅｆ１より大きいときハイレベル電圧を出力し、電圧ＶｉｎＲが基準電圧Ｖｒｅｆ１以下であるときロウレベル電圧を出力する。同様に、比較器２６Ｓは、上記ＪＦＥＴ回路２５Ｒから出力される電圧ＶｉｎＳと基準電圧Ｖｒｅｆ１とを入力し、電圧ＶｉｎＳが基準電圧Ｖｒｅｆ１より大きいときハイレベル電圧を出力し、電圧ＶｉｎＳが基準電圧Ｖｒｅｆ１以下であるときロウレベル電圧を出力する。従って、比較器２６Ｒ及び２６Ｓはそれぞれ交流電圧ＶａｃのＲ相及びＳ相に間接的に接続されているので、比較器２６Ｒ及び２６Ｓの出力信号は、交流電圧Ｖａｃの半周期（１８０度）毎に交互にロジックレベルが反転するような信号となる。このとき、比較器２６Ｒ，２６Ｓの入力端子は、ＪＦＥＴ２４ａ，２５ａ及びＭＯＳＦＥＴ２４ｂ，２５ｂによりハイインピーダンスに維持される。その結果、交流電圧Ｖａｃが高くなった場合でも、入力端子ＴＲに流れ込む電流値はほぼゼロとみなせるので、交流電圧検出回路１０での消費電力はほぼゼロと考えることができる。

信号処理回路１１は、パルス幅設定回路２７と、ＮＯＲ回路２８と、ＮＡＮＤ回路２９と、インバータ回路３０とを備えて構成される。パルス幅設定回路２７は、交流電圧検出回路１０の比較器２６Ｒ又は２６Ｓから入力したパルス信号のパルス幅を、所定のパルス幅に変更して出力する。ＮＯＲ回路２８は、入力された交流電圧検出回路１０の比較器２６Ｒ及び２６Ｓからのパルス信号に応じて演算し、演算結果を出力する。ＮＡＮＤ回路２９は、入力されたＮＯＲ回路２８からの出力信号と、パルス幅設定回路２７からの出力信号とに応じて演算し、演算結果を出力する。インバータ回路３０は、入力されたＮＡＮＤ回路２９からの出力信号を反転して、出力端子Ｔｏｕｔから出力する。従って、出力端子Ｔｏｕｔから出力される信号Ｖｏｕｔは、交流電圧Ｖａｃの各相の電圧がゼロクロスするタイミングでオンとなる所定のパルス幅を有するパルス信号となる。この信号は、電源装置に接続された各種電子機器にゼロクロス検出信号として出力され、電源投入、電源遮断、信号処理、周波数の検出、タイミング制御等を実施する目的で利用される。

この交流電源電圧検出回路８では、レギュレータ９の消費電力と信号処理回路１３の消費電力のみで交流電圧のゼロクロスを検出できるので、１ｍＷ以下の電力で動作させることができ、低消費電力であり、待機時消費電力を低減できる。

図２は、図１の電源装置の各部の信号を示す動作波形図である。図２（ａ）は交流電源１から出力される交流電圧Ｖａｃを示し、図２（ｂ）は交流電源電圧検出回路８の入力端子Ｔａの電圧Ｖａを示し、図２（ｃ）は接続端子６の電圧ＶＰＮを示し、図２（ｄ）は交流電源電圧検出回路８の入力端子ＴＲの電圧ＶＲを示し、図２（ｅ）は交流電源電圧検出回路８の入力端子ＴＳの電圧ＶＳを示し、図２（ｆ）はレギュレータ９で生成される交流電源電圧検出回路８の電源電圧Ｖｄｄを示し、図２（ｇ）は交流電源電圧検出回路８の出力端子Ｔｏｕｔの電圧Ｖｏｕｔを示す。また、図２（ｄ）において、比較器２６Ｒの非反転入力端子（＋）に入力される電圧ＶｉｎＲが破線で示され、図２（ｅ）において、比較器２６Ｓの非反転入力端子（＋）に入力される電圧ＶｉｎＳが破線で示され、図２（ｄ）〜（ｆ）において、レギュレータ９で生成される基準電圧Ｖｒｅｆ１が一点鎖線で示されている。

図１の電源装置では、交流電源１が図２（ａ）に示されるような交流電源Ｖａｃを出力すると、図２（ｂ）に示すように、全波整流回路３により交流電源Ｖａｃの全サイクルが正方向の電流に変換される。レギュレータ９は、この変換された電圧Ｖａを入力端子Ｔａから入力して、図２（ｆ）に実線で示すような交流電源電圧検出回路８の電源電圧Ｖｄｄと、図２（ｄ）〜（ｆ）に一点鎖線で示すような基準電圧Ｖｒｅｆ１とを生成する。また、図２（ｃ）に示すように、電源起動後、所定時間が経過して出力波形が安定すると、ＳＳＲ４への信号Ｓｒをオンとすることによって、接続端子６の電圧ＶＰＮがロウレベル電圧からハイレベル電圧となり、接続端子６及び７に接続された各種電子機器に直流電圧が印加される。さらに、図２（ｄ）に示すように、入力端子ＴＲから入力される電圧ＶＲがＪＦＥＴ２４ａによりピンチオフされ、電圧ＶｉｎＲが比較器２６Ｒの非反転入力端子（＋）に入力される。比較器２６Ｒは、電圧ＶｉｎＲと基準電圧Ｖｒｅｆ１とを比較し、電圧ＶｉｎＲが基準電圧Ｖｒｅｆ１より大きい場合にハイレベル電圧で、電圧ＶｉｎＲが基準電圧Ｖｒｅｆ１以下である場合にロウレベル電圧である信号を出力する。同様に、図２（ｅ）に示すように、入力端子ＴＳから入力される電圧ＶＳがＪＦＥＴ２５ａによりピンチオフされ、電圧ＶｉｎＳが比較器２６Ｓの非反転入力端子（＋）に入力される。比較器２６Ｓは、電圧ＶｉｎＳと基準電圧Ｖｒｅｆ１とを比較し、電圧ＶｉｎＳが基準電圧Ｖｒｅｆ１より大きい場合にハイレベル電圧となり、電圧ＶｉｎＳが基準電圧Ｖｒｅｆ１以下である場合にロウレベル電圧となる信号を出力する。比較器２６Ｒ及び２６Ｓからの出力信号は、信号処理回路１１により処理されたのち、図２（ｇ）に示すようなゼロクロス検出信号である電圧Ｖｏｕｔが出力端子Ｔｏｕｔから出力される。

以上説明したように、本実施形態に係る電源装置によれば、交流電圧ＶａｃをＪＦＥＴ２４ａ，２５ａのピンチオフ電圧Ｖｐｏｆｆにより検出するため、交流電源電圧検出回路８の消費電力は、比較器２６Ｒ，２６Ｓの入力端子をハイインピーダンスにすることができ、入力端子ＴＲ，ＴＳに流れこむ電流を低減できるので、電源装置全体の待機時消費電力を低減できる。例えば、フォトカプラや抵抗により交流電源電圧を検出する方式においては、交流電圧検出回路には必ず電流を供給する必要があり、実使用上の条件により供給する電流値を小さくするには限界があり、待機時の消費電力を低減させるには限界があった。しかし、本交流電圧検出回路では、ＪＦＥＴ２４ａ，２５ａのピンチオフ電圧Ｖｐｏｆｆにより交流電圧Ｖａｃを検出するので、交流電源電圧検出回路８の交流電圧検出回路１０の消費電力をほぼ０にまで低減でき、電源装置全体の消費電力を低減できる。

また、フォトカプラや抵抗を利用した交流電圧検出方式では、外部回路部品定数のバラツキや入力ＡＣ電圧値によって、検出電圧が変動し、高精度化することが困難であった。例えば、従来例のフォトカプラを用いたＡＣ電源のゼロクロス検出回路では、ＡＣ電源の検出電圧値の精度は、フォトカプラの一次側から二次側への変換効率に大きく影響を受けるが、一般的なフォトカプラの変換効率は下限値と上限値間に５００％〜１０００％程度のバラツキが存在し、検出電圧値の精度が悪い。本実施形態に係る電源装置においては、交流電源電圧検出回路８内のレギュレータ９により電源電圧Ｖｄｄ及び基準電圧Ｖｒｅｆ１を形成し、ＪＦＥＴ２４ａ，２５ａのピンチオフ電圧Ｖｐｏｆｆにより交流電圧Ｖａｃを検出するので、外部回路部品定数のばらつきや入力されるＡＣ電圧値に関係なく高精度に交流電圧Ｖａｃのゼロクロスを検出できる。さらに、交流電圧Ｖａｃが１００Ｖ及び２００Ｖ等で切り替わった場合でも外部部品定数の変更する必要がない。

またさらに、交流電源電圧検出回路８は、逆電流阻止ダイオード２２Ｒ，２２Ｓを備えるので、交流電圧Ｖａｃの値が接地電位より低くなる期間において、接地電位から入力端子ＴＲ，ＴＳへ電流が逆流することを防止し、交流電源電圧検出回路８の動作を安定させるとともに、逆電流による消費電力の増加を防止できる。

また、信号処理回路１１は、パルス幅設定回路２７を備えることにより、パルス信号のパルス幅を所望のパルス幅に設定することができる。

また、フォトカプラや抵抗を利用した交流電圧検出方式では、多数の電子部品で回路構成されているため、プリント基板上の実装スペースを小さくすることが困難であった。しかし、本交流電源電圧検出回路８は、半導体デバイスでモノリシック集積回路上に交流電源電圧検出回路８を構成され、６ピン以上かつ１０ピン以下の小型パッケージに搭載されて１チップ化されるため、プリント基板上での実装スペースを極めて小さくすることが可能となり、汎用性を高めることができる。

第２の実施形態．
図４は、本発明の第２の実施形態に係る電源装置の構成を示す回路図である。図４において、電源装置は、図１の交流電源電圧検出回路８に代えて交流電源電圧検出回路８Ａを備えた点において、図１に示した第１の実施形態に係る電源装置とは異なる。交流電源電圧検出回路８Ａは、図１のレギュレータ９に代えてレギュレータ９Ａを備えた点、交流電圧検出回路１０に代えて交流電圧検出回路１０Ａを備えた点、抵抗４３Ｒ，４４Ｒ，４３Ｓ，４４Ｓと、比較器４５Ｒ，４５Ｓと、信号処理回路１３をさらに備えた点において、図１の交流電源電圧検出回路８とは異なる。交流電圧検出回路１０Ａは、抵抗４１Ｒ，４２Ｒ，４１Ｓ，４２Ｓをさらに備えた点において図１の交流電圧検出回路１０とは異なる。それ以外の点については、第１の実施形態に係る電源装置と同様であるため、同一符号を付した構成要素についての詳細な説明は省略する。

本実施形態に係る交流電源電圧検出回路８Ａは、ゼロクロスを検出するだけでなく停電又は瞬時停電等の交流電圧Ｖａｃの振幅値の低下をも検出するため、ＪＦＥＴ２４ａ，２５ａの各ピンチオフ電圧Ｖｐｏｆｆは、第１の実施形態に係る交流電源電圧検出回路８のＪＦＥＴ２４ａ，２５ａの各ピンチオフ電圧Ｖｐｏｆｆよりも高い電圧（例えば１００Ｖ）に設定されることが望ましい。

レギュレータ９Ａは、入力端子Ｔａから入力された電圧Ｖａを用いて、交流電源電圧検出回路８Ａの電源電圧Ｖｄｄ、基準電圧Ｖｒｅｆ１、及び、基準電圧Ｖｒｅｆ１とは異なる基準電圧Ｖｒｅｆ２を生成して出力する電圧可変回路である。交流電圧検出回路１０Ａにおいて、抵抗４１Ｒ及び４２Ｒの直列回路が、ＪＦＥＴ２４ａ及びＭＯＳＦＥＴ２４ｂの接続点と接地電位との間に接続され、抵抗４１Ｒ及び４２Ｒの接続点が比較器２６Ｒの非反転入力端子（＋）に接続される。同様に、抵抗４１Ｓ及び４２Ｓの直列回路が、ＪＦＥＴ２５ａ及びＭＯＳＦＥＴ２５ｂの接続点と接地電位との間に接続され、抵抗４１Ｓ及び４２Ｓの接続点が比較器２６Ｓの非反転入力端子（＋）に接続される。

また、抵抗４３Ｒ及び４４Ｒの直列回路が、ＪＦＥＴ２４ａ及びＭＯＳＦＥＴ２４ｂの接続点と接地電位との間に接続され、抵抗４３Ｒ及び４４Ｒの接続点が比較器４５Ｒの非反転入力端子（＋）に接続される。比較器４５Ｒの反転入力端子（−）には、レギュレータ９Ａにより生成された基準電圧Ｖｒｅｆ２が入力される。比較器４５Ｒは、基準電圧Ｖｒｅｆ２と、ＪＦＥＴ２４ａ及びＭＯＳＦＥＴ２４ｂの接続点電圧ＶｉｎＲとを比較し、比較結果を信号処理回路１３に出力する。同様に、抵抗４３Ｓ及び４４Ｓの直列回路が、ＪＦＥＴ２５ａ及びＭＯＳＦＥＴ２５ｂの接続点と接地電位との間に接続され、抵抗４３Ｓ及び４４Ｓの接続点が比較器４５Ｓの非反転入力端子（＋）に接続される。比較器４５Ｓの反転入力端子（−）には、レギュレータ９Ａにより生成された基準電圧Ｖｒｅｆ２が入力される。比較器４５Ｓは、基準電圧Ｖｒｅｆ２と、ＪＦＥＴ２５ａ及びＭＯＳＦＥＴ２５ｂの接続点電圧ＶｉｎＳとを比較し、比較結果を信号処理回路１３に出力する。

信号処理回路１３は、インバータ回路４６Ｒ，４６Ｓ，４９と、遅延回路４７Ｒ，４７Ｓと、ＮＯＲ回路４８とを備えて構成される。信号処理回路１１が交流電圧Ｖａｃのゼロクロス検出信号を出力するのに対して、信号処理回路１３は、交流電圧Ｖａｃの停電及び瞬時停電検出信号を出力するための回路である。インバータ回路４６Ｒ，４６Ｓは、それぞれ比較器４６Ｒ，４６Ｓから入力された信号を反転した後、それぞれ遅延回路４７Ｒ，４７Ｓに出力する。遅延回路４７Ｒ，４７Ｓは、入力した信号の立ち上がりタイミングをそれぞれ所定の遅延時間だけ遅延させた後、ＮＯＲ回路４８に出力する。ＮＯＲ回路４８は、遅延回路４７Ｒ，４７Ｓからの両出力信号を入力し、ＮＯＲ演算を行って、演算結果を出力する。インバータ回路４９は、ＮＯＲ回路４８からの出力信号を反転し、出力端子Ｔｏｕｔ２から反転結果である出力電圧Ｖｏｕｔを出力する。

上記構成において、抵抗４１Ｒ，４２Ｒと、抵抗４１Ｓ，４２Ｓと、抵抗４３Ｒ，４４Ｒと、抵抗４３Ｓ，４４Ｓとによってそれぞれ構成される分圧回路によって、ＪＦＥＴ２４ａ，２５ａの各接続点電圧ＶｉｎＲ，ＶｉｎＳは、各所望の電圧ＶｉｎＲ２，ＶｉｎＳ２に分圧されて比較器２６Ｒ，２６Ｓ，４５Ｒ，４５Ｓにそれぞれ入力される。本実施形態においては、説明を簡易にするために、各分圧回路はそれぞれ互いに同じ分圧比に設定されているものとするが、ゼロクロスを検出するか、停電及び瞬時停電を検出するかに応じて各分圧回路の分圧比を異なる値に設定してもよい。比較器２６Ｒ，２６Ｓは、基準電圧Ｖｒｅｆ１（例えば、１０Ｖ）と、それぞれ上記各接続点電圧ＶｉｎＲ，ＶｉｎＳが分圧された電圧ＶｉｎＲ２，ＶｉｎＳ２と比較し、信号処理回路１１は、交流電圧Ｖａｃのゼロクロス検出信号を出力する。ゼロクロスの検出については、第１の実施形態において既に詳細に説明した。比較器４５Ｒ，４５Ｓは、基準電圧Ｖｒｅｆ２（例えば、９５Ｖ）と、上記各電圧ＶｉｎＲ２，ＶｉｎＳ２とを比較し、その分圧された電圧が基準電圧Ｖｒｅｆ２よりも大きいときにハイレベル電圧となり、その分圧された電圧が基準電圧Ｖｒｅｆ２以下であるときにロウレベル電圧となる信号を出力する。比較器４５Ｒ，４５Ｓの出力信号は、信号処理回路１３により信号処理された後、出力端子Ｔｏｕｔ２から停電検出信号として出力される。出力端子Ｔｏｕｔ２に接続された各種電子機器は、この停電検出信号がロウレベル電圧となることで、交流電圧Ｖａｃが低下して停電又は瞬時停電が起こっている可能性があることを通知され、安全に電源遮断等の処理を行う。

図５は、図４の電源装置の各部の信号を示す動作波形図である。図５（ａ）は交流電源１から出力される交流電圧Ｖａｃを示し、図５（ｂ）は交流電源電圧検出回路８Ａの入力端子Ｔａの電圧Ｖａを示し、図５（ｃ）は接続端子６の電圧ＶＰＮを示し、図５（ｄ）は交流電源電圧検出回路８Ａの入力端子ＴＲの電圧ＶＲを示し、図５（ｅ）は交流電源電圧検出回路８Ａの入力端子ＴＳの電圧ＶＳを示し、図５（ｆ）はレギュレータ９Ａで生成される交流電源電圧検出回路８Ａの電源電圧Ｖｄｄを示し、図５（ｇ）は交流電源電圧検出回路８Ａの出力端子Ｔｏｕｔの電圧Ｖｏｕｔを示し、図５（ｈ）は交流電源電圧検出回路８Ａの出力端子Ｔｏｕｔ２の電圧Ｖｏｕｔ２を示す。また、図５（ｄ）において、比較器２６Ｒの非反転入力端子（＋）に入力される電圧ＶｉｎＲ２が破線で示され、図５（ｅ）において、比較器２６Ｓの非反転入力端子（＋）に入力される電圧ＶｉｎＳ２が破線で示され、図５（ｄ）〜（ｆ）において、レギュレータ９Ａで生成される基準電圧Ｖｒｅｆ１が一点鎖線で示され、レギュレータ９Ａで生成される基準電圧Ｖｒｅｆ２が二点鎖線で示されている。

電源装置は、図５（ａ）に示すように、交流電源１からの交流電圧Ｖａｃが停電又は瞬時停電により一時的に低い電圧となったとき、図５（ｂ）、（ｄ）及び（ｅ）に示すように、入力端子Ｔａの電圧Ｖａ、入力端子ＴＲの電圧ＶＲ、及び、入力端子ＴＳの電圧ＶＳも同様に低い電圧となる。比較器４５Ｒ，４５Ｓにより、電圧ＶｉｎＲ２及びＶｉｎＳ２と基準電圧Ｖｒｅｆ２とがそれぞれ比較され、その結果、図５（ｈ）に示すように、電圧ＶｉｎＲ２，ＶｉｎＳ２が基準電圧Ｖｒｅｆ２以下になったとき、電圧Ｖｏｕｔ２はロウレベル電圧となる。

以上説明したように、本実施形態に係る交流電源電圧検出回路８Ａによれば、第１の実施形態に係る交流電源電圧検出回路８における交流電圧Ｖａｃのゼロクロスの検出に加えて、交流電圧Ｖａｃの停電又は瞬時停電を検出することができる。

なお、本実施形態において、信号処理回路１３の回路構成は一例であり、図５において、出力端子Ｖｏｕｔ２の出力は、停電又は瞬時停電を検出した場合にのみロウレベル電圧となる連続信号であった。しかし、本発明はこの構成に限らず、例えば、ゼロクロス検出信号と同様に、出力端子Ｖｏｕｔ２の出力をパルス信号としてもよい。この場合、電源装置に接続されている各種電子機器側で電圧Ｖｏｕｔ２をモニタして所定時間内のパルス数をカウントすることにより、交流電圧Ｖａｃの停電又は瞬時停電を検知することが可能である。出力端子Ｖｏｕｔ，Ｖｏｕｔ２に接続される各種電子機器に応じて、信号処理回路１３の回路構成により他の所望の形式の信号に変換して出力してもよい。

また、本実施形態において、ゼロクロスの検出と、停電又は瞬時停電の検出とを両方行った。しかし、本発明はこの構成に限らず、停電又は瞬時停電の検出のみを行う構成であってもよい。

第３の実施形態．
図６は、本発明の第３の実施形態の交流電源電圧検出回路の回路図である。図６において、電源装置は、図１の交流電源電圧検出回路８に代えて交流電源電圧検出回路８Ｂを備えた点において、図１に示した第１の実施形態に係る電源装置とは異なる。交流電源電圧検出回路８Ｂは、交流電圧検出回路１０に代えて交流電圧検出回路１０Ｂを備えた点、信号処理回路１１に代えて信号処理回路１１Ａを備えた点、図１の入力端子ＴＳを除いた点において、図１の交流電源電圧検出回路８とは異なる。交流電圧検出回路１０Ｂは、図１の抵抗２１Ｓと、逆電流阻止ダイオード２２Ｓと、電流制限抵抗２３Ｒと、ＪＦＥＴ２５ａと、ＭＯＳＦＥＴ２５ｂと、比較器２６Ｓとを除いた点において、図１の交流電圧検出回路１０とは異なる。信号処理回路１１Ａは、図１のＮＯＲ回路２８に代えて、インバータ回路５０を備えた点、及び、図１のパルス幅設定回路２７に換えてパルス幅設定回路２７Ａを備えた点において、図１の信号処理回路１１とは異なる。パルス幅設定回路２７Ａは、交流電圧検出回路１０Ｂの比較器２６Ｒから入力したパルス信号のパルス幅を、所定のパルス幅に変更して出力する。それ以外の点については、第１の実施形態に係る電源装置と同様であるため、同一符号を付した構成要素についての詳細な説明は省略する。

本実施形態の交流電源電圧検出回路８Ｂは、交流電圧ＶａｃのＲ相及びＳ相の両相の電圧を検出するのではなく、Ｒ相のみの電圧を検出する。

図７は、図６の電源装置の各部の信号を示す動作波形図である。図７（ａ）は交流電源１から出力される交流電圧Ｖａｃを示し、図７（ｂ）は交流電源電圧検出回路８Ｂの入力端子Ｔａの電圧Ｖａを示し、図７（ｃ）は接続端子６の電圧ＶＰＮを示し、図７（ｄ）は交流電源電圧検出回路８Ｂの入力端子ＴＲの電圧ＶＲを示し、図７（ｅ）はレギュレータ９で生成される交流電源電圧検出回路８Ｂの電源電圧Ｖｄｄを示し、図７（ｆ）は交流電源電圧検出回路８Ｂの出力端子Ｔｏｕｔの電圧Ｖｏｕｔを示す。また、図７（ｄ）において、比較器２６Ｒの非反転入力端子（＋）に入力される電圧ＶｉｎＲが破線で示され、図５（ｄ）及び（ｅ）において、レギュレータ９で生成される基準電圧Ｖｒｅｆ１が一点鎖線で示されている。

電源装置は、図７（ａ）に示されるような交流電源１からの交流電源Ｖａｃを出力すると、図７（ｄ）に示すように、交流電圧Ｖａｃの正方向のサイクルのみの電圧ＶＲが入力端子ＴＲから入力される。従って、図７（ｆ）に示すように、Ｒ相の交流電圧が正から負へとゼロクロスしたタイミングで発生される、交流電源Ｖａｃの周波数と同じ数のパルスを有するパルス信号が、出力端子Ｔｏｕｔから電圧Ｖｏｕｔとして出力される。

以上説明したように、本実施形態に係る交流電源電圧検出回路８Ｂによれば、交流電圧Ｖａｃのいずれか一相のみの電圧を検出することができるため、接続される各種電子機器に応じて、交流電圧Ｖａｃの両相の電圧を検出する必要が無い場合、高電圧が印加される端子数を低減できるので、回路構成を簡略化でき小型化が可能となる。

なお、本実施形態において、交流電源電圧検出回路８Ｂは、Ｒ相のみの電圧を検出する構成であった。しかし、本発明はこの構成に限らず、Ｒ相に代えてＳ相のみの電圧を検出する構成であってもよい。この場合、入力端子ＴＲは、交流電圧Ｖａｃの高電位側ではなく、低電位側に接続すればよい。

第４の実施形態．
図８は、本発明の第４の実施形態に係る電源装置の回路図である。図８において、電源装置は、図６の交流電源電圧検出回路８Ｂに代えて交流電源電圧検出回路８Ｃを備えた点、入力端子ＴＲが全波整流回路３の後段の高側電位に接続される点、全波整流回路３の後段の高側電位とＳＳＲ４との間にダイオード５１を備えた点において、図６に示した第３の実施形態に係る電源装置とは異なる。逆電流阻止ダイオード５１のアノード端子は、全波整流回路３の高側電位に接続され、そのカソード端子は、ＳＳＲ４の一端に接続される。交流電源電圧検出回路８Ｃは、交流電圧検出回路１０Ｂに代えて交流電圧検出回路１０Ｃを備えた点において、図６の交流電源電圧検出回路８Ｂとは異なる。交流電圧検出回路１０Ｃは、抵抗２１Ｒ及び逆電流阻止ダイオード２２Ｒを除いた点において図６の交流電圧検出回路１０Ｂとは異なる。入力端子ＴＲには、電流制限抵抗２３Ｒの一端が接続される。それ以外の点については、第３の実施形態に係る電源装置と同様であるため、同一符号を付した構成要素についての詳細な説明は省略する。

図８の構成を有する電源装置において、交流電源電圧検出回路８Ｃの入力端子ＴＲには、全波整流回路３により整流された後の交流電圧Ｖａｃが印加されるため、一本の入力ラインで交流電圧ＶａｃのＲ相及びＳ相の両相を検出でき、かつ、常に正方向の電圧を入力するため、図６に示すような抵抗２１Ｒ及び逆電流阻止ダイオード２２Ｒが不要となり、回路構成を簡易化できる。

図９は、図８の電源装置の各部の信号を示す動作波形図である。図９（ａ）は交流電源１から出力される交流電圧Ｖａｃを示し、図９（ｂ）は交流電源電圧検出回路８Ｃの入力端子Ｔａの電圧Ｖａを示し、図９（ｃ）は接続端子６の電圧ＶＰＮを示し、図９（ｄ）は交流電源電圧検出回路８Ｃの入力端子ＴＲの電圧ＶＲを示し、図９（ｅ）はレギュレータ９で生成される交流電源電圧検出回路８Ｃの電源電圧Ｖｄｄを示し、図９（ｆ）は交流電源電圧検出回路８Ｃの出力端子Ｔｏｕｔの電圧Ｖｏｕｔを示す。また、図９（ｄ）において、比較器２６Ｒの非反転入力端子（＋）に入力される電圧ＶｉｎＲが破線で示され、図９（ｄ）及び（ｅ）において、レギュレータ９で生成される基準電圧Ｖｒｅｆ１が一点鎖線で示されている。

電源装置は、図９（ａ）に示されるような交流電源１からの交流電源Ｖａｃを出力すると、図９（ｄ）に示すように、交流電圧Ｖａｃの正方向及び負方向の両サイクルが正方向に変換された電圧ＶＲが入力端子ＴＲから入力される。従って、出力端子Ｔｏｕｔからは、図９（ｆ）に示すようなゼロクロス検出信号が出力される。

以上説明したように、本実施形態に係る交流電源電圧検出回路８Ｃによれば、入力端子ＴＲを全波整流回路３の後段の高電位側に接続し、全波整流回路３の後段の高電位側に逆電流防止ダイオード５１を設けることにより、高電圧が印加される入力端子数を低減するとともに、第１の実施形態に係る交流電源電圧検出回路８に比べて簡易な構成で交流電圧Ｖａｃの両相の電圧を検出でき、かつ交流電源電圧検出回路８Ｃに接地電位より低くなる電圧が印加されることが無いため、交流電源電圧検出回路８Ｃ内に逆方向電流を阻止するための素子を必要とせず、交流電源電圧検出回路８Ｃを小型化できる。本実施形態に係る交流電源電圧検出回路８Ｃは、６ピン以上のパッケージに搭載することができる。

なお、本実施形態において、交流電圧Ｖａｃのゼロクロスを検出したが、本発明はこの構成に限らず、ＪＦＥＴ２４ａ，２５ａの各ピンチオフ電圧Ｖｐｏｆｆを比較的高い電圧（例えば１００Ｖ）に設定した上で、比較器２６Ｒの基準電圧Ｖｒｅｆ１も各ピンチオフ電圧Ｖｐｏｆｆ以下の高い電圧（例えば９５Ｖ）に設定し、信号処理回路１１Ａのパルス幅設定回路２７Ａ、インバータ回路５０、ＮＡＮＤ回路２９に代えて、比較器２６Ｒの出力を反転するためのインバータ回路、そのインバータ回路の出力を所定時間遅延させる遅延回路、その遅延回路の出力を反転するためのインバータ回路を備えることにより、停電又は瞬時停電等の交流電圧Ｖａｃの振幅値の低下を検知できる。

第５の実施形態．
図１０は、本発明の第５の実施形態に係る電源装置の回路図である。図１０において、電源装置は、図６の交流電源電圧検出回路８Ｂに代えて交流電源電圧検出回路８Ｄを備えた点、レギュレータ９に代えてレギュレータ９Ｂを備えた点において、図６に示した第３の実施形態に係る電源装置とは異なる。レギュレータ９Ｂは、交流電源電圧検出回路８Ｄの電源電圧Ｖｄｄのみを生成して出力する。交流電源電圧検出回路８Ｄは、交流電圧検出回路１０Ｂに代えて交流電圧検出回路１０Ｄを備えた点において、図６の交流電源電圧検出回路８Ｂとは異なる。交流電圧検出回路１０Ｄは、比較器２６Ｒに代えてロジックインバータ回路５２Ｒ及びインバータ回路５３Ｒを備えた点において図６の交流電圧検出回路１０Ｂとは異なる。それ以外の点については、第３の実施形態に係る電源装置と同様であるため、同一符号を付した構成要素についての詳細な説明は省略する。

ロジックインバータ回路５２Ｒは、入力された電圧ＶｉｎＲが所定のしきい値Ｖｔｈ（例えば、１０Ｖ）を越えたとき、ロウレベル電圧の信号を出力し、電圧ＶｉｎＲが所定のしきい値Ｖｔｈ以下となるとき、ハイレベル電圧の信号を出力する。インバータ回路５３Ｒは、ロジックインバータ回路５２Ｒの出力を反転して出力する。なお、ロジックインバータ回路５２Ｒのしきい値電圧は、ＭＯＳＦＥＴの形状及び電荷数等の電気的特性に応じて、数Ｖ〜１００Ｖ程度に設定することが好ましいが、交流電圧Ｖａｃの最大電圧値以下の所望の値に設定されてよい。

図１１は、図１０の電源装置の各部の信号を示す動作波形図である。図１１（ａ）は交流電源１から出力される交流電圧Ｖａｃを示し、図１１（ｂ）は交流電源電圧検出回路８Ｄの入力端子Ｔａの電圧Ｖａを示し、図１１（ｃ）は接続端子６の電圧ＶＰＮを示し、図１１（ｄ）は交流電源電圧検出回路８Ｄの入力端子ＴＲの電圧ＶＲを示し、図１１（ｅ）はレギュレータ９Ｂで生成される交流電源電圧検出回路８Ｄの電源電圧Ｖｄｄを示し、図１１（ｆ）は交流電源電圧検出回路８Ｄの出力端子Ｔｏｕｔの電圧Ｖｏｕｔを示す。また、図１１（ｄ）において、ロジックインバータ回路５２Ｒに入力される電圧ＶｉｎＲが破線で示され、ロジックインバータ回路５２Ｒの所定のしきい値電圧Ｖｔｈが一点鎖線で示されている。

電源装置は、図１１（ａ）に示されるような交流電源１からの交流電源Ｖａｃを出力すると、図１１（ｄ）に示すように、交流電圧Ｖａｃの正方向のサイクルのみの電圧ＶＲが入力端子ＴＲから入力される。従って、図７（ｆ）に示すように、Ｒ相の交流電圧が正から負へとゼロクロスしたタイミングで発生される、交流電源Ｖａｃの周波数と同じ数のパルスを有するパルス信号が、出力端子Ｔｏｕｔから電圧Ｖｏｕｔとして出力される。

以上説明したように、本実施形態に係る交流電源電圧検出回路８Ｄによれば、レギュレータ９Ｂが交流電源電圧検出回路８Ｄの電源電圧Ｖｄｄのみを生成するため、レギュレータ９Ｂでの消費電力が少なく、図６に示した第３の実施形態における交流電源電圧検出回路８Ｂよりも消費電力を低減できる。

第６の実施形態．
図１２は、本発明の第６の実施形態に係るスイッチングレギュレータ装置７５の回路図である。スイッチングレギュレータ装置７５は、交流電源１の両端から交流電圧Ｖａｃを入力し、電子機器の負荷７２に電圧Ｖｒｅｇを供給する。スイッチングレギュレータ装置７５は、ノイズフィルタ２と、全波整流回路３と、ＳＳＲ４と、電解コンデンサ５と、電源制御回路７６と、コンデンサ１２，６３と、スナバ回路６４と、スイッチングトランス６５と、ダイオード６９と、有極コンデンサ７０，７１と、コイル７８とを備えて構成される。なお、交流電源１、ノイズフィルタ２、全波整流回路３、ＳＳＲ４、電解コンデンサ５及びコンデンサ１２については、図１に示した実施形態１において同一符号を付した各構成要素と同様であるので、詳細な説明は省略する。

電源制御回路７６は、所定パルスカウント回路７３と、交流電源電圧検出回路８と、制御回路６０と、レギュレータ７４と、二次側電圧検出回路６２と、スイッチング素子としてのトランジスタ６１とを備えて構成される。交流電源電圧検出回路８については、図１に示した実施形態１で既に詳細に説明した。

所定パルスカウント回路７３は、交流電源電圧検出回路８から入力したゼロクロス検出信号である電圧Ｖｏｕｔの、起動後の最初の所定のパルス数だけカウントする間はロウレベル電圧を出力し続け、その後に入力したパルス信号をそのまま出力する。レギュレータ７４は、ＳＳＲ４の出力端子と電解コンデンサ５との接続点に接続され、制御回路６０での動作電圧を形成して出力する。制御回路６０は、二次側電圧検出回路６２により検出された、ダイオード６９と、有極コンデンサ７０，７１と、コイル６８とによって構成される二次側回路に印加される電圧に基づいて、二次側回路に定電圧を供給するために、負荷状態に応じた最適の条件でトランジスタ６１のオン及びオフを制御する。具体的には、二次側電圧が所定値より高いとき、トランジスタ６１をオフに制御し、二次側電圧が所定値以下であるとき、トランジスタ６１をオンに制御する。二次側電圧検出回路６２は、二次側回路に印加される電圧に対応してスイッチングトランス６５のフィードバックコイル６７に流れる電流を検出することにより、電子機器の負荷７２に印加される電圧Ｖｒｅｇを検出して制御回路６０に出力する。

トランジスタ６１のソース端子は接地電位に接続され、そのドレイン端子はスナバ回路６４とスイッチングトランス６５の一次コイル６６に接続される。スナバ回路６４は、トランジスタ６１のオン及びオフ切り替え動作時に発生するスパイク電流を低減するための周知の回路である。スイッチングトランス６５は、一次コイル６６と、フィードバックコイル６７と、二次コイル６８とを備えて構成される。一次コイル６６の一端はＳＳＲ４と電解コンデンサ５との接続点に接続され、その他端はトランジスタ６１のドレイン端子に接続される。フィードバックコイル６７の一端は二次側電圧検出回路６２に接続され、その他端は接地電圧に接続される。二次コイル６８の一端は、ダイオード６９のアノード端子に接続され、その他端は電子機器の負荷７２に接続される。スイッチングトランス６５は、ＳＳＲ４と接地電圧との間にトランジスタ６１を介して流れる電流を、一次コイル６６及び二次コイル６８により二次側回路に誘導することによって電子機器の負荷７２に電流を供給するとともに、フィードバックコイル６８により電子機器の負荷７２に印加される電圧Ｖｒｅｇをモニタする。

ダイオード６９のアノード端子は二次コイル６８の高電位側に接続され、そのカソード端子はコイル７８の一端に接続される。コイル７８の他端は電子機器の負荷７２の一端に接続される。有極コンデンサ７０及び７１の正極側端子はコイル７８の一端及び他端にそれぞれ接続され、それらの負極側端子は電子機器の負荷７２の他端及び二次コイル６８の低電位側に接続される。ダイオード６９と、コイル７８と、有極コンデンサ７０及び７１とは、二次コイル６８から供給される電圧を整流及び平滑し、安定したＤＣ電圧を負荷に供給するための電源回路部であって、図１２において、電源回路部はフライバック方式のスイッチング電源回路で構成されているが、これに代えて、フォワード方式のスイッチング電源回路で構成されてもよい。

図１３は、図１２のスイッチングレギュレータ装置の各部の信号を示す動作波形図である。図１３（ａ）は交流電源１から出力される交流電圧Ｖａｃを示し、図１３（ｂ）は交流電源電圧検出回路８の入力端子ＴＲの電圧ＶＲを示し、図１３（ｃ）は交流電源電圧検出回路８の入力端子ＴＳの電圧ＶＳを示し、図１３（ｄ）は交流電源電圧検出回路８の電源電圧Ｖｄｄを示し、図１３（ｅ）は交流電源電圧検出回路８の出力端子Ｔｏｕｔの電圧Ｖｏｕｔを示し、図１３（ｆ）は電解コンデンサ５の高電位側の電圧ＶＰＮを示し、図１３（ｇ）はトランジスタ６１のゲート電圧Ｖｇａｔｅを示し、図１３（ｈ）は電子機器の負荷７２への印加電圧Ｖｒｅｇを示す。

スイッチングレギュレータ装置は、交流電源１が図１３（ａ）に示されるような一定周波数のサイン波の交流電圧Ｖａｃを出力すると、交流電源電圧検出回路８の入力端子ＴＲ及びＴＳには図１３（ｂ）及び（ｃ）に示されるような電圧が印加される。また、交流電源電圧検出回路８により、入力端子Ｔａから入力される電圧Ｖａを用いて、図１３（ｄ）に示されるような電源電圧Ｖｄｄが生成され、電源制御回路７６が起動し、交流電源電圧検出回路８の出力端子Ｔｏｕｔから、図１３（ｅ）に示されるようなゼロクロス検出信号が出力される。電源投入時には平滑コンデンサ５に突入電流が流れることによるスイッチングノイズの影響を少なくするためには、交流電圧Ｖａｃの値が低い位相においてＳＳＲ４をオンさせることが有効である。そのため、このゼロクロス検出信号である電圧Ｖｏｕｔは所定パルスカウント回路７３により起動後最初の所定のパルス分（図１３の例では１パルス分）だけ除かれた後、ＳＳＲ４に入力され、ゼロクロスに同期させてＳＳＲ４をオンする。これにより、交流電圧Ｖａｃの値が低い位相においてＳＳＲ４をオンし、スイッチングノイズを低減している。

ＳＳＲ４がオンとなると、図１３（ｆ）に示すように、電圧ＶＰＮが上昇し始める。これにより電圧ＶＰＮを入力するレギュレータ７４が起動し、レギュレータ７４の電圧が所定の電圧値Ｖｒに達すると制御回路６０が起動し、図１３（ｇ）に示すように、スイッチング素子であるトランジスタ６１のスイッチングを開始する。その結果、図１３（ｈ）に示すように、スイッチングトランス６５を介して、電子機器の負荷７２に定電圧Ｖｒｅｇが供給される。また、このときフィードバックコイル６７及び二次側電圧検出回路６２により定電圧Ｖｒｅｇを検出し、制御回路６０により検出された定電圧Ｖｒｅｇに応じて、最適な駆動信号でトランジスタ６１が制御される。例えば、電圧Ｖｒｅｇが高くなりすぎた場合には、制御回路６０によりトランジスタ６１のオンデューティを短くすることにより、電圧Ｖｒｅｇを低下させ、電圧Ｖｒｅｇが低くなりすぎた場合には、制御回路６０によりトランジスタ６１のオンデューティを長くすることにより、電圧Ｖｒｅｇを上昇させる。

本実施形態に係るスイッチングレギュレータ装置によれば、実施形態１に係る交流電源電圧検出回路をスイッチングレギュレータ装置に適用することができ、スイッチングレギュレータ装置の待機時消費電力を低減できるとともに、高精度に交流電圧Ｖａｃのゼロクロスを検出することによりスイッチングノイズを低減できる。

なお、一般的に、定常動作している時に交流電源１に停電又は瞬時停電が発生した場合、一次側電源のエネルギー供給がストップし、電子機器の負荷７２への電圧が突然低下することにより、電子機器の負荷７２に大きなダメージを与える場合がある。本スイッチングレギュレータ装置では、交流電源１に停電又は瞬時停電が発生した場合には、交流電圧検出回路８の出力端子Ｔｏｕｔから出力されるゼロクロス検出信号Ｖｏｕｔのパルス数に変化が生じるため、電子機器の負荷７２側でゼロクロス検出信号Ｖｏｕｔのパルス数を監視することで停電又は瞬時停電を検出することが可能である。電子機器の負荷７２では、二次側回路の電圧が突然低下する前に、必要な処理を実行することができるので大きなダメージを回避できる。

また、本実施形態において、交流電圧検出回路８のゼロクロス検出信号ＶｏｕｔはＳＳＲ４のオンタイミングを制御するために利用されたが、本発明はこの構成に限らず、スイッチングレギュレータ装置に接続された電子機器に伝達してもよい。この場合、交流電圧検出回路８のゼロクロス検出信号Ｖｏｕｔの基準電位は、全波整流回路３以降の直流部の基準電位であるが、電子機器に伝達されるときに他の基準電位の信号に変換されてもよい。

さらに、本実施形態において、スイッチングレギュレータ装置は、実施形態１に係る交流電源電圧検出回路８を備えた。しかし、本発明はこの構成に限らず、実施形態１に係る交流電源電圧検出回路８に代えて、実施形態２〜５に係る交流電源電圧検出回路８Ａ〜８Ｄのいずれの交流電源電圧検出回路を備えてもよいことは言うまでもない。

またさらに、上記実施形態１〜６において、各交流電源電圧検出回路は交流電圧Ｖａｃを検出した。しかし、本発明はこの構成に限らず、交流電圧Ｖａｃに代えて、脈流等の電圧が変換する他の信号を検出してもよい。

本発明に係る電圧検出回路によれば、接合型電界効果トランジスタを備えることにより、比較手段の入力インピーダンスを高くすることができ、入力端子に流れこむ電流を低減できるので、従来例に比較して、電圧検出回路並びにそれを備えた電源装置、スイッチングレギュレータ装置及び電子機器の待機時消費電力を低減できる。本発明の電圧検出回路並びにそれを備えた電源装置、スイッチングレギュレータ装置及び電子機器は、例えば、電源電圧のゼロクロス又は停電又は瞬時停電を検出することにより、電源投入、電源遮断、信号処理等を実施する各種電子機器に利用することができる。

本発明の第１の実施形態に係る電源装置の構成を示す回路図である。 図１の電源装置の各部の信号を示す波形図である。 図１のＪＦＥＴ回路２４Ｒの入出力特性図である。 本発明の第２の実施形態に係る電源装置の構成を示す回路図である。 図４の電源装置の各部の信号を示す動作波形図である。 本発明の第３の実施形態に係る電源装置の構成を示す回路図である。 図６の電源装置の各部の信号を示す動作波形図である。 本発明の第４の実施形態に係る電源装置の構成を示す回路図である。 図８の電源装置の各部の信号を示す動作波形図である。 本発明の第５の実施形態に係る電源装置の構成を示す回路図である。 図１０の電源装置の各部の信号を示す動作波形図である。 本発明の第６の実施形態に係るスイッチングレギュレータ装置の構成を示す回路図である。 図１２のスイッチングレギュレータ装置の各部の信号を示す動作波形図である。 図１の交流電源電圧検出回路８を搭載したチップパッケージを示す外観図である。

符号の説明

１…交流電源、
２…ノイズフィルタ、
３…全波整流回路、
４…ソリッドステートリレー（ＳＳＲ）、
５…平滑コンデンサ、
６，７…接続端子、
８，８Ａ，８Ｂ，８Ｃ，８Ｄ…交流電源電圧検出回路、
９，９Ａ…レギュレータ
１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ…交流電圧検出回路、
１１，１１Ａ，１３…信号処理回路、
１２，６３…コンデンサ、
２７…パルス幅設定回路、
４７Ｒ，４７Ｓ…遅延回路、
５１…逆流防止ダイオード、
６０…制御回路、
６２…二次側電圧検出回路、
６４…スナバ回路、
６５…スイッチングトランス、
７２…電子機器の負荷、
７３…所定パルスカウント回路、
７４…レギュレータ、
７６…電源制御回路。

Claims (10)

1. 入力端子を介して入力された所定の周期で変化する交流電圧を、所定のピンチオフ電圧にピンチオフする接合型電界効果トランジスタと、
   前記ピンチオフされた交流電圧が所定の基準電圧値を超えるか否かを検出し、当該検出結果を示す検出信号を出力する比較手段と、
   前記検出信号を所定の信号形式に変換して出力する信号処理回路と、
   交流電圧を整流した後段の接地電位を電圧検出回路の基準電位として用い、前記所定の周期で変化する交流電圧の値が前記電圧検出回路の基準電位より低くなる期間において、前記入力端子と接合型電界効果トランジスタの間に逆電流素子デバイスが直列に電気的接続され、前記基準電位から前記入力端子への方向に電流が逆流することを防止する逆電流防止手段とを備えたことを特徴とする電圧検出回路。
2. 前記信号処理回路は、前記検出信号を所定のパルス幅を有するパルス信号に変換して出力することを特徴とする請求項１記載の電圧検出回路。
3. 前記信号処理回路は、前記パルス信号のパルス幅を変更するパルス幅設定回路を備えたことを特徴とする請求項２記載の電圧検出回路。
4. 前記信号処理回路は、前記所定の周期で変化する交流電圧が前記電圧検出回路の基準電位でクロスするタイミングでオンとなる信号を出力することを特徴とする請求項１乃至３のうちのいずれか１つに記載の電圧検出回路。
5. 前記信号処理回路は、前記所定の周期で変化する交流電圧の振幅値の低下によりオンとなる信号を出力することを特徴とする請求項１乃至４のうちのいずれか１つに記載の電圧検出回路。
6. 前記電圧検出回路は、モノリシック集積回路上に構成され、６ピン以上でかつ１０ピン以下のパッケージに搭載されたことを特徴とする請求項１乃至５のうちのいずれか１つに記載の電圧検出回路。
7. 前記比較手段は、前記所定の基準電圧値をしきい値とするロジックインバータ回路であることを特徴とする請求項１乃至６のうちのいずれか１つに記載の電圧検出回路。
8. 前記入力された所定の周期で変化する交流電圧を直流電圧に変換する変換手段を備えた電源装置において、
   前記請求項１乃至７のうちのいずれか１つに記載の電圧検出回路を備えたことを特徴とする電源装置。
9. 外部から入力された所定の周期で変化する交流電圧を直流電圧に変換して負荷に出力するスイッチングレギュレータ装置において、
   請求項８記載の電源装置を備えたことを特徴とするスイッチングレギュレータ装置。
10. 請求項９記載のスイッチングレギュレータ装置を備えたことを特徴とする電子機器。

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