JP6367514B2 - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置 Download PDF

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Description

本発明は、半導体装置の製造方法及び半導体装置に関する。
従来、ゲート電極とシールド電極とが平面方向に分離された平面方向分離型のシールドゲート構造を備える半導体装置が知られている（例えば、特許文献１参照。）。
従来の半導体装置９００は、図１５〜図１８に示すように、以下の方法（従来の半導体装置の製造方法）を実施することにより製造することができる。すなわち、従来の半導体装置９００は、（１）ｎ＋型の第１半導体層９１２及び第１半導体層９１２よりも低濃度のｎ−型の第２半導体層９１４を有する半導体基体９１０を準備する半導体基体準備工程（図１５（ａ）参照。）と、（２）第２半導体層９１４に所定の第１トレンチ９１６を形成する第１トレンチ形成工程（図１５（ｂ）参照。）と、（３）第１トレンチ９１６内の中央に第１の空隙９２２が残存する条件で熱酸化法により第１トレンチ９１６の内部に第１絶縁膜９２６を形成する第１絶縁膜形成工程（図１５（ｃ）参照。）と、（４）第１の空隙９２２内にシールド電極９２４を形成するシールド電極形成工程（図１５（ｄ）及び図１６（ａ）参照。）と、（５）第１トレンチ９１６の下部を残して第１絶縁膜９２６をエッチングバックする第１絶縁膜エッチングバック工程（図１６（ｂ）参照。）と、（６）シールド電極９２４の側壁、第１トレンチ９１６の上部の側壁及びエッチングバックされた第１絶縁膜９２６の上面で構成される凹部９５０内に第２の空隙９５２が残存する条件で凹部９５０の内部にゲート絶縁膜９１８を形成するゲート絶縁膜形成工程（図１６（ｃ）参照。）と、（７）第２の空隙９５２内にゲート電極９２０を形成するゲート電極形成工程（図１６（ｄ）及び図１７（ａ）参照。）と、（８）ベース領域９２８、ソース領域９３０、及び、ｐ＋型のコンタクト領域９３２を形成する不純物領域形成工程と（図１７（ｂ）〜図１７（ｄ）参照。）、（９）シールド電極９２４、ゲート電極９２０及びゲート絶縁膜９１８上に保護絶縁膜９３４を形成する保護絶縁膜形成工程（図１８（ａ）参照。）と、（１０）シールド電極９２４の表面上に形成された絶縁膜（ゲート絶縁膜及び保護絶縁膜）を除去する絶縁膜除去工程（図１８（ｂ）参照。）と、（１１）シールド電極９２４と電気的に接続するようにソース電極９３６を形成するソース電極形成工程（図１８（ｃ）参照。）とを実施することにより製造することができる。
保護酸化膜除去工程においては、ＣＭＰ法を用いることにより、シールド電極９２４の表面上の保護絶縁膜９３４’を除去するだけでなく、ソース領域９３０及びコンタクト領域９３２上の絶縁膜（保護絶縁膜及びゲート絶縁膜）を一括して除去する。
特表２００７−５２９１１５号公報
しかしながら、従来の半導体装置の製造方法においては、シールド電極形成工程の後段にゲート電極形成工程を含むことから、ソース電極形成工程の前段までにシールド電極９２４の上部には絶縁膜（ゲート絶縁膜及び保護絶縁膜）が形成される。従って、シールド電極９２４とソース電極９３６との接続を取るためには当該絶縁膜を除去する絶縁膜除去工程が必要となり、シールド電極９２４とソース電極９３６との接続を取るための工程が煩雑になるという問題がある。
また、従来の半導体装置の製造方法においては、ＣＭＰ法を用いることにより、シールド電極９２４の上部に形成された保護絶縁膜９３４’を除去するだけでなく、ソース領域９３０及びコンタクト領域９３２上の絶縁膜（保護絶縁膜及びゲート絶縁膜）を一括して除去することから、ソース電極９３６に水平方向のすべりが発生しやすい実使用時（高低温サイクル）において当該すべりが発生するおそれがあり、実使用時（高低温サイクル）における電極接続の安定性に欠けるおそれがあるという問題もある。
そこで、本発明は、上記した問題を解決するためになされたものであり、シールド電極とソース電極との接続を取るための工程が簡略化でき、かつ、実使用時（高低温サイクル）における電極接続の安定性を向上させることができる半導体装置の製造方法を提供することを目的とする。また、実使用時（高低温サイクル）における電極接続の安定性を向上させることができる半導体装置を提供することを目的とする。
［１］本発明の半導体装置の製造方法は、ゲート電極とシールド電極とが平面方向に分離された平面方向分離型のシールドゲート構造を備える半導体装置の製造方法であって、第１導電型の第１半導体層及び当該第１半導体層よりも低濃度の第１導電型の第２半導体層を有する半導体基体を準備する半導体基体準備工程と、前記第２半導体層に所定の第１トレンチを形成する第１トレンチ形成工程と、前記第１トレンチの下部を埋めるように第１絶縁膜を形成する第１絶縁膜形成工程と、前記第１トレンチの上部の側壁にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜を介して、ポリシリコンからなる前記ゲート電極を形成するゲート電極形成工程と、前記第１絶縁膜の中央部をエッチングにより除去して前記第１トレンチ内に第２トレンチを形成する第２トレンチ形成工程と、前記第２トレンチ内に第１空隙が残存する条件で少なくとも前記第２トレンチの内部に第２絶縁膜を形成する第２絶縁膜形成工程と、前記第１空隙内にシールド電極を形成するシールド電極形成工程と、前記シールド電極の一部をエッチングバックにより除去して前記第２トレンチの上部に第２空隙を形成するシールド電極エッチングバック工程と、前記シールド電極と電気的に接続するようにソース電極を形成するソース電極形成工程とをこの順序で含むことを特徴とする。
［２］本発明の半導体装置の製造方法においては、前記第２絶縁膜形成工程において、前記ゲート電極上にも前記第２絶縁膜が形成されており、前記シールド電極エッチングバック工程において、前記ゲート電極上の前記第２絶縁膜の表面を基準としたときの前記シールド電極の上面の深さ位置は、０．０１μｍ〜２μｍの範囲内にあることが好ましい。
［３］本発明の半導体装置の製造方法においては、前記ソース電極形成工程において、前記シールド電極と直接接続するように前記ソース電極を形成することが好ましい。
［４］本発明の半導体装置の製造方法においては、前記シールド電極エッチングバック工程と前記ソース電極形成工程との間に、前記第２空隙に金属を充填してシールド電極接続用金属プラグを形成するシールド電極接続用金属プラグ形成工程をさらに含み、前記ソース電極形成工程においては、前記シールド電極接続用金属プラグを介して前記シールド電極と接続するように前記ソース電極を形成することが好ましい。
［５］本発明の半導体装置の製造方法においては、前記シールド電極エッチングバック工程において、平面的に見て前記第１空隙が形成されている領域のうちの所定の領域のみに前記第２空隙を形成することが好ましい。
［６］本発明の半導体装置の製造方法においては、前記第２トレンチ形成工程において、前記第２トレンチとして、底狭テーパー形状の側面を有するトレンチを形成することが好ましい。
［７］本発明の半導体装置の製造方法においては、前記ゲート電極形成工程と前記第２トレンチ形成工程との間に、平面的に見て前記第１トレンチが形成されていない領域における前記第２半導体層の表面に第２導電型のベース領域を形成するベース領域形成工程と、前記ベース領域の表面に、少なくとも一部が前記第１トレンチの側壁に露出するように第１導電型高濃度拡散領域を形成する第１導電型高濃度拡散領域形成工程とをさらに含むことが好ましい。
［８］本発明の半導体装置の製造方法においては、前記ゲート電極形成工程と前記第２トレンチ形成工程との間に、前記ベース領域の表面の所定領域に第２導電型高濃度拡散領域を形成する第２導電型高濃度拡散領域形成工程をさらに含み、前記シールド電極形成工程と前記ソース電極形成工程との間に、平面的に見て前記第１トレンチが形成されていない領域における前記第２絶縁膜をエッチングバックにより除去する第２絶縁膜エッチングバック工程をさらに含み、前記ソース電極形成工程においては、前記シールド電極、前記第１導電型高濃度拡散領域及び前記第２導電型高濃度拡散領域と直接接続するように前記ソース電極を形成することが好ましい。
［９］本発明の半導体装置の製造方法においては、前記シールド電極形成工程と前記ソース電極形成工程との間に、前記第２絶縁膜に所定の開口を形成する開口形成工程と、前記開口の内部に金属を充填して金属プラグを形成する金属プラグ形成工程とをさらに含み、前記ソース電極形成工程においては、前記シールド電極が直接接続され、かつ、前記金属プラグを介して前記第１導電型高濃度拡散領域及び前記ベース領域と接続するように前記ソース電極を形成することが好ましい。
［１０］本発明の半導体装置の製造方法においては、前記シールド電極エッチングバック工程と前記ソース電極形成工程との間に、前記第２絶縁膜に所定の開口を形成する開口形成工程と、前記第２空隙に金属を充填してシールド電極用金属プラグを形成するとともに前記開口の内部に金属を充填して金属プラグを形成するシールド電極用金属プラグ・金属プラグ形成工程をさらに含み、前記ソース電極形成工程においては、前記シールド電極用金属プラグを介して前記シールド電極と接続し、かつ、前記金属プラグを介して前記第１導電型高濃度拡散領域及び前記ベース領域と接続するように前記ソース電極を形成することが好ましい。
［１１］本発明の半導体装置の製造方法においては、前記第２絶縁膜形成工程において、厚さが前記ゲート絶縁膜の厚さよりも厚くなるように前記第２絶縁膜を形成することが好ましい。
［１２］本発明の半導体装置の製造方法においては、前記第２絶縁膜形成工程において、前記空隙の底と前記第１トレンチの底との間の前記第２絶縁膜の厚さをＤ１とし、前記空隙の前記底の深さ位置における前記空隙の側壁と前記第１トレンチの側壁との間の前記第１絶縁膜の厚さをｄとし、前記空隙の前記底の深さ位置における前記空隙の前記側壁と前記第１トレンチの前記側壁との間の前記第２絶縁膜の厚さをＤ２としたときに、Ｄ１≦ｄ＋Ｄ２の関係を満たすように前記第２絶縁膜を形成することが好ましい。
［１３］本発明の半導体装置は、ゲート電極とシールド電極とが平面方向に分離された平面方向分離型のシールドゲート構造を備える半導体装置であって、第１導電型の第１半導体層及び当該第１半導体層よりも低濃度の第１導電型の第２半導体層とを有する半導体基体と、前記第２半導体層に形成された所定のトレンチと、ポリシリコンからなり、前記トレンチの上部の側壁にゲート絶縁膜を介して形成された前記ゲート電極と、前記トレンチの中央部に前記ゲート電極と離間した状態で形成された前記シールド電極と、前記トレンチ内において、前記ゲート電極と前記シールド電極との間に拡がり前記ゲート電極から前記シールド電極を離間させるとともに、前記トレンチの前記側壁及び前記底に沿って拡がり前記トレンチの前記側壁及び前記底から前記シールド電極を離隔させる絶縁領域と、少なくとも前記ゲート電極上に形成された保護絶縁膜と、前記シールド電極上に直接配置され、かつ、少なくとも前記ゲート電極上に前記保護絶縁膜を介して配置され、前記シールド電極と電気的に接続されているソース電極とを備え、前記シールド電極上には、前記シールド電極の上面と前記絶縁領域とで構成される凹部が形成されており、前記ソース電極は、前記凹部において、シールド電極用金属プラグを介して又は直接前記シールド電極と電気的に接続されていることを特徴とする。
本発明の半導体装置の製造方法によれば、ゲート電極形成工程の後段にシールド電極形成工程を含むため、ソース電極形成工程の前段までにシールド電極の上部には絶縁膜（例えば、ゲート絶縁膜及び保護絶縁膜）が形成されない。従って、シールド電極とソース電極との接続を取るために当該絶縁膜を除去する絶縁膜除去工程が必要なくなり、シールド電極とソース電極との接続を取るための工程を簡略化できる。
また、本発明の半導体装置の製造方法によれば、シールド電極の一部をエッチングバックにより除去して第１空隙の上部に第２空隙を形成した後、ソース電極を形成することから、ソース電極とシールド電極とがこれらの間にアンカー効果が得られる状態で電気的に接続された状態となるため、実使用時（高低温サイクル）においてもソース電極に水平方向のすべりが発生し難くなり、実使用時（高低温サイクル）における電極接続の安定性を向上できる。
さらにまた、本発明の半導体装置の製造方法によれば、第１絶縁膜の中央部をエッチングにより除去して第１トレンチ内に第２トレンチを形成した後、第２トレンチ内に第２空隙が残存する条件で第２トレンチの内部に第２絶縁膜を形成するため、シールド電極底部側の絶縁膜（第２絶縁膜）の厚さとシールド電極側部側の絶縁膜（第１絶縁膜及び第２絶縁膜）の厚さを任意の厚さに設定することが容易となり、その結果、高い設計自由度で半導体装置を製造することが可能となる。
本発明の半導体装置によれば、シールド電極上には、シールド電極の上面と絶縁領域とで構成される凹部が形成されており、ソース電極は、凹部において、シールド電極接続用金属プラグを介して又は直接シールド電極と電気的に接続されているため、ソース電極とシールド電極とがこれらの間にアンカー効果が得られる状態で電気的に接続された状態となるため、ソース電極に水平方向のすべりが発生しやすい実使用時（高低温サイクル）でも当該すべりが発生し難く、実使用時（高低温サイクル）における電極接続の安定性を向上できる。
実施形態１に係る半導体装置１００を説明するために示す図である。図１（ａ）は半導体装置１００の要部拡大断面図（以下、単に断面図という。）を示し、図１（ｂ）は半導体装置１００の要部拡大平面図（以下、単に平面図という。）を示す。なお、図１中、符号１２２は、後述する第１空隙１２２に対応する溝（凹部）を示す。また、図１（ｂ）においては、説明を簡単にするためにソース電極１３６、ソース領域１３０及びコンタクト領域１３２の図示を省略している。 実施形態１に係る半導体装置の製造方法を説明するために示す断面図である。図２（ａ）〜図２（ｄ）は各工程図である。 実施形態１に係る半導体装置の製造方法を説明するために示す断面図である。図３（ａ）〜図３（ｄ）は各工程図である。 実施形態１に係る半導体装置の製造方法を説明するために示す断面図である。図４（ａ）〜図４（ｄ）は各工程図である。 実施形態１に係る半導体装置の製造方法を説明するために示す断面図である。図５（ａ）〜図５（ｄ）は各工程図である。 実施形態２に係る半導体装置１００Ａの断面図である。 実施形態２に係る半導体装置の製造方法を説明するために示す断面図である。図７（ａ）〜図７（ｄ）は各工程図である。なお、図７（ａ）は図５（ｂ）と同じ工程を示す図である。 実施形態３に係る半導体装置１００Ｂの断面図である。 実施形態３に係る半導体装置の製造方法を説明するために示す断面図である。図９（ａ）〜図９（ｄ）は各工程図である。なお、図９（ａ）は図５（ｂ）と同じ工程を示す図である。 実施形態４に係る半導体装置１００Ｃの断面図である。 実施形態４に係る半導体装置の製造方法を説明するために示す断面図である。図１１（ａ）〜図１１（ｄ）は各工程図である。なお、図１１（ａ）は図５（ｂ）と同じ工程を示す図である。 第１トレンチ１１６が形成されていない第２半導体層１１４とソース電極１３６との界面の高さ位置で切断したときの実施形態５に係る半導体装置１００Ｄの平断面図である。 実施形態６に係る半導体装置１００Ｅの断面図である。 実施形態６に係る半導体装置の製造方法を説明するために示す断面図である。図１４（ａ）〜図１４（ｄ）は各工程図である。 従来の半導体装置の製造方法を説明するために示す図である。図１５（ａ）〜図１５（ｄ）は各工程図である。 従来の半導体装置の製造方法を説明するために示す図である。図１６（ａ）〜図１６（ｄ）は各工程図である。 従来の半導体装置の製造方法を説明するために示す図である。図１７（ａ）〜図１７（ｄ）は各工程図である。 従来の半導体装置の製造方法を説明するために示す図である。図１８（ａ）〜図１８（ｃ）は各工程図である。なお、図１８（ｃ）において、符号９３８はドレイン電極を示す。
以下、本発明の半導体装置の製造方法及び半導体装置について、図に示す実施の形態に基づいて説明する。なお、各図面は模式図であり、必ずしも実際の寸法を厳密に反映したものではない。
［実施形態１］
１．実施形態１に係る半導体装置１００の構成
実施形態１に係る半導体装置１００は、ゲート電極とシールド電極とが平面方向に分離された平面方向分離型のシールドゲート構造を備えるパワーＭＯＳＦＥＴである。
実施形態１に係る半導体装置１００は、図１に示すように、ｎ＋型の第１半導体層１１２及び当該第１半導体層１１２よりも低濃度のｎ−型の第２半導体層１１４を有する半導体基体１１０と、第２半導体層１１４の表面に位置する所定のトレンチ１１６（第１トレンチ）と、ポリシリコンからなり、トレンチ１１６の上部の側壁にゲート絶縁膜１１８を介して形成されたゲート電極１２０と、トレンチ１１６の中央部に、ゲート電極１２０と離間した状態で形成されたシールド電極１２４と、トレンチ１１６内において、ゲート電極１２０とシールド電極１２４との間に拡がりゲート電極１２０からシールド電極１２４を離隔させるとともに、トレンチ１１６の側壁及び底に沿って拡がりトレンチ１１６の側壁及び底からシールド電極１２４を離隔させる絶縁領域１２６と、平面的に見てトレンチ１１６が形成されていない領域における第２半導体層１１４の表面に形成されたベース領域１２８と、ベース領域１２８の表面に、一部がトレンチ１１６の側壁に露出するように形成されたソース領域１３０（第１導電型高濃度拡散領域）と、ベース領域１２８の表面の所定領域（ソース領域１３０が形成されていない領域）に形成されたｐ＋型のコンタクト領域１３２（第２導電型高濃度拡散領域）と、ゲート電極１２０上に形成された保護絶縁膜１３４と、シールド電極１２４の表面上に直接配置され、かつ、ゲート電極１２０の表面上に保護絶縁膜１３４を介して配置され、シールド電極１２４、ソース領域１３０及びコンタクト領域１３２と直接接続されているソース電極１３６と、第１半導体層１１２の表面上に形成されたドレイン電極１３８とを備える。
シールド電極１２４上には、シールド電極１２４の上面と絶縁領域１２６とで構成される凹部１４２が形成されており、ソース電極１３６は、凹部１４２において直接シールド電極１２４と電気的に接続されている。
実施形態１に係る半導体装置１００においては、ゲート電極１２０とシールド電極１２４との間に介在する絶縁領域１２６の厚さがゲート絶縁膜１１８よりも厚い。
実施形態１に係る半導体装置１００においては、シールド電極１２４の底とトレンチ１１６の底との間の絶縁領域１２６の厚さをＤ１とし、シールド電極１２４の底の深さ位置におけるシールド電極１２４の側壁とトレンチ１１６の側壁との間の絶縁領域１２６の厚さ（後述する第１絶縁膜１２６ａの厚さと後述する第２絶縁膜１２６ｂの厚さとを合計した厚さ）をｄ＋Ｄ２としたときに、Ｄ１＜ｄ＋Ｄ２の関係を満たす。
実施形態１においては、トレンチ１１６、ゲート電極１２０、ベース領域１２８、ソース領域１３０及びコンタクト領域１３２はいずれもストライプ状に形成されている（図１（ｂ）参照。）。
第１半導体層１１２の厚さは５０μｍ〜５００μｍ（例えば３５０μｍ）であり、第１半導体層１１２の不純物濃度は１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３（例えば１×１０１９ｃｍ−３）である。トレンチ１１６が形成されていない領域における第２半導体層１１４の厚さは３μｍ〜５０μｍ（例えば１５μｍ）であり、第２半導体層１１４の不純物濃度は１×１０１４ｃｍ−３〜１×１０１９ｃｍ−３（例えば１×１０１５ｃｍ−３）である。ベース領域１２８の厚さは０．５μｍ〜１０μｍ（例えば５μｍ）であり、ベース領域１２８の不純物濃度は１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３（例えば１×１０１７ｃｍ−３）である。
トレンチ１１６の深さは１μｍ〜２０μｍ（例えば１０μｍ）であり、トレンチ１１６のピッチは３μｍ〜２０μｍ（例えば１０μｍ）であり、トレンチ１１６の開口幅は、０．３μｍ〜１９μｍ（例えば７μｍ）である。ゲート絶縁膜１１８は例えば熱酸化法により形成された二酸化珪素膜からなり、ゲート絶縁膜１１８の厚さは２０ｎｍ〜２００ｎｍ（例えば１００ｎｍ）である。ゲート電極１２０は例えばＣＶＤ法により形成された低抵抗のポリシリコンからなり、ゲート電極１２０の厚さは０．１μｍ〜５μｍ（例えば２μｍ）である。
シールド電極１２４とゲート電極１２０との間隔は０．０２μｍ〜３μｍ（例えば１μｍ）であり、シールド電極１２４とトレンチ１１６の底との間隔は０．１μｍ〜３μｍ（例えば２μｍ）であり、シールド電極１２４の底の深さ位置におけるシールド電極１２４とトレンチ１１６の側壁との間隔は０．１μｍ〜８μｍ（例えば３μｍ）である。また、保護絶縁膜１３４を基準としたときのシールド電極１２４の上面の深さ位置は、０．０１μｍ〜２μｍの範囲内にある。
ソース領域１３０の深さは１μｍ〜３μｍ（例えば２μｍ）であり、ソース領域１３０の不純物濃度は１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３（例えば２×１０１９ｃｍ−３）である。コンタクト領域１３２の深さは１μｍ〜３μｍ（例えば２μｍ）であり、コンタクト領域１３２の不純物濃度は１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３（例えば２×１０１９ｃｍ−３）である。保護絶縁膜１３４は例えばＣＶＤ法により形成された二酸化珪素膜からなり、保護絶縁膜１３４の厚さは０．５μｍ〜３μｍ（例えば１μｍ）である。
ソース電極１３６は例えばＡｌ膜又はＡｌ合金膜（例えばＡｌＳｉ膜）からなり、ソース電極１３６の厚さは１μｍ〜１０μｍ（例えば３μｍ）である。ドレイン電極１３８はＴｉ、Ｎｉ、Ａｕがこの順序で積層された積層膜からなり、ドレイン電極１３８の厚さは０．２μｍ〜１．５μｍ（例えば１μｍ）である。
２．実施形態１に係る半導体装置１００の効果
実施形態１に係る半導体装置１００によれば、シールド電極１２４上には、シールド電極１２４の上面と絶縁領域１２６とで構成される凹部１４２が形成されており、ソース電極１３６は、凹部１４２において直接シールド電極１２４と電気的に接続されているため、ソース電極１３６とシールド電極１２４とがこれらの間にアンカー効果が得られる状態で電気的に接続された状態となるため、ソース電極に水平方向のすべりが発生しやすい実使用時（高低温サイクル）でも当該すべりが発生し難くなり、実使用時（高低温サイクル）における電極接続の安定性を向上できる。
３．実施形態１に係る半導体装置の製造方法
実施形態１に係る半導体装置１００は、以下に示す製造工程を有する製造方法（実施形態１に係る半導体装置の製造方法）により製造することができる。
（１）半導体基体準備工程
まず、ｎ＋型の第１半導体層１１２及び当該第１半導体層１１２よりも低濃度のｎ−型の第２半導体層１１４を有する半導体基体１１０を準備する（図２（ａ）参照。）。半導体基体１１０としては適宜の半導体基体を用いることができ、例えばｎ＋型の第１半導体層１１２上にエピタキシャル成長法によってｎ−型の第２半導体層１１４を形成してなる半導体基体を用いることができる。なお、実施形態１においては、半導体基体１１０として、シリコンからなる半導体基体を用いるが、シリコン以外の材料からなる半導体基体を用いてもよい。
（２）第１トレンチ形成工程
次に、第２半導体層１１４の表面上に、所定の開口を有するマスク（図示せず。）を形成し、当該マスクを用いてエッチングすることにより、第２半導体層１１４に所定の第１トレンチ１１６を形成する（図２（ｂ）参照。）。
（３）第１絶縁膜形成工程
次に、第２半導体層１１４の表面上（第１トレンチ１１６の内部も含む）に、ＣＶＤ法により、所定の厚さのシリコン酸化膜１２６ａ’を形成する（図２（ｃ）参照。）。シリコン酸化膜１２６ａ’の厚さは、例えば０．５μｍ〜５μｍの範囲内にある。次に、エッチングバックにより第１トレンチ１１６の下部以外の部分の当該シリコン酸化膜１２６ａ’を取り除き、第１トレンチ１１６の下部を埋めるように第１絶縁膜１２６ａを形成する（図２（ｄ）参照。）。
（４）ゲート絶縁膜形成工程
次に、熱酸化法によって、第１絶縁膜１２６ａ及び第２半導体層１１４の表面上（第１トレンチ１１６の上部の側壁の表面上を含む。）にシリコン酸化膜を形成する（図３（ａ）参照。）。第１トレンチ１１６の上部の側壁に形成されたシリコン酸化膜がゲート絶縁膜１１８を構成する。ゲート絶縁膜１１８の厚さは、例えば２０ｎｍ〜２００ｎｍの範囲内にある。
（５）ゲート電極形成工程
次に、ＣＶＤ法によって、シリコン酸化膜の表面上にポリシリコン層１２０’を形成する（図３（ｂ）参照。）。次に、ポリシリコン層１２０’をエッチングバックすることにより、ポリシリコンからなるゲート電極１２０を形成する（図３（ｃ）参照。）。ゲート電極層形成工程においては、第１トレンチ１１６内において、所定の間隔で離間した位置にゲート電極１２０が形成されるようにポリシリコン層１２０’をエッチングバックする。
（６）ベース領域１２８、ソース領域１３０及びコンタクト領域１３２形成工程
次に、平面的に見て第１トレンチ１１６が形成されていない領域における第２半導体層１１４の表面にｐ型不純物（例えば、ボロン）をイオン注入する。次に、第２半導体層１１４にコンタクト領域１３２に対応する開口を有するマスク（図示せず。）を形成し、当該マスクを介してより高い不純物濃度、かつ、より浅い深さ位置にｐ型不純物（例えば、ボロン）をイオン注入する（図３（ｄ）参照。）。次に、第２半導体層１１４の表面にソース領域１３０に対応する開口を有するマスク（図示せず。）を形成し、当該マスクを介してｎ型不純物（例えば、リン）をイオン注入する（図４（ａ）参照。）。次に、第２半導体層１１４にイオン注入したｐ型不純物及びｎ型不純物を熱拡散することにより、ベース領域１２８、ソース領域１３０及びコンタクト領域１３２を形成する（図４（ｂ）参照。）。
（７）第２トレンチ形成工程
次に、第１絶縁膜１２６ａの中央部に開口を有するマスク（図示せず。）を形成し、当該マスクを用いて第１絶縁膜１２６ａの中央部をエッチングにより第１トレンチ１１６の底まで除去して第１トレンチ１１６内に第２トレンチ１４０を形成する（図４（ｃ）参照。）。第２トレンチ１４０の開口幅は、第１トレンチ１１６内における２つのゲート電極１２０の間隔と等しく、例えば、０．１μｍ〜５μｍの範囲内にある。
（８）第２絶縁膜形成工程
次に、第２トレンチ１４０内に第１空隙１２２が残存する条件で第２トレンチ１４０の内部に熱酸化法によって第２絶縁膜１２６ｂを形成する（図４（ｄ）参照。）。このとき、第２半導体層１１４における第１トレンチ１１６が形成されていない領域及びゲート電極１２０の表面上にも第２絶縁膜１２６ｂが形成される。なお、第１絶縁膜１２６ａと第２絶縁膜１２６ｂとで絶縁領域１２６を構成し、ゲート電極１２０上の第２絶縁膜１２６ｂは保護絶縁膜１３４を構成する。
第２絶縁膜形成工程においては、厚さがゲート絶縁膜１１８の厚さよりも厚くなるように第２絶縁膜１２６ｂを形成する。第２絶縁膜１２６ｂの厚さは、０．２μｍ〜５μｍの範囲内にある。また、第１空隙１２２の深さは、０．５μｍ〜１９μｍの範囲内にあり、第１空隙１２２の開口幅は、０．１μｍ〜５μｍの範囲内にある。
第２絶縁膜形成工程においては、第１空隙１２２の底と第１トレンチ１１６の底との間の第２絶縁膜１２６ｂの厚さをＤ１とし、第１空隙１２２の底の深さ位置における第１空隙１２２の側壁と第１トレンチ１１６の側壁との間の第１絶縁膜１２６ａの厚さをｄとし、第１空隙１２２の底の深さ位置における第１空隙１２２の側壁と第１トレンチ１１６の側壁との間の第２絶縁膜１２６ｂの厚さをＤ２としたときに、Ｄ１＜ｄ＋Ｄ２の関係を満たす（図１参照。）。
（９）シールド電極形成工程
次に、半導体基体１１０の第２半導体層１１４側の表面全域にポリシリコン層１２４’を形成する（図５（ａ）参照。）。
（１０）シールド電極エッチングバック工程
次に、ポリシリコン層１２４’をエッチングバックにより第２半導体層１１４の表面よりも深い深さ位置まで除去して第１空隙１２２の上部に第２空隙１４２（凹部１４２）を形成する（図５（ｂ）参照。）。そして、第１空隙１２２の内部に残存したポリシリコン層１２４’がシールド電極１２４となる。
次に、平面的に見て第１トレンチ１１６が形成されていない領域における第２絶縁膜１２６ｂを第２半導体層１１４の表面の深さ位置までエッチングバックにより除去する（図５（ｃ）参照。）。なお、このとき、ゲート電極１２０上の保護絶縁膜１３４も第２半導体層１１４の表面の深さ位置まで除去する。また、ゲート電極１２０上の第２絶縁膜１２６ｂの表面を基準としたときのシールド電極１２４の上面の深さ位置は、０．０１μｍ〜２μｍの範囲内にある。
（１１）ソース電極及びドレイン電極形成工程
次に、ソース領域１３０、コンタクト領域１３２、シールド電極１２４及び保護絶縁膜１３４の表面上に、シールド電極１２４、ソース領域１３０及びコンタクト領域１３２に直接接続するようにソース電極１３６を形成する（図５（ｄ）参照。）。このとき、第２空隙１４２の内部にもソース電極を構成する金属が入り込むことによりシールド電極１２４及びソース電極を直接接続するようにソース電極１３６を形成する。また、第１半導体層１１２の表面上にドレイン電極１３８を形成する。
このようにして実施形態１に係る半導体装置１００を製造することができる。
４．実施形態１に係る半導体装置の製造方法の効果
実施形態１に係る半導体装置の製造方法によれば、ゲート電極形成工程の後段にシールド電極形成工程を含むため、ソース電極形成工程の前段までにシールド電極１２４の上部には絶縁膜（例えば、ゲート絶縁膜及び保護絶縁膜）が形成されない。従って、シールド電極１２４とソース電極１３６との接続を取るために当該絶縁膜を除去する絶縁膜除去工程が必要なくなり、シールド電極１２４とソース電極１３６との接続を取るための工程を簡略化できる。
また、実施形態１に係る半導体装置の製造方法によれば、シールド電極１２４の一部をエッチングバックにより除去して第１空隙１２２の上部に第２空隙１４２を形成した後、ソース電極１３６を形成することから、ソース電極１３６とシールド電極１２４とがこれらの間にアンカー効果が得られる状態で電気的に接続された状態となるため、ソース電極に水平方向のすべりが発生しやすい実使用時（高低温サイクル）でも当該すべりが発生し難くなり、実使用時（高低温サイクル）における電極接続の安定性を向上できる。
また、実施形態１に係る半導体装置の製造方法によれば、第１絶縁膜１２６ａの中央部をエッチングにより除去して第１トレンチ１１６内に第２トレンチ１４０を形成した後、第２トレンチ１４０内に第１空隙１２２が残存する条件で第２トレンチ１４０の内部に第２絶縁膜１２６ｂを形成するため、シールド電極底部側の絶縁膜（第２絶縁膜１２６ｂ）の厚さとシールド電極側部側の絶縁膜（第１絶縁膜１２６ａ及び第２絶縁膜１２６ｂ）の厚さを任意の厚さに設定することが容易となり、その結果、高い設計自由度で半導体装置を製造することが可能となる。
なお、一般に、単結晶シリコンを熱酸化させて形成された酸化膜と、ポリシリコンを熱酸化させて形成した酸化膜とは、膜質が異なると考えられる。すなわち、単結晶シリコンを熱酸化させて形成された酸化膜にはＳｉＯ２の割合が比較的高いと考えられるのに対して、ポリシリコンを熱酸化させて形成した酸化膜にはＳｉＯ２の他にＳｉＯＸの割合が高いものと考えられる。従って、ゲート電極１２０のポリシリコンを熱酸化させて形成した酸化膜（ゲート電極１２０とシールド電極１２４との間の酸化膜）においては、ばらつきが生じ易く、ゲート電極１２０とシールド電極１２４との間のＥＳＤ耐量にばらつきが生じやすいと考えられる。
しかしながら、実施形態１に係る半導体装置の製造方法によれば、上記したようにシールド電極底部側の絶縁膜（第２絶縁膜）の厚さとシールド電極側部側の絶縁膜（第１絶縁膜及び第２絶縁膜）の厚さを任意の厚さに設定することが容易であるため、ＥＳＤ耐量のばらつきの少ない半導体装置を製造することができる。
また、実施形態１に係る半導体装置の製造方法によれば、シールド電極エッチングバック工程において、ゲート電極１２０上の第２絶縁膜１２６ｂの表面を基準としたときのシールド電極１２４の上面の深さ位置は、０．０１μｍ〜２μｍの範囲内にあるため、ソース電極１３６とシールド電極１２４とがこれらの間により大きなアンカー効果が得られる状態で電気的に接続された状態となる。その結果、ソース電極に水平方向のすべりが発生しやすい実使用時（高低温サイクル）でも当該すべりがより一層発生し難くなり、実使用時（高低温サイクル）における電極接続の安定性をより一層向上できる。
また、実施形態１に係る半導体装置の製造方法によれば、ソース電極形成工程においては、シールド電極１２４と直接接続するようにソース電極１３６を形成するため、第２空隙１４２内にはソース電極１３６を構成する金属が入り込んでおり、ソース電極１３６とシールド電極１２４とがこれらの間により大きなアンカー効果が得られる状態で電気的に接続された状態となる。従って、ソース電極に水平方向のすべりが発生しやすい実使用時（高低温サイクル）でも当該すべりがより一層発生し難くなり、実使用時（高低温サイクル）における電極接続の安定性をより一層向上できる。
また、実施形態１に係る半導体装置の製造方法によれば、ソース電極形成工程においては、シールド電極１２４、ソース領域１３０及びコンタクト領域１３２に直接接続するようにソース電極１３６を形成するため、ソース電極１３６とソース領域１３０及びコンタクト領域１３２との接触面積が大きく、コンタクト抵抗を小さくすることができる。
また、実施形態１に係る半導体装置の製造方法によれば、第２絶縁膜形成工程においては、厚さがゲート絶縁膜１１８の厚さよりも厚くなるように第２絶縁膜１２６ｂを形成するため、従来の半導体装置９００よりもゲート電極とシールド電極との間の耐圧を高くすることができる。
また、実施形態１に係る半導体装置の製造方法は、第２絶縁膜形成工程において、第１空隙１２２の底と第１トレンチ１１６の底との間の第２絶縁膜１２６ｂの厚さをＤ１とし、第１空隙１２２の底の深さ位置における第１空隙１２２の側壁と第１トレンチ１１６の側壁との間の第１絶縁膜１２６ａの厚さをｄとし、第１空隙１２２の底の深さ位置における第１空隙１２２の側壁と第１トレンチ１１６の側壁との間の第２絶縁膜１２６ｂの厚さをＤ２としたときに、Ｄ１＜ｄ＋Ｄ２の関係を満たすように第２絶縁膜１２６ｂを形成する。
このような方法とすることにより、（１）シールド電極１２４を深い深さ位置まで形成することができ、逆バイアス時において、深い位置まで空乏層を到達させることができる。その結果、ソース・ドレイン間の耐圧を高くすることできる。また、（２）電界集中が起こり易い第１トレンチ１１６の角部からゲート電極１２０までの距離を長くでき、さらには、第１絶縁膜１２６ａ及び第２絶縁膜１２６ｂで電界を緩和することができる結果、この観点からも耐圧を高くできる。
［実施形態２］
実施形態２に係る半導体装置１００Ａは、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、ソース電極がシールド電極接続用金属プラグを介してシールド電極と接続されている点で実施形態１に係る半導体装置１００の場合とは異なる。すなわち、実施形態２に係る半導体装置１００Ａにおいては、図６に示すように、第２空隙１４２に金属を充填してなるシールド電極接続用金属プラグ１４４をさらに備え、ソース電極１３６がシールド電極接続用金属プラグ１４４を介してシールド電極１２４と接続されている。
実施形態２に係る半導体装置１００Ａは、以下に説明する実施形態２に係る半導体装置の製造方法により製造することができる。
実施形態２に係る半導体装置の製造方法は、基本的には実施形態１に係る半導体装置の製造方法と同様の工程を含むが、シールド電極接続用金属プラグ形成工程を含む点で実施形態１に係る半導体装置の製造方法とは異なる。すなわち、実施形態２に係る半導体装置の製造方法においては、シールド電極エッチングバック工程（図５（ｂ）参照。）とソース電極形成工程（図５（ｄ）参照。）との間に、第２空隙１４２に金属を充填してシールド電極接続用金属プラグ１４４を形成するシールド電極接続用金属プラグ形成工程を含む（図７（ｂ）参照。）。
第２空隙１４２の内表面には、バリアメタル（図示せず）が形成されており、シールド電極接続用金属プラグ１４４は、当該バリアメタルを介して所定の金属が第２空隙１４２の内部に充填されてなる。所定の金属は、例えば、タングステンである。
その後、第２絶縁膜形成工程を実施した後（図７（ｃ）参照。）、ソース電極形成工程においては、シールド電極接続用金属プラグ１４４を介してシールド電極１２４と接続するようにソース電極１３６を形成する（図７（ｄ）参照。）。
このように、実施形態２に係る半導体装置の製造方法は、シールド電極接続用金属プラグ形成工程を含む点で実施形態１に係る半導体装置の製造方法とは異なるが、実施形態１に係る半導体装置の製造方法と同様に、ゲート電極形成工程の後段にシールド電極形成工程を含むため、ソース電極形成工程の前段までにシールド電極１２４の上部には絶縁膜（例えば、ゲート絶縁膜及び保護絶縁膜）が形成されない。従って、シールド電極１２４とソース電極１３６との接続を取るために当該絶縁膜を除去する絶縁膜除去工程が必要でなくなり、シールド電極１２４とソース電極１３６との接続を取るための工程を簡略化できる。
また、実施形態２に係る半導体装置の製造方法によれば、シールド電極エッチングバック工程とソース電極形成工程との間に、第２空隙１４２に金属を充填してシールド電極接続用金属プラグ１４４を形成するシールド電極接続用金属プラグ形成工程を含むため、シールド電極接続用金属プラグ１４４は第２空隙１４２の内部に形成される。そして、ソース電極形成工程においては、シールド電極接続用金属プラグ１４４を介してシールド電極１２４と接続するようにソース電極１３６を形成するため、金属で構成されるソース電極１３６と金属で構成されるシールド電極接続用金属プラグ１４４とが高い密着性を有することになり、シールド電極接続用金属プラグ１４４がソース電極１３６の水平方向のすべりに対してアンカーの役割を果たすことになる。従って、ソース電極１３６に水平方向のすべりが発生しやすい実使用時（高低温サイクル）でも当該すべりが発生し難くなり、実使用時（高低温サイクル）における電極接続の安定性を向上できる。
なお、実施形態２に係る半導体装置の製造方法は、シールド電極接続用金属プラグ形成工程を含む点以外の点においては実施形態１に係る半導体装置の製造方法と同様の工程を含むため、実施形態１に係る半導体装置の製造方法が有する効果のうち該当する効果を有する。
［実施形態３］
実施形態３に係る半導体装置１００Ｂは、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、ソース電極が金属プラグを介してソース領域と接続されている点で実施形態１に係る半導体装置１００の場合とは異なる。すなわち、実施形態３に係る半導体装置１００Ｂにおいては、図８に示すように、第２絶縁膜１２６ｂがソース電極１３６とソース領域１３０との間にも形成されており、第２絶縁膜１２６ｂには所定の開口１４６が形成されており、当該開口１４６の内部に金属を充填してなる金属プラグ１４８が形成されている。
実施形態３に係る半導体装置１００Ｂは、以下に説明する実施形態３に係る半導体装置の製造方法により製造することができる。
実施形態３に係る半導体装置の製造方法は、基本的には実施形態１に係る半導体装置の製造方法と同様の工程を含むが、金属プラグ形成工程を含む点で実施形態１に係る半導体装置の製造方法とは異なる。すなわち、実施形態３に係る半導体装置の製造方法においては、シールド電極形成工程（図５（ｂ）参照。）とソース電極形成工程（図５（ｄ）参照。）との間に、図９に示すように、第２絶縁膜１２６ｂに所定の開口１４６を形成する開口形成工程（図９（ｂ）参照。）と、開口１４６の内部に金属を充填して金属プラグ１４８を形成する金属プラグ形成工程（図９（ｃ）参照。）とをさらに含む。
その後、第２絶縁膜形成工程を実施した後（図９（ｃ）参照。）、ソース電極形成工程においては、シールド電極１２４に直接接続し、かつ、ソース領域１３０及びベース領域１２８に金属プラグ１４８を介して接続するようにソース電極１３６を形成する（図９（ｄ）参照。）。
開口１４６及び金属プラグ１４８はストライプ状に形成されており、ストライプ幅は、例えば０．５μｍである。開口１４６の内表面には、バリアメタル（図示せず）が形成されており、金属プラグ１４８は、当該バリアメタルを介して所定の金属が開口１４６の内部に充填されてなる。所定の金属は、例えば、タングステンである。
このように、実施形態３に係る半導体装置の製造方法は、金属プラグ形成工程を含む点で実施形態１に係る半導体装置の製造方法とは異なるが、実施形態１に係る半導体装置の製造方法と同様に、ゲート電極形成工程の後段にシールド電極形成工程を含むため、ソース電極形成工程の前段までにシールド電極１２４の上部には絶縁膜が形成されない。従って、当該絶縁膜を除去する絶縁膜除去工程が必要でなくなり、シールド電極１２４とソース電極１３６との接続を取るための工程を簡略化できる。
また、実施形態３に係る半導体装置の製造方法によれば、第２絶縁膜１２６ｂに所定の開口１４６を形成する開口形成工程と、開口１４６の内部に金属を充填して金属プラグ１４８を形成する金属プラグ形成工程とを含むため、金属プラグ１４８は開口１４６の内部に形成される。そして、ソース電極形成工程においては、シールド電極１２４に直接接続し、かつ、ソース領域１３０及びベース領域１２８に金属プラグ１４８を介して接続するようにソース電極１３６を形成するため、金属で構成されるソース電極１３６と金属で構成される金属プラグ１４８とが高い密着性を有することになり、金属プラグ１４８がソース電極１３６の水平方向のすべりに対してアンカーの役割を果たすことになる。従って、ソース電極に水平方向のすべりが発生しやすい実使用時（高低温サイクル）でも当該すべりが発生し難くなり、実使用時（高低温サイクル）における電極接続の安定性を向上できる。
また、実施形態３に係る半導体装置の製造方法によれば、シールド電極１２４に直接接続し、かつ、ソース領域１３０及びベース領域１２８に金属プラグ１４８を介して接続するようにソース電極１３６を形成するため、ソース領域と直接接続するようにソース電極を形成している半導体装置の製造方法の場合のように、保護絶縁膜を大量に除去して大きな開口を形成する必要がなく、微細化された半導体装置を製造することができる。その結果、実施形態３に係る半導体装置の製造方法は、電子機器の低コスト化及び小型化の要請に適う半導体装置を製造することができる。
なお、実施形態３に係る半導体装置の製造方法は、金属プラグ形成工程を含む点以外の点においては実施形態１に係る半導体装置の製造方法と同様の工程を含むため、実施形態１に係る半導体装置の製造方法が有する効果のうち該当する効果を有する。
［実施形態４］
実施形態４に係る半導体装置１００Ｃは、基本的には実施形態２に係る半導体装置１００Ａと同様の構成を有するが、ソース電極が金属プラグを介してソース領域と接続されている点で実施形態２に係る半導体装置１００Ａの場合とは異なる。すなわち、実施形態４に係る半導体装置１００Ｃにおいては、図１０に示すように、第２絶縁膜１２６ｂがソース電極１３６とソース領域１３０との間にも形成されており、第２絶縁膜１２６ｂには所定の開口１４６が形成されており、当該開口１４６の内部に金属を充填してなる金属プラグ１４８が形成されている。
実施形態４に係る半導体装置１００Ｃにおいては、シールド電極接続用金属プラグ１４４と金属プラグ１４８とが同じ種類の金属からなり、保護絶縁膜１３４ａ上にも当該金属が堆積されている。すなわち、シールド電極接続用金属プラグ１４４と金属プラグ１４８とは、保護絶縁膜１３４ａ上の金属を介して接続されている。
実施形態４に係る半導体装置１００Ｃは、以下に説明する実施形態４に係る半導体装置の製造方法により製造することができる。
実施形態４に係る半導体装置の製造方法は、基本的には実施形態２に係る半導体装置の製造方法と同様の工程を含むが、金属プラグ形成工程の代わりにシールド電極接続用金属プラグ・金属プラグ形成工程を含む点で実施形態２に係る半導体装置の製造方法とは異なる。すなわち、実施形態４に係る半導体装置の製造方法においては、シールド電極形成工程（図５（ｂ）参照。）とソース電極形成工程（図５（ｄ）参照。）との間に、図１１に示すように、第２絶縁膜１２６ｂに所定の開口１４６を形成する開口形成工程（図１１（ｂ）参照。）と、第２空隙１４２の内部に金属を充填してシールド電極接続用金属プラグ１４４を形成するとともに開口１４６の内部に金属を充填して金属プラグ１４８を形成するシールド電極接続用金属プラグ・金属プラグ形成工程（図１１（ｃ）参照。）とをさらに含む。実施形態４に係る半導体装置の製造方法においては、シールド電極接続用金属プラグ１４４と金属プラグ１４８とを一括して形成する。
シールド電極接続用金属プラグ・金属プラグ形成工程においては、半導体基体１１０の第２半導体層１１４側表面の全面に金属を堆積させる（図１１（ｃ）参照。）。
当該金属は、第２空隙１４２及び開口１４６の外部にも堆積するがエッチングバックを行わない。このような構成とすることにより、エッチングバックをする工程を省略することができるため生産性を高くすることができるだけでなく、シールド電極接続用金属プラグ１４４及び金属プラグ１４８を同一物質で接続することができるため、シールド電極接続用金属プラグ１４４及び金属プラグ１４８が水平方向にずれにくくなる、という効果がある。
ソース電極形成工程においては、シールド電極接続用金属プラグ１４４を介してシールド電極１２４と接続し、かつ、金属プラグ１４８を介してソース領域１３０及びベース領域１２８と接続するようにソース電極１３６を形成する（図１１（ｄ）参照。）。
このように、実施形態４に係る半導体装置の製造方法は、金属プラグ形成工程の代わりにシールド電極接続用金属プラグ・金属プラグ形成工程を含む点で実施形態２に係る半導体装置の製造方法とは異なるが、実施形態２に係る半導体装置の製造方法と同様に、ゲート電極形成工程の後段にシールド電極形成工程を含むため、ソース電極形成工程の前段までにシールド電極１２４の上部には絶縁膜が形成されない。従って、当該絶縁膜を除去する絶縁膜除去工程が必要なくなり、シールド電極１２４とソース電極１３６との接続を取るための工程を簡略化できる。
また、実施形態４に係る半導体装置の製造方法によれば、第２空隙１４２に金属を充填してシールド電極接続用金属プラグ１４４を形成するとともに開口１４６の内部に金属を充填して金属プラグ１４８を形成するシールド電極接続用金属プラグ・金属プラグ形成工程を含むため、それぞれを別々の工程で形成した場合と比較して高い生産性でシールド電極接続用金属プラグ１４４及び金属プラグ１４８を形成することができる。
また、実施形態４に係る半導体装置の製造方法によれば、上記したシールド電極接続用金属プラグ・金属プラグ形成工程を含み、ソース電極形成工程においては、シールド電極接続用金属プラグ１４４を介してシールド電極１２４と接続し、かつ、金属プラグ１４８を介してソース領域１３０及びベース領域１２８と接続するようにソース電極１３６を形成するため、シールド電極接続用金属プラグ１４４と金属プラグ１４８の両方がアンカーの役割を果たすこととなり、ソース電極１３６に水平方向のすべりが発生しやすい実使用時（高低温サイクル）でも当該すべりがより一層発生し難くなり、実使用時（高低温サイクル）における電極接続の安定性をさらに向上させることができる。
なお、実施形態４に係る半導体装置の製造方法は、金属プラグ形成工程の代わりにシールド電極接続用金属プラグ・金属プラグ形成工程を含む点以外の点においては実施形態２に係る半導体装置の製造方法と同様の工程を含むため、実施形態２に係る半導体装置の製造方法が有する効果のうち該当する効果を有する。
［実施形態５］
実施形態５に係る半導体装置１００Ｄは、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、第２空隙が形成されている領域が実施形態１に係る半導体装置１００の場合とは異なる。すなわち、実施形態５に係る半導体装置１００Ｄにおいては、図１２に示すように、平面的に見て第１空隙１２２が形成されている領域のうちの所定の領域のみに第２空隙１４２が形成されている。
第２空隙１４２は、所定のピッチで形成されている。第２空隙１４２内にはソース電極１３６を構成する金属が入り込んでいる。
実施形態５に係る半導体装置１００Ｄは、以下に説明する実施形態５に係る半導体装置の製造方法により製造することができる。
実施形態５に係る半導体装置の製造方法（図示せず。）は、基本的には実施形態１に係る半導体装置の製造方法と同様の工程を含むが、第２空隙を形成する領域が実施形態１に係る半導体装置の製造方法とは異なる。すなわち、実施形態５に係る半導体装置の製造方法におけるシールド電極エッチングバック工程においては、平面的に見て第１空隙１２２が形成されている領域のうちの所定の領域のみに第２空隙１４２を形成する。
このように、実施形態５に係る半導体装置の製造方法は、第２空隙を形成する領域が実施形態１に係る半導体装置の製造方法とは異なるが、実施形態１に係る半導体装置の製造方法と同様に、ゲート電極形成工程の後段にシールド電極形成工程を含むため、ソース電極形成工程の前段までにシールド電極１２４の上部には絶縁膜が形成されない。従って、当該絶縁膜を除去する絶縁膜除去工程が必要なくなり、シールド電極１２４とソース電極１３６との接続を取るための工程を簡略化できる。
また、実施形態５に係る半導体装置の製造方法によれば、シールド電極エッチングバック工程においては、平面的に見て第１空隙１２２が形成されている領域のうちの所定の領域のみに第２空隙１４２を形成するため、ソース電極とシールド電極とが第１トレンチ１１６内の一方のゲート電極から他方のゲート電極に向かう方向だけでなく、その方向と垂直な方向に対してもアンカー効果が得られる状態で電気的に接続された状態となるため、ソース電極に当該方向のすべりが発生しやすい実使用時（高低温サイクル）でも当該すべりが発生し難く、実使用時（高低温サイクル）における電極接続の安定性を向上できる。
なお、実施形態５に係る半導体装置の製造方法は、金属プラグ形成工程を含む点以外の点においては実施形態１に係る半導体装置の製造方法と同様の工程を含むため、実施形態１に係る半導体装置の製造方法が有する効果のうち該当する効果を有する。
［実施形態６］
実施形態６に係る半導体装置１００Ｅは、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、シールド電極の形状が実施形態１に係る半導体装置１００の場合とは異なる。すなわち、実施形態６に係る半導体装置１００Ｅにおいては、図１３に示すように、シールド電極１２４ａは、底狭テーパー形状の側面を有し、逆三角形形状をしている。
実施形態６に係る半導体装置１００Ｅは、以下に説明する実施形態６に係る半導体装置の製造方法により製造することができる。
実施形態６に係る半導体装置の製造方法は、基本的には実施形態１に係る半導体装置の製造方法と同様の工程を含むが、第２トレンチの形状が実施形態１に係る半導体装置の製造方法とは異なる。すなわち、実施形態６に係る半導体装置の製造方法における第２トレンチ形成工程においては、図１４（ａ）に示すように、第２トレンチ１４０ａとして、底狭テーパー形状の側面を有するトレンチを形成する。第２トレンチ形成工程においては、エッチングガスの条件（エッチングガスの種類、温度等）を調整することによって底狭テーパー形状の側面を有するトレンチを形成する。
その後、第２絶縁膜形成工程においては、第２トレンチ１４０ａの表面に沿って第２絶縁膜１２６ｂを形成するため、第１空隙１２２ａも底狭テーパー形状の側面を有する（具体的には、第１空隙１２２ａの形状は、下に凸となる三角形形状になる。）（図１４（ｂ）参照。）。
その後、第２絶縁膜エッチングバック工程を実施した後（図１４（ｃ）参照。）、シールド電極形成工程においては、上記した第１空隙１２２ａにポリシリコンを埋め込むことにより底狭テーパー形状の側面を有するシールド電極１２４ａを形成することができる（図１４（ｄ）参照。）。
このように、実施形態６に係る半導体装置の製造方法は、第２トレンチの形状が実施形態１に係る半導体装置の製造方法とは異なるが、実施形態１に係る半導体装置の製造方法と同様に、ゲート電極形成工程の後段にシールド電極形成工程を含むため、ソース電極形成工程の前段までにシールド電極１２４の上部には絶縁膜が形成されない。従って、当該絶縁膜を除去する絶縁膜除去工程が必要でなくなり、シールド電極１２４とソース電極１３６との接続を取るための工程を簡略化できる。
また、実施形態６に係る半導体装置の製造方法によれば、第２トレンチ形成工程においては、第２トレンチ１４０ａとして、底狭テーパー形状の側面を有するトレンチを形成するため、シールド電極１２４ａの上部にかかる電圧がシールド電極１２４ａの下部にかかる電圧よりも高くなる。従って、スイッチオフ時にドレイン電極の電位変化を緩やかにすることができ、スイッチオフ時にサージ電圧を低減することができる。
なお、実施形態６に係る半導体装置の製造方法は、第２トレンチの形状以外の点においては実施形態１に係る半導体装置の製造方法と同様の工程を含むため、実施形態１に係る半導体装置の製造方法が有する効果のうち該当する効果を有する。
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
（１）上記実施形態において記載した構成要素の数、材質、形状、位置、大きさ等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。
（２）上記各実施形態においては、ＣＶＤ法によって第１絶縁膜を形成したが、本発明はこれに限定されるものではない。熱酸化法によって第１絶縁膜を形成してもよい。
（３）上記各実施形態においては、熱酸化法によって第２絶縁膜を形成したが、本発明はこれに限定されるものではない。ＣＶＤ法によって第２絶縁膜を形成してもよい。
（４）上記各実施形態において、第２トレンチ形成工程においては、第１トレンチの深さ位置まで第２トレンチを形成したが、本発明はこれに限定されるものではない。第２トレンチ形成工程においては、第１トレンチの深さ位置よりも深い深さ位置まで第２トレンチを形成してもよいし、第１トレンチの深さ位置よりも浅い深さ位置まで第２トレンチを形成してもよい。
（５）上記各実施形態の第２絶縁膜形成工程において、Ｄ１＜ｄ＋Ｄ２の関係を満たすように第２絶縁膜を形成したが、本発明はこれに限定されるものではない。第２絶縁膜形成工程において、Ｄ１＝ｄ＋Ｄ２の関係を満たすように第２絶縁膜を形成ししてもよい。この場合には、第２トレンチ形成工程において、第１トレンチの深さ位置よりも浅い深さ位置まで第２トレンチを形成する。
（６）上記各実施形態においては、シールド電極の材料としてポリシリコンを用いたが、本発明はこれに限定されるものではない。シールド電極の材料として金属を用いてもよい。
（７）上記各実施形態においては、第２トレンチ形成工程と第２絶縁膜形成工程との間に、第２トレンチの底に接するように第２導電型拡散領域（ｐ型拡散領域）を形成する第２導電型拡散領域形成工程をさらに含んでもよい。
（８）上記各実施形態においては、ｐ型不純物を導入した後ｎ型不純物を導入したが、本発明はこれに限定されるものではない。ｎ型不純物を導入した後ｐ型不純物を導入してもよい。また、上記各実施形態においては、ｐ型不純物及びｎ型不純物を導入した後一括して不純物を活性化したが、本発明はこれに限定されるものではない。各不純物を導入するたびに活性化してもよい。
（９）上記各実施形態においては、シールド電極を形成する前にベース領域１２８、ソース領域１３０及びコンタクト領域１３２を形成したが、本発明はこれに限定されるものではない。シールド電極を形成した後にベース領域１２８、ソース領域１３０及びコンタクト領域１３２を形成してもよい。
（１０）上記各実施形態においては、トレンチ（第１トレンチ）、ゲート電極及びシールド電極をそれぞれ、平面的に見てストライプ状に形成したが、本発明はこれに限定されるものではない。トレンチ（第１トレンチ）、ゲート電極及びシールド電極をそれぞれ、平面的に見て格子状や点状（立体的に見て柱状）に形成してもよい。
（１１）上記実施形態５においては、第２空隙を所定の間隔で形成したが、本発明はこれに限定されるものではない。第２空隙を任意の間隔で形成してもよい。
（１２）上記各実施形態においては、半導体装置として、ＭＯＳＦＥＴを例にして説明したが、本発明はこれに限定されるものではない。本発明は、ＭＯＳＦＥＴ以外の他のデバイスにも本発明の趣旨を逸脱しない範囲で種々に適用可能である。
１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，９００…半導体装置、１１０，９１０…半導体基体、１１２，９１２…第１半導体層、１１４，９１４…第２半導体層、１１６，９１６…第１トレンチ（トレンチ）、１１８，９１８…ゲート絶縁膜、１２０，９２０…ゲート電極、１２０',１２４’…ポリシリコン層、１２２，１２２ａ…第１空隙、１２４，１２４ａ、９２４…シールド電極、１２６…絶縁領域、１２６ａ，９２６…第１絶縁膜、１２６ｂ…第２絶縁膜、１２８，９２８…ベース領域、１３０，９３０…ソース領域、１３２，９３２…コンタクト領域、１３４，１３４ａ，９３４…保護絶縁膜、１３６，９３６…ソース電極、１３８，９３８…ドレイン電極、１４０，１４０ａ…第２トレンチ、１４２…第２空隙(凹部)、１４４…シールド電極接続用金属プラグ、１４６…開口、１４８…金属プラグ、９５０…凹部、９２２…第１の空隙、９５２…第２の空隙

Claims (13)

  1. ゲート電極とシールド電極とが平面方向に分離された平面方向分離型のシールドゲート構造を備える半導体装置の製造方法であって、
    第１導電型の第１半導体層及び当該第１半導体層よりも低濃度の第１導電型の第２半導体層を有する半導体基体を準備する半導体基体準備工程と、
    前記第２半導体層に所定の第１トレンチを形成する第１トレンチ形成工程と、
    前記第１トレンチの下部を埋めるように第１絶縁膜を形成する第１絶縁膜形成工程と、
    前記第１トレンチの上部の側壁にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
    前記ゲート絶縁膜を介して、ポリシリコンからなる前記ゲート電極を形成するゲート電極形成工程と、
    前記第１絶縁膜の中央部をエッチングにより除去して前記第１トレンチ内に第２トレンチを形成する第２トレンチ形成工程と、
    前記第２トレンチ内に第１空隙が残存する条件で少なくとも前記第２トレンチの内部に第２絶縁膜を形成する第２絶縁膜形成工程と、
    前記第１空隙内に前記シールド電極を形成するシールド電極形成工程と、
    前記シールド電極の一部をエッチングバックにより除去して前記第１空隙の上部に第２空隙を形成するシールド電極エッチングバック工程と、
    前記シールド電極と電気的に接続するようにソース電極を形成するソース電極形成工程とをこの順序で含むことを特徴とする半導体装置の製造方法。
  2. 前記第２絶縁膜形成工程においては、前記ゲート電極上にも前記第２絶縁膜が形成されており、
    前記シールド電極エッチングバック工程において、前記ゲート電極上の前記第２絶縁膜の表面を基準としたときの前記シールド電極の上面の深さ位置は、０．０１μｍ〜２μｍの範囲内にあることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記ソース電極形成工程においては、前記シールド電極と直接接続するように前記ソース電極を形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記シールド電極エッチングバック工程と前記ソース電極形成工程との間に、前記第２空隙に金属を充填してシールド電極接続用金属プラグを形成するシールド電極接続用金属プラグ形成工程をさらに含み、
    前記ソース電極形成工程においては、前記シールド電極接続用金属プラグを介して前記シールド電極と接続するように前記ソース電極を形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  5. 前記シールド電極エッチングバック工程においては、平面的に見て前記第１空隙が形成されている領域のうちの所定の領域のみに前記第２空隙を形成することを特徴とする請求項１〜４のいずれかに記載の半導体装置の製造方法。
  6. 前記第２トレンチ形成工程においては、前記第２トレンチとして、底狭テーパー形状の側面を有するトレンチを形成することを特徴とする請求項１〜５のいずれかに記載の半導体装置の製造方法。
  7. 前記ゲート電極形成工程と前記第２トレンチ形成工程との間に、平面的に見て前記第１トレンチが形成されていない領域における前記第２半導体層の表面に第２導電型のベース領域を形成するベース領域形成工程と、前記ベース領域の表面に、少なくとも一部が前記第１トレンチの側壁に露出するように第１導電型高濃度拡散領域を形成する第１導電型高濃度拡散領域形成工程とをさらに含むことを特徴とする請求項１〜６のいずれかに記載の半導体装置の製造方法。
  8. 前記ゲート電極形成工程と前記第２トレンチ形成工程との間に、前記ベース領域の表面の所定領域に第２導電型高濃度拡散領域を形成する第２導電型高濃度拡散領域形成工程をさらに含み、
    前記シールド電極形成工程と前記ソース電極形成工程との間に、平面的に見て前記第１トレンチが形成されていない領域における前記第２絶縁膜をエッチングバックにより除去する第２絶縁膜エッチングバック工程をさらに含み、
    前記ソース電極形成工程においては、前記シールド電極、前記第１導電型高濃度拡散領域及び前記第２導電型高濃度拡散領域と直接接続するように前記ソース電極を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記シールド電極形成工程と前記ソース電極形成工程との間に、前記第２絶縁膜に所定の開口を形成する開口形成工程と、前記開口の内部に金属を充填して金属プラグを形成する金属プラグ形成工程とをさらに含み、
    前記ソース電極形成工程においては、前記シールド電極が直接接続され、かつ、前記金属プラグを介して前記第１導電型高濃度拡散領域及び前記ベース領域と接続するように前記ソース電極を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
  10. 前記シールド電極エッチングバック工程と前記ソース電極形成工程との間に、前記第２絶縁膜に所定の開口を形成する開口形成工程と、前記第２空隙に金属を充填してシールド電極接続用金属プラグを形成するとともに前記開口の内部に金属を充填して金属プラグを形成するシールド電極接続用金属プラグ・金属プラグ形成工程をさらに含み、
    前記ソース電極形成工程においては、前記シールド電極接続用金属プラグを介して前記シールド電極と接続し、かつ、前記金属プラグを介して前記第１導電型高濃度拡散領域及び前記ベース領域と接続するように前記ソース電極を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
  11. 前記第２絶縁膜形成工程においては、厚さが前記ゲート絶縁膜の厚さよりも厚くなるように前記第２絶縁膜を形成することを特徴とする請求項１〜１０のいずれかに記載の半導体装置の製造方法。
  12. 前記第２絶縁膜形成工程において、前記第１空隙の底と前記第１トレンチの底との間の前記第２絶縁膜の厚さをＤ１とし、前記第１空隙の前記底の深さ位置における前記第１空隙の側壁と前記第１トレンチの側壁との間の前記第１絶縁膜の厚さをｄとし、前記第１空隙の前記底の深さ位置における前記第１空隙の前記側壁と前記第１トレンチの前記側壁との間の前記第２絶縁膜の厚さをＤ２としたときに、Ｄ１≦ｄ＋Ｄ２の関係を満たすように前記第２絶縁膜を形成することを特徴とする請求項１〜１１のいずれかに記載の半導体装置の製造方法。
  13. ゲート電極とシールド電極とが平面方向に分離された平面方向分離型のシールドゲート構造を備える半導体装置であって、
    第１導電型の第１半導体層及び当該第１半導体層よりも低濃度の第１導電型の第２半導体層とを有する半導体基体と、
    前記第２半導体層に形成された所定のトレンチと、
    ポリシリコンからなり、前記トレンチの上部の側壁にゲート絶縁膜を介して形成された前記ゲート電極と、
    前記トレンチの中央部に前記ゲート電極と離間した状態で形成された前記シールド電極と、
    少なくとも前記ゲート電極上に形成された保護絶縁膜と、
    前記トレンチ内において、前記ゲート電極と前記シールド電極との間を前記保護絶縁膜の表面の高さ位置まで拡がり前記ゲート電極から前記シールド電極を離間させるとともに、前記トレンチの下部の前記側壁及び前記底に沿って拡がり前記トレンチの下部の前記側壁及び前記底から前記シールド電極を離隔させる絶縁領域と、
    前記シールド電極上に直接又はシールド電極接続用金属プラグを介して配置され、かつ、少なくとも前記ゲート電極上に前記保護絶縁膜を介して配置され、前記シールド電極と電気的に接続されているソース電極とを備え、
    前記シールド電極上には、前記シールド電極の上面と前記絶縁領域とで構成される凹部が形成されており、
    前記ソース電極は、前記凹部において、直接又は前記シールド電極接続用金属プラグを介して前記シールド電極と電気的に接続されており、
    前記シールド電極の底と前記トレンチの底との間の前記絶縁領域の厚さをＤ１とし、前記シールド電極の底の深さ位置における前記シールド電極の側壁と前記トレンチの側壁との間の前記絶縁領域の厚さをｄ＋Ｄ２としたときに、Ｄ１＜ｄ＋Ｄ２の関係を満たすことを特徴とする半導体装置。
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