JP7443304B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
トランジスタの小型化又は高性能化のために、トレンチ内にゲート電極を埋め込んだ縦型トランジスタが用いられる。縦型トランジスタでは、ドレイン・ソース間耐圧（以下、単に「耐圧」とも表記）とオン抵抗とがトレードオフの関係にある。すなわち、オン抵抗を低減させるためにドリフト領域の不純物濃度を増加させると耐圧が低下する。逆に、耐圧を向上させるためにドリフト領域の不純物濃度を低下させると、オン抵抗が増大する。
耐圧とオン抵抗のトレードオフを改善する方法として、縦型トランジスタのトレンチ内にフィールドプレート電極を設ける構造がある。フィールドプレート電極によりドリフト領域中の電界分布を変化させることで、例えば、耐圧を維持したままで、ドリフト領域の不純物濃度を増加させることが可能となる。したがって、耐圧を維持したままで、オン抵抗を低減することが可能となる。
例えば、インバータ回路等の誘導性負荷を含む回路のスイッチングデバイスにトランジスタを用いる場合、スイッチング損失とサージ電圧のトレードオフが問題になる。スイッチング損失の低減を図るためにスイッチング速度を早くすると、トランジスタのボディダイオードに生じるサージ電圧が高くなる。ボディダイオードに生じるサージ電圧が高くなると、例えば、ノイズの増大やトランジスタの信頼性の低下が生じる。
特開２０１８－４６１３５号公報
本発明が解決しようとする課題は、スイッチング損失とサージ電圧のトレードオフを改善可能な半導体装置を提供することにある。
実施形態の半導体装置は、第１の面と、前記第１の面に対向する第２の面と、を有する半導体層であって、前記第１の面の側に位置し、前記第１の面に平行な第１の方向に延びる第１のトレンチと、前記第１の面の側に位置し、前記第１の方向に延びる第２のトレンチと、第１導電型の第１の半導体領域と、前記第１の半導体領域と前記第１の面との間に位置する第２導電型の第２の半導体領域と、前記第２の半導体領域と前記第１の面との間に位置する第１導電型の第３の半導体領域と、を含む半導体層と、前記半導体層の前記第１の面の側に位置し、前記第３の半導体領域に電気的に接続された第１の電極と、前記半導体層の前記第２の面の側に位置する第２の電極と、前記第１のトレンチの中に位置する第１のゲート電極と、前記第１のトレンチの中に位置し、前記第１のゲート電極と前記第２の面との間に位置し、前記第１の電極に電気的に接続され、前記第１の電極との間の電気抵抗が第１の電気抵抗である第１のフィールドプレート電極と、前記第２のトレンチの中に位置する第２のゲート電極と、前記第２のトレンチの中に位置し、前記第２のゲート電極と前記第２の面との間に位置し、前記第１の電極に電気的に接続され、前記第１の電極との間の電気抵抗が前記第１の電気抵抗と異なる第２の電気抵抗である第２のフィールドプレート電極と、前記第１のゲート電極と前記半導体層との間に位置する第１のゲート絶縁層と、前記第１のフィールドプレート電極と前記半導体層との間に位置する第１のフィールドプレート絶縁層と、前記第２のゲート電極と前記半導体層との間に位置する第２のゲート絶縁層と、前記第２のフィールドプレート電極と前記半導体層との間に位置する第２のフィールドプレート絶縁層と、を備える。
第１の実施形態の半導体装置の模式平面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式平面図。 比較例の半導体装置の模式断面図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第２の実施形態の半導体装置の模式平面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式平面図。 第２の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式平面図。 第４の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式平面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ－及び、ｐ＋、ｐ、ｐ－の表記を用いる場合、これらの表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ－はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ－はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ－型を単にｎ型、ｐ＋型、ｐ－型を単にｐ型と記載する場合もある。
半導体装置の不純物濃度は、例えば、Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ（ＳＩＭＳ）により測定することが可能である。また、半導体装置の不純物濃度の相対的な高低は、例えば、Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ（ＳＣＭ）で求められるキャリア濃度の高低から判断することも可能である。また、半導体装置の不純物領域の幅や深さ等の距離は、例えば、ＳＩＭＳで求めることが可能である。また、半導体装置の不純物領域の幅や深さ等の距離は、例えば、ＳＣＭ像から求めることが可能である。
半導体装置のトレンチの深さ、絶縁層の厚さ等は、例えば、ＳＩＭＳやＴｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ（ＴＥＭ）の画像上で計測することが可能である。
半導体装置の部材と部材との間、又は部材自体の電気抵抗は、例えば、プローブ針を用いた直接測定で求めることが可能である。また、部材と部材との間の電気抵抗は、例えば、部材と部材との間の構成物の材料の同定と、構成物の形状の同定と、を行い、同定された材料の電気抵抗率と同定された形状から、計算で求めることが可能である。また、部材自体の電気抵抗は、例えば、部材自体の材料の同定と、部材自体の形状の同定と、を行い、同定された材料の電気抵抗率と同定された形状から、計算で求めることが可能である。
材料の同定は、例えば、Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ（ＥＤＸ）で行うことが可能である。また、形状の同定は、例えば、ＴＥＭの画像上で行うことが可能である。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の面と、第１の面に対向する第２の面と、を有する半導体層であって、第１の面の側に位置し、第１の面に平行な第１の方向に延びる第１のトレンチと、第１の面の側に位置し、第１の方向に延びる第２のトレンチと、第１導電型の第１の半導体領域と、第１の半導体領域と第１の面との間に位置する第２導電型の第２の半導体領域と、第２の半導体領域と第１の面との間に位置する第１導電型の第３の半導体領域と、を含む半導体層と、半導体層の第１の面の側に位置し、第３の半導体領域に電気的に接続された第１の電極と、半導体層の第２の面の側に位置する第２の電極と、第１のトレンチの中に位置する第１のゲート電極と、第１のトレンチの中に位置し、第１のゲート電極と第２の面との間に位置し、第１の電極に電気的に接続され、第１の電極との間の電気抵抗が第１の電気抵抗である第１のフィールドプレート電極と、第２のトレンチの中に位置する第２のゲート電極と、第２のトレンチの中に位置し、第２のゲート電極と第２の面との間に位置し、第１の電極に電気的に接続され、第１の電極との間の電気抵抗が第１の電気抵抗と異なる第２の電気抵抗である第２のフィールドプレート電極と、第１のゲート電極と半導体層との間に位置する第１のゲート絶縁層と、第１のフィールドプレート電極と半導体層との間に位置する第１のフィールドプレート絶縁層と、第２のゲート電極と半導体層との間に位置する第２のゲート絶縁層と、第２のフィールドプレート電極と半導体層との間に位置する第２のフィールドプレート絶縁層と、を備える。
第１の実施形態の半導体装置は、トレンチ内にゲート電極とフィールドプレート電極を埋め込んだ縦型トランジスタである。第１の実施形態の半導体装置は、縦型パワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。第１の実施形態の半導体装置は、ＭＯＳＦＥＴ１００である。本明細書におけるトレンチとは、半導体層自体が有する溝型や凹型の構造であり、内部に半導体層以外の構成が位置することができる。
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。すなわち、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴの場合を例に説明する。
図１は、第１の実施形態の半導体装置の模式平面図である。第１の実施形態のＭＯＳＦＥＴ１００は、活性領域１０１と終端領域１０２を有する。活性領域１０１は、終端領域１０２に囲まれる。
活性領域１０１は、ＭＯＳＦＥＴ１００のオン動作時に電流を流す領域として機能する。活性領域１０１にトランジスタが設けられる。
終端領域１０２は、ＭＯＳＦＥＴ１００のオフ動作時に活性領域１０１の端部に印加される電界の強度を緩和し、ＭＯＳＦＥＴ１００の耐圧を向上させる領域として機能する。終端領域１０２は、例えばリサーフ構造又はガードリング構造を含む。
図２は、第１の実施形態の半導体装置の模式断面図である。図２は、ＭＯＳＦＥＴ１００の活性領域１０１の一部の断面図である。
図３は、第１の実施形態の半導体装置の模式平面図である。図３は、ＭＯＳＦＥＴ１００の活性領域１０１の一部の平面図である。図３は、図２の第１の面（図２中のＦ１）における平面図である。図２は、図３のＡＡ’断面である。
ＭＯＳＦＥＴ１００は、シリコン層１０（半導体層）、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、第１のゲート電極１６、第２のゲート電極１７、第１のゲート絶縁層１８、第２のゲート絶縁層１９、第１のフィールドプレート電極２０、第２のフィールドプレート電極２１、第１のフィールドプレート絶縁層２２、第２のフィールドプレート絶縁層２３、層間絶縁層２４、第１の接続部２６、第２の接続部２７、ゲート電極パッド２８、ゲート配線３０を備える。
第１のゲート電極１６は、第１の部分１６ａ及び第２の部分１６ｂを有する。第２のゲート電極は、第３の部分１７ａ及び第４の部分１７ｂを有する。
シリコン層１０は、第１のトレンチ３２、第２のトレンチ３３、ｎ＋型のドレイン領域３６、ｎ－型のドリフト領域３８（第１の半導体領域）、ｐ型のボディ領域４０（第２の半導体領域）、ｎ＋型のソース領域４２（第３の半導体領域）、ｐ＋型のコンタクト領域４４を含む。
シリコン層１０は、半導体層の一例である。ソース電極１２は、第１の電極の一例である。ドレイン電極１４は、第２の電極の一例である。
ドリフト領域３８は、第１の半導体領域の一例である。ボディ領域４０は、第２の半導体領域の一例である。ソース領域４２は、第３の半導体領域の一例である。
シリコン層１０は、ソース電極１２とドレイン電極１４との間に位置する。シリコン層１０は、第１の面（図２中“Ｆ１”）と第２の面（図２中“Ｆ２”）とを備える。第２の面Ｆ２は、第１の面Ｆ１に対向する。
第１の方向及び第２の方向は第１の面Ｆ１に対して平行な方向である。また、第２の方向は第１の方向に交差する方向である。第２の方向は、第１の方向に対して垂直な方向である。また、第３の方向は第１の面Ｆ１に対して垂直な方向である。第３の方向は第１の方向及び第２の方向に対して垂直な方向である。
以下、「深さ」とは、第１の面Ｆ１を基準とする深さを意味する。すなわち、第１の面Ｆ１を基準とする第３の方向の距離を意味する。
シリコン層１０は、単結晶のシリコン（Ｓｉ）である。シリコン層１０の表面は、例えば（１００）面に対し、０度以上８度以下傾斜した面である。
ｎ＋型のドレイン領域３６は、シリコン層１０内に設けられる。ドレイン領域３６は、ｎ型不純物を含有する。ｎ型不純物は、例えばリン（Ｐ）又はヒ素（Ａｓ）である。ｎ型不純物の濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ｎ－型のドリフト領域３８は、シリコン層１０内に設けられる。ドリフト領域３８は、ドレイン領域３６と第１の面Ｆ１との間に設けられる。ドリフト領域３８は、ドレイン領域３６上に設けられる。
ドリフト領域３８は、ｎ型不純物を含有する。ｎ型不純物は、例えばリン（Ｐ）又はヒ素（Ａｓ）である。ｎ型不純物濃度は、例えば、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下である。ドリフト領域３８は、例えば、ｎ＋型のドレイン領域３６上にエピタキシャル成長により形成されたエピタキシャル成長層である。
ドリフト領域３８の第３の方向の厚さは、例えば、７μｍ以上１５μｍ以下である。
ｐ型のボディ領域４０は、シリコン層１０内に設けられる。ボディ領域４０は、ドリフト領域３８と第１の面Ｆ１との間に設けられる。ＭＯＳＦＥＴ１００のオン動作時には、第１のゲート絶縁層１８と接する領域にチャネルが形成される。
ボディ領域４０は、ｐ型不純物を含有する。ｐ型不純物は、例えば、ボロン（Ｂ）である。ｐ型不純物濃度は、例えば、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下である。
ｎ＋型のソース領域４２は、シリコン層１０内に設けられる。ソース領域４２は、ボディ領域４０と第１の面Ｆ１との間に設けられる。
ソース領域４２は、ｎ型不純物を含有する。ｎ型不純物は、例えばリン（Ｐ）又はヒ素（Ａｓ）である。ｎ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ｐ＋型のコンタクト領域４４は、シリコン層１０内に設けられる。コンタクト領域４４は、ボディ領域４０と第１の面Ｆ１との間に設けられる。
コンタクト領域４４は、ｐ型不純物を含有する。ｐ型不純物は、例えば、ボロン（Ｂ）である。ｐ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。コンタクト領域４４のｐ型不純物濃度は、ボディ領域４０のｐ型不純物濃度よりも高い。
第１のトレンチ３２は、シリコン層１０の中に存在する。第１のトレンチ３２は、シリコン層１０の第１の面Ｆ１の側に位置する。第１のトレンチ３２は、シリコン層１０に形成された溝である。
第１のトレンチ３２は、ボディ領域４０を貫通し、ドリフト領域３８に達する。第１のトレンチ３２の深さは、例えば、４μｍ以上６μｍ以下である。
第２のトレンチ３３は、シリコン層１０の中に存在する。第２のトレンチ３３は、シリコン層１０の第１の面Ｆ１の側に位置する。第１のトレンチは、シリコン層１０に形成された溝である。
第２のトレンチ３３は、ボディ領域４０を貫通し、ドリフト領域３８に達する。第２のトレンチ３３の深さは、例えば、４μｍ以上６μｍ以下である。
第１のトレンチ３２及び第２のトレンチ３３は、図３に示すように、第１の面Ｆ１において、第１の方向に延びる。第１のトレンチ３２及び第２のトレンチ３３は、第２の方向に一定のピッチで繰り返し配置される。
第１のゲート電極１６は、第１のトレンチ３２内に設けられる。第１のゲート電極１６は、例えば、ｎ型不純物又はｐ型不純物を含有する多結晶シリコンである。
第１のゲート電極１６は、第１の部分１６ａと第２の部分１６ｂを有する。第１の部分１６ａと第２の部分１６ｂは、第２の方向に離間する。第１のゲート電極１６は、第１の部分１６ａと第２の部分１６ｂに分割されている。
第２のゲート電極１７は、第２のトレンチ３３内に設けられる。第２のゲート電極１７は、例えば、ｎ型不純物又はｐ型不純物を含有する多結晶シリコンである。
第２のゲート電極１７は、第３の部分１７ａと第４の部分１７ｂを有する。第３の部分１７ａと第４の部分１７ｂは、第２の方向に離間する。第２のゲート電極１７は、第３の部分１７ａと第４の部分１７ｂに分轄されている。
第１のゲート絶縁層１８は、第１のゲート電極１６とシリコン層１０との間に設けられる。第１のゲート絶縁層１８は、第１のゲート電極１６とボディ領域４０との間に設けられる。第１のゲート絶縁層１８は、第１のゲート電極１６とドリフト領域３８との間に設けられる。第１のゲート絶縁層１８は、第１のゲート電極１６とソース領域４２との間に設けられる。第１のゲート絶縁層１８は、例えば、酸化シリコンである。
第２のゲート絶縁層１９は、第２のゲート電極１７とシリコン層１０との間に設けられる。第２のゲート絶縁層１９は、第２のゲート電極１７とボディ領域４０との間に設けられる。第２のゲート絶縁層１９は、第２のゲート電極１７とドリフト領域３８との間に設けられる。第２のゲート絶縁層１９は、第２のゲート電極１７とソース領域４２との間に設けられる。第２のゲート電極１７は、例えば、酸化シリコンである。
第１のフィールドプレート電極２０は、第１のトレンチ３２内に設けられる。第１のフィールドプレート電極２０は、第３の方向において、第１のゲート電極１６と第２の面Ｆ２との間に設けられる。第１のフィールドプレート電極２０は、第１の方向に延びる。
第１のフィールドプレート電極２０は、ＭＯＳＦＥＴ１００のオフ動作時に、ドリフト領域３８内の電界分布を変化させ、ＭＯＳＦＥＴ１００の耐圧を向上させる機能を備える。
第１のフィールドプレート電極２０は、ソース電極１２に電気的に接続される。以下、ソース電極１２と第１のフィールドプレート電極２０との間の電気抵抗を第１の電気抵抗と称する。以下、ソース電極１２と第１のフィールドプレート電極２０との間の電気抵抗値を第１の電気抵抗と称する。
第１のフィールドプレート電極２０は、導電体である。第１のフィールドプレート電極２０は、例えば、ｎ型不純物又はｐ型不純物を含有する多結晶シリコンである。
第２のフィールドプレート電極２１は、第２のトレンチ３３内に設けられる。第２のフィールドプレート電極２１は、第３の方向において、第２のゲート電極１７と第２の面Ｆ２との間に設けられる。第２のフィールドプレート電極２１は、第１の方向に延びる。
第２のフィールドプレート電極２１は、ＭＯＳＦＥＴ１００のオフ動作時に、ドリフト領域３８内の電界分布を変化させ、ＭＯＳＦＥＴ１００の耐圧を向上させる機能を備える。
第２のフィールドプレート電極２１は、ソース電極１２に電気的に接続される。以下、ソース電極１２と第２のフィールドプレート電極２１との間の電気抵抗を第２の電気抵抗と称する。以下、ソース電極１２と第２のフィールドプレート電極２１との間の電気抵抗値を第２の電気抵抗と称する。
第２の電気抵抗は、第１の電気抵抗と異なる。ソース電極１２と第２のフィールドプレート電極２１との間の電気抵抗値は、ソース電極１２と第１のフィールドプレート電極２０との間の電気抵抗値と異なる。
第１の電気抵抗の値と第２の電気抵抗の値は、例えば、一桁以上異なる。例えば、第２の電気抵抗は第１の電気抵抗の１０倍以上である。また、例えば、第１の電気抵抗は第２の電気抵抗の１０倍以上である。
第２のフィールドプレート電極２１は、導電体である。第２のフィールドプレート電極２１は、例えば、ｎ型不純物又はｐ型不純物を含有する多結晶シリコンである。第２のフィールドプレート電極２１は、例えば、第１のフィールドプレート電極２０と同一の材料で形成される。
第１のフィールドプレート絶縁層２２は、第１のフィールドプレート電極２０とシリコン層１０との間に設けられる。第１のフィールドプレート絶縁層２２は、第１のフィールドプレート電極２０とドリフト領域３８との間に設けられる。第１のフィールドプレート絶縁層２２は、例えば、酸化シリコンである。
第１のフィールドプレート絶縁層２２の厚さは、例えば、第１のゲート絶縁層１８の厚さより厚い。第１のフィールドプレート絶縁層２２の厚さは、例えば、第１のゲート絶縁層１８の厚さの５倍以上３０倍以下である。
第２のフィールドプレート絶縁層２３は、第２のフィールドプレート電極２１とシリコン層１０との間に設けられる。第２のフィールドプレート絶縁層２３は、第２のフィールドプレート電極２１とドリフト領域３８との間に設けられる。第２のフィールドプレート絶縁層２３は、例えば、酸化シリコンである。
第２のフィールドプレート絶縁層２３の厚さは、例えば、第２のゲート絶縁層１９の厚さより厚い。第２のフィールドプレート絶縁層２３の厚さは、例えば、第２のゲート絶縁層１９の厚さの５倍以上３０倍以下である。
第１の接続部２６は、ソース電極１２と第１のフィールドプレート電極２０との間に設けられる。第１の接続部２６は、少なくとも一部が第１のトレンチ３２の中に設けられる。第１の接続部２６は、第１のゲート電極１６の第１の部分１６ａと第２の部分１６ｂとの間に設けられる。第１の接続部２６は、ソース電極１２と第１のフィールドプレート電極２０を電気的に接続する。
第１の接続部２６の電気抵抗値が、例えば、第１の電気抵抗である。
第１の接続部２６は、導電体である。第１の接続部２６は、例えば、金属、金属窒化物、金属炭化物、金属半導体化合物、又は半導体でる。
第１の接続部２６は、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）、銅（Ｃｕ）、又はシリコン（Ｓｉ）を含む。
第１の接続部２６は、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、窒化チタン、又は多結晶シリコンである。
第１の接続部２６は、例えば、ソース電極１２と異なる材料である。第１の接続部２６の材料の電気抵抗率は、例えば、ソース電極１２の材料の電気抵抗率と異なる。
第１の接続部２６は、例えば、ソース電極１２と同一の材料である。
第１の接続部２６は、例えば、第１のフィールドプレート電極２０と異なる材料である。第１の接続部２６の材料の電気抵抗率は、例えば、第１のフィールドプレート電極２０の材料の電気抵抗率と異なる。
第１の接続部２６は、例えば、第１のフィールドプレート電極２０と同一の材料である。
第２の接続部２７は、ソース電極１２と第２のフィールドプレート電極２１との間に設けられる。第２の接続部２７は、少なくとも一部が第２のトレンチ３３の中に設けられる。第２の接続部２７は、第２のゲート電極１７の第３の部分１７ａと第４の部分１７ｂとの間に設けられる。第２の接続部２７は、ソース電極１２と第２のフィールドプレート電極２１を電気的に接続する。
第２の接続部２７の電気抵抗は、第１の接続部２６の電気抵抗と異なる。第２の接続部２７の電気抵抗値が、例えば、第２の電気抵抗である。第２の電気抵抗は、第１の電気抵抗と異なる。
第１の接続部２６の電気抵抗の値と第２の接続部２７の電気抵抗の値は、例えば、一桁以上異なる。例えば、第２の接続部２７の電気抵抗は第１の接続部２６の電気抵抗の１０倍以上である。また、例えば、第１の接続部２６の電気抵抗は第２の接続部２７の電気抵抗の１０倍以上である。
第２の接続部２７は、導電体である。第２の接続部２７は、例えば、金属、金属窒化物、金属炭化物、金属半導体化合物、又は半導体でる。
第２の接続部２７は、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）、銅（Ｃｕ）、又はシリコン（Ｓｉ）を含む。
第２の接続部２７は、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、窒化チタン、又は多結晶シリコンである。
第２の接続部２７は、例えば、ソース電極１２と異なる材料である。第２の接続部２７の材料の電気抵抗率は、例えば、ソース電極１２の材料の電気抵抗率と異なる。
第２の接続部２７は、例えば、ソース電極１２と同一の材料である。
第２の接続部２７は、例えば、第２のフィールドプレート電極２１と異なる材料である。第２の接続部２７の材料の電気抵抗率は、例えば、第２のフィールドプレート電極２１の材料の電気抵抗率と異なる。
第２の接続部２７は、例えば、第２のフィールドプレート電極２１と同一の材料である。
第２の接続部２７は、例えば、第１の接続部２６と異なる材料である。第２の接続部２７の材料の電気抵抗率は、例えば、第１の接続部２６の材料の電気抵抗率と異なる。
第２の接続部２７は、例えば、第１の接続部２６の材料と同一の材料である。例えば、第１の接続部２６の材料と第２の接続部２７の接続部の材料が同一であっても、形状を変えることで、第２の接続部２７の電気抵抗は、第１の接続部２６の電気抵抗と異なるものとすることが可能である。
例えば、第１の接続部２６の材料は多結晶シリコンであり、第２の接続部２７の材料は、多結晶シリコンよりも電気抵抗率の低いタングステンである。この組み合わせにより、第２の接続部２７の電気抵抗を、第１の接続部２６の電気抵抗よりも低くできる。したがって、第２の電気抵抗を第１の電気抵抗よりも低くすることができる。
例えば、第１の接続部２６の材料はアルミニウムであり、第２の接続部２７の材料は、アルミニウムよりも電気抵抗率の高いタングステンである。この組み合わせにより、第２の接続部２７の電気抵抗を、第１の接続部２６の電気抵抗よりも高くできる。したがって、第２の電気抵抗を第１の電気抵抗よりも高くすることができる。
なお、第１の接続部２６又は第２の接続部２７は、ソース電極１２と同時に形成されたソース電極１２の一部であっても構わない。
層間絶縁層２４は、第１のゲート電極１６と第１の接続部２６との間に設けられる。層間絶縁層２４は、第１のゲート電極１６とソース電極１２との間に設けられる。層間絶縁層２４は、第１のゲート電極１６と第１の接続部２６、及び、第１のゲート電極１６とソース電極１２とを電気的に分離する機能を有する。
また、層間絶縁層２４は、第２のゲート電極１７と第２の接続部２７との間に設けられる。層間絶縁層２４は、第２のゲート電極１７とソース電極１２との間に設けられる。層間絶縁層２４は、第２のゲート電極１７と第２の接続部２７、及び、第２のゲート電極１７とソース電極１２とを電気的に分離する機能を有する。
層間絶縁層２４は、例えば、酸化シリコンである。
ソース電極１２は、シリコン層１０の第１の面Ｆ１の側に設けられる。ソース電極１２は、シリコン層１０の第１の面Ｆ１の上に設けられる。
ソース電極１２は、図１に示されるように、ＭＯＳＦＥＴ１００の活性領域１０１の中に設けられる。ソース電極１２は、ソース領域４２とボディ領域４０とに電気的に接続される。ソース電極１２は、例えば、ソース領域４２に接する。
ソース電極１２は、第１の接続部２６を用いて、第１のフィールドプレート電極２０と電気的に接続される。ソース電極１２は、第２の接続部２７を用いて、第２のフィールドプレート電極２１と電気的に接続される。
ソース電極１２は、ＭＯＳＦＥＴ１００が実装される際に、例えば、ボンディングワイヤが接続される領域となる。
ソース電極１２は、金属電極である。ソース電極１２は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。
ドレイン電極１４は、シリコン層１０の第２の面Ｆ２の側に設けられる。ドレイン電極１４は、シリコン層１０の第２の面Ｆ２の上に設けられる。ドレイン電極１４は、ドレイン領域３６に電気的に接続される。ドレイン電極１４は、ドレイン領域３６に接する。
ドレイン電極１４は、金属電極である。ドレイン電極１４は、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、銀（Ａｇ）、及び金（Ａｕ）から選ばれる材料の積層構造を有する。
ゲート電極パッド２８は、シリコン層１０の第１の面Ｆ１の側に設けられる。ゲート電極パッド２８は、シリコン層１０の第１の面Ｆ１の上に設けられる。
ゲート電極パッド２８は、図１に示すようにＭＯＳＦＥＴ１００の終端領域に設けられる。ゲート電極パッド２８は、第１のゲート電極１６及び第２のゲート電極１７に電気的に接続される。ゲート電極パッド２８は、ＭＯＳＦＥＴ１００が実装される際に、例えば、ボンディングワイヤが接続される領域となる。
ゲート電極パッド２８は、金属電極である。ゲート電極パッド２８は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ゲート電極パッド２８の材料は、例えば、ソース電極１２の材料と同一である。
ゲート配線３０は、図１に示すようにＭＯＳＦＥＴ１００の終端領域に設けられる。ゲート配線３０は、第１のゲート電極１６及び第２のゲート電極１７に電気的に接続される。ゲート配線３０を用いて、ゲート電極パッド２８と、第１のゲート電極１６及び第２のゲート電極１７が電気的に接続される。
ゲート配線３０は、金属電極である。ゲート配線３０は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ゲート配線３０の材料は、例えば、ソース電極１２の材料及びゲート電極パッド２８の材料と同一である。
以下、第１の実施形態の半導体装置の作用及び効果について説明する。
例えば、インバータ回路等の誘導性負荷を含む回路のスイッチングデバイスにトランジスタを用いる場合、スイッチング損失とサージ電圧のトレードオフが問題になる。スイッチング損失の低減を図るためスイッチング速度を早くすると、トランジスタのボディダイオードに生じるサージ電圧が高くなる。サージ電圧が高くなると、例えば、ノイズの増大やトランジスタの信頼性の低下が生じる。したがって、スイッチング損失とサージ電圧のトレードオフを改善できるトランジスタの実現が望まれる。
図４は、比較例の半導体装置の模式断面図である。比較例の半導体装置は、トレンチ内にゲート電極とフィールドプレート電極を埋め込んだ縦型トランジスタである。比較例の半導体装置は、ＭＯＳＦＥＴ９００である。図４は、第１の実施形態の図２に対応する図である。
ＭＯＳＦＥＴ９００は、ソース電極１２と第１のフィールドプレート電極２０との間の第１の電気抵抗と、ソース電極１２と第２のフィールドプレート電極２１との間の第２の電気抵抗が同一である点で、第１の実施形態のＭＯＳＦＥＴ１００と異なる。ＭＯＳＦＥＴ９００は、第１の接続部２６の電気抵抗と、第２の接続部２７の電気抵抗が同一である点で、第１の実施形態のＭＯＳＦＥＴ１００と異なる。
ＭＯＳＦＥＴ９００において、第１の接続部２６と第２の接続部２７は、同一の材料で形成される。また。第１の接続部２６と第２の接続部２７は、同一の形状を備える。したがって、第１の接続部２６の電気抵抗と、第２の接続部２７の電気抵抗が同一となる。
ＭＯＳＦＥＴ９００では、ソース電極１２と第１のフィールドプレート電極２０との間の第１の電気抵抗と、ソース電極１２と第２のフィールドプレート電極２１との間の第２の電気抵抗が同一となる。
図５は、第１の実施形態の半導体装置の作用及び効果の説明図である。図５は、スイッチング損失とサージ電圧をシミュレーションする際に用いたチョッパ回路の回路図である。
図５に示すように、チョッパ回路は、ハイサイドトランジスタ、ローサイドトランジスタ、負荷インダクタンス、及び寄生インダクタンスを含む。
例えば、ハイサイドトランジスタがオフ状態で、かつ、負荷インダクタンスに起因する還流電流がハイサイドトランジスタのボディダイオードに流れている場合を想定する。この状態で、ローサイドトランジスタをオフ状態からオン状態に変化させる。
ローサイドトランジスタをオフ状態からオン状態に変化させることにより、ハイサイドトランジスタのボディダイオードが逆方向バイアスに切り替わり、いわゆる逆回復動作が始まる。逆回復動作の際に、寄生インダクタンスに起因して、ボディダイオードに高いサージ電圧が生じる。
図６は、第１の実施形態の半導体装置の作用及び効果の説明図である。図６は、スイッチング損失とサージ電圧をシミュレーションする際に用いたトランジスタ構造を示す図である。図６に示す構造のトランジスタを、図５のハイサイドトランジスタ及びローサイドトランジスタに適用して、スイッチング損失とサージ電圧のシミュレーションを行った。
図６（ａ）のトランジスタ構造は、比較例のＭＯＳＦＥＴ９００のトランジスタ構造に対応する。図６（ａ）のトランジスタ構造では、ソースとフィールドプレートとの間の電気抵抗Ｒｓが、隣り合う２つのトランジスタの間で同じ値に固定されている。
図６（ｂ）のトランジスタ構造は、第１の実施形態のＭＯＳＦＥＴ１００のトランジスタ構造に対応する。図６（ｂ）のトランジスタ構造では、ソースとフィールドプレートとの間の電気抵抗が、隣り合う２つのトランジスタの間で可変となっている。図６（ｂ）のトランジスタ構造では、第１の電気抵抗Ｒｓ１と第２の電気抵抗Ｒｓ２が独立に変更できるパラメータである。
図７は、第１の実施形態の半導体装置の作用及び効果の説明図である。図７は、スイッチング損失とサージ電圧のシミュレーション結果を示す図である。
横軸はサージ電圧、縦軸はスイッチング損失である。スイッチング損失はターンオン損失（Ｅｏｎ）と逆回復損失（Ｅｒｒ）の和である。
比較例のトランジスタ構造の場合、電気抵抗Ｒｓを変化させて、スイッチング損失及びサージ電圧をそれぞれ計算した。また、実施形態のトランジスタ構造の場合、第２の電気抵抗Ｒｓ２を０．１Ωに固定した状態で、第１の電気抵抗Ｒｓ１を変化させて、スイッチング損失及びサージ電圧をそれぞれ計算した。
フィールドプレートを備えたトランジスタでは、ソースとフィールドプレートとの間の電気抵抗とフィールドプレートの容量が、寄生のスナバ回路として機能する。したがって、ソースとフィールドプレートとの間の電気抵抗を高くすることで、トランジスタのボディダイオードに生じるサージ電圧を低減できる。もっとも、ソースとフィールドプレートとの間の電気抵抗を高くすると、スイッチング損失が増加し、図７に示すように、スイッチング損失とサージ電圧のトレードオフが生じる。
図７に示すように、実施形態のトランジスタ構造のように、第１の電気抵抗Ｒｓ１と第２の電気抵抗Ｒｓ２を異なる値とすることで、スイッチング損失とサージ電圧のトレードオフが改善することが明らかになった。
特に、第１の電気抵抗Ｒｓ１が高くなり、第１の電気抵抗Ｒｓ１と第２の電気抵抗Ｒｓ２の差が広がる領域で、スイッチング損失とサージ電圧のトレードオフの改善が顕著となる。
第１の実施形態のＭＯＳＦＥＴ１００では、ソース電極１２と第２のフィールドプレート電極２１との間の第２の電気抵抗は、ソース電極１２と第１のフィールドプレート電極２０との間の第１の電気抵抗と異なる。したがって、第１の実施形態のＭＯＳＦＥＴ１００によれば、スイッチング損失とサージ電圧のトレードオフの改善が実現できる。
第１の実施形態のＭＯＳＦＥＴ１００において、スイッチング損失とサージ電圧のトレードオフを改善する観点から、第１の電気抵抗の値と第２の電気抵抗の値は、一桁以上異なることが好ましく、二桁以上異なることがより好ましい。例えば、第１の電気抵抗は第２の電気抵抗の１０倍以上であることが好ましく、５０倍以上であることがより好ましく、１００倍以上であることが更に好ましい。また、例えば、第２の電気抵抗は第１の電気抵抗の１０倍以上であることが好ましく、５０倍以上であることがより好ましく、１００倍以上であることが更に好ましい。
第１の実施形態のＭＯＳＦＥＴ１００において、スイッチング損失とサージ電圧のトレードオフを改善する観点から、第１の接続部２６の電気抵抗の値と第２の接続部２７の電気抵抗の値は、一桁以上異なることが好ましく、二桁以上異なることがより好ましい。例えば、第２の接続部２７の電気抵抗は第１の接続部２６の電気抵抗の１０倍以上であることが好ましく、５０倍以上であることがより好ましく、１００倍以上であることが更に好ましい。また、例えば、第１の接続部２６の電気抵抗は第２の接続部２７の電気抵抗の１０倍以上であることが好ましく、５０倍以上であることがより好ましく、１００倍以上であることが更に好ましい。
以上、第１の実施形態によれば、スイッチング損失とサージ電圧のトレードオフを改善可能なＭＯＳＦＥＴが実現できる。
（第２の実施形態）
第２の実施形態の半導体装置は、第１のトレンチに交差する方向に延び、第１のフィールドプレート電極と第１の電極との間に電気的に接続された第１の配線と、第２のトレンチに交差する方向に延び、第２のフィールドプレート電極と第１の電極との間に電気的に接続された第２の配線と、を更に備える点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
第２の実施形態の半導体装置は、トレンチ内にゲート電極とフィールドプレート電極を埋め込んだ縦型トランジスタである。第２の実施形態の半導体装置は、縦型パワーＭＯＳＦＥＴである。第２の実施形態の半導体装置は、ＭＯＳＦＥＴ２００である。
図８は、第２の実施形態の半導体装置の模式平面図である。図８は、第１の実施形態のＭＯＳＦＥＴ１００の図１に対応する図である。
図９は、第２の実施形態の半導体装置の模式断面図である。図９は、ＭＯＳＦＥＴ２００の活性領域１０１の一部の断面図である。図９は、第１の実施形態のＭＯＳＦＥＴ１００の図２に対応する図である。
図１０は、第２の実施形態の半導体装置の模式平面図である。図１０は、図８の第１の面（図８中のＦ１）における平面図である。図１０は、ＭＯＳＦＥＴ２００の終端領域１０２の一部の平面図である。図１０は、図８に示す領域Ｘの平面図である。なお、図１０は、第１の面Ｆ１の上の層間絶縁層２４の図示を省略している。
図１１は、第２の実施形態の半導体装置の模式断面図である。図１１は、図１０のＢＢ’断面である。
ＭＯＳＦＥＴ２００は、シリコン層１０（半導体層）、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、第１のゲート電極１６、第２のゲート電極１７、第１のゲート絶縁層１８、第２のゲート絶縁層１９、第１のフィールドプレート電極２０、第２のフィールドプレート電極２１、第１のフィールドプレート絶縁層２２、第２のフィールドプレート絶縁層２３、層間絶縁層２４、ゲート電極パッド２８、ゲート配線３０、第１のフィールドプレート配線５０（第１の配線）、第２のフィールドプレート配線５１（第２の配線）、ゲートコンタクト部５４、第１のフィールドプレートコンタクト部５６、第２のフィールドプレートコンタクト部５８、及び、電気抵抗層６０を備える。
シリコン層１０は、第１のトレンチ３２、第２のトレンチ３３、ｎ＋型のドレイン領域３６、ｎ－型のドリフト領域３８（第１の半導体領域）、ｐ型のボディ領域４０（第２の半導体領域）、ｎ＋型のソース領域４２（第３の半導体領域）、ｐ＋型のコンタクト領域４４を含む。
シリコン層１０は、半導体層の一例である。ソース電極１２は、第１の電極の一例である。ドレイン電極１４は、第２の電極の一例である。第１のフィールドプレート配線５０は、第１の配線の一例である。第２のフィールドプレート配線５１は、第２の配線の一例である。
ドリフト領域３８は、第１の半導体領域の一例である。ボディ領域４０は、第２の半導体領域の一例である。ソース領域４２は、第３の半導体領域の一例である。
図９に示すように、ＭＯＳＦＥ２００の第１のゲート電極１６は、分割されていない。また、ＭＯＳＦＥ２００の第２のゲート電極１７は、分割されていない。
図９に示すように、ＭＯＳＦＥ２００は、第１の接続部２６を備えない。ソース電極１２と第１のフィールドプレート電極２０は、活性領域１０１の中では電気的に接続されない。
図９に示すように、ＭＯＳＦＥ２００は、第２の接続部２７を備えない。ソース電極１２と第２のフィールドプレート電極２１は、活性領域１０１の中では電気的に接続されない。
ゲート配線３０は、図８に示すようにＭＯＳＦＥＴ２００の終端領域に設けられる。ゲート配線３０は、第１のゲート電極１６及び第２のゲート電極１７に電気的に接続される。ゲート配線３０を用いて、ゲート電極パッド２８と、第１のゲート電極１６及び第２のゲート電極１７が電気的に接続される。
ゲート配線３０は、領域Ｘにおいて、第２の方向に延びる。ゲート配線３０は、第１のトレンチ３２と交差する。ゲート配線３０は、第２のトレンチ３３と交差する。
ゲート配線３０は、ゲートコンタクト部５４において、第１のゲート電極１６と電気的に接続される。ゲート配線３０は、ゲートコンタクト部５４において、第２のゲート電極１７と電気的に接続される。
ゲート配線３０は、金属電極である。ゲート配線３０は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ゲート配線３０の材料は、例えば、ソース電極１２の材料及びゲート電極パッド２８の材料と同一である。
第１のフィールドプレート配線５０は、図８に示すようにＭＯＳＦＥＴ２００の終端領域に設けられる。
第１のフィールドプレート配線５０は、領域Ｘにおいて、第２の方向に延びる。第１のフィールドプレート配線５０は、第１のトレンチ３２と交差する。ゲート配線３０は、第２のトレンチ３３と交差する。
第１のフィールドプレート配線５０は、第１のフィールドプレートコンタクト部５６において、第１のフィールドプレート電極２０と電気的に接続される。
第１のフィールドプレート配線５０は、ソース電極１２と電気的に接続される。第１のフィールドプレート配線５０は、ソース電極１２と第１のフィールドプレート電極２０との間に電気的に接続される。第１のフィールドプレート配線５０を用いて、ソース電極１２と第１のフィールドプレート電極２０が電気的に接続される。
第１のフィールドプレート配線５０は、例えば、金属である。第１のフィールドプレート配線５０は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。第１のフィールドプレート配線５０の材料は、例えば、ソース電極１２及びゲート配線３０の材料と同一である。第１のフィールドプレート配線５０の材料の電気抵抗率は、例えば、ソース電極１２及びゲート配線３０の材料の電気抵抗率と同一である。
第２のフィールドプレート配線５１は、図８に示すようにＭＯＳＦＥＴ２００の終端領域に設けられる。
第２のフィールドプレート配線５１は、領域Ｘにおいて、第２の方向に延びる。第２のフィールドプレート配線５１は、第１のトレンチ３２と交差する。ゲート配線３０は、第２のトレンチ３３と交差する。
第２のフィールドプレート配線５１は、第２のフィールドプレートコンタクト部５８において、第２のフィールドプレート電極２１と電気的に接続される。
第２のフィールドプレート配線５１は、ソース電極１２と電気的に接続される。第２のフィールドプレート配線５１は、ソース電極１２と第２のフィールドプレート電極２１との間に電気的に接続される。第２のフィールドプレート配線５１を用いて、ソース電極１２と第２のフィールドプレート電極２１が電気的に接続される。
第２のフィールドプレート配線５１は、例えば、金属である。第２のフィールドプレート配線５１は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。第２のフィールドプレート配線５１の材料は、例えば、ソース電極１２、ゲート配線３０、及び第１のフィールドプレート配線５０の材料と同一である。第２のフィールドプレート配線５１の材料の電気抵抗率は、例えば、ソース電極１２、ゲート配線３０、及び第１のフィールドプレート配線５０の材料の電気抵抗率と同一である。
電気抵抗層６０は、第２のフィールドプレート配線５１とソース電極１２との間に設けられる。電気抵抗層６０が、第２のフィールドプレート配線５１とソース電極１２との間に設けられることにより、第２のフィールドプレート配線５１とソース電極１２との間の第２の電気抵抗と、第１のフィールドプレート配線５０とソース電極１２との間の第１の電気抵抗が異なる。例えば、電気抵抗層６０が高抵抗であることで、第２のフィールドプレート配線５１とソース電極１２との間の第２の電気抵抗が、第１のフィールドプレート配線５０とソース電極１２との間の第１の電気抵抗よりも高くなる。
電気抵抗層６０は、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、又はシリコン（Ｓｉ）を含む。電気抵抗層６０は、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン、又は多結晶シリコンである。
電気抵抗層６０の材料は、例えば、ソース電極１２、第１のフィールドプレート配線５０、及び第２のフィールドプレート配線５１の材料と異なる。電気抵抗層６０の材料の電気抵抗率は、例えば、ソース電極１２、第１のフィールドプレート配線５０、第２のフィールドプレート配線５１の材料の電気抵抗率と異なる。
電気抵抗層６０の材料の電気抵抗率は、例えば、ソース電極１２、第１のフィールドプレート配線５０、第２のフィールドプレート配線５１の材料の電気抵抗率よりも高い。
ソース電極１２、第１のフィールドプレート配線５０、及び第２のフィールドプレート配線５１の材料は、例えば、アルミニウムである。また、電気抵抗層６０の材料は、例えば、アルミニウムよりも電気抵抗率の高いタングステンである。この組み合わせにより、第２のフィールドプレート配線５１とソース電極１２との間の第２の電気抵抗を、第１のフィールドプレート配線５０とソース電極１２との間の第１の電気抵抗よりも高くすることができる。
また、上記組み合わせにおいて、例えば、電気抵抗層６０を細線化、薄膜化、又は長尺化することにより、更に電気抵抗層６０の電気抵抗を高くし、第２の電気抵抗を第１の電気抵抗よりも更に高くすることができる。
以上、第２の実施形態によれば、スイッチング損失とサージ電圧のトレードオフを改善可能なＭＯＳＦＥＴが実現できる。
（第３の実施形態）
第３の実施形態の半導体装置は、第１の配線の材料と第２の配線の材料が異なる点で、第２の実施形態の半導体装置と異なる。以下、第１の実施形態又は第２の実施形態と重複する内容については、一部記述を省略する場合がある。
第３の実施形態の半導体装置は、トレンチ内にゲート電極とフィールドプレート電極を埋め込んだ縦型トランジスタである。第３の実施形態の半導体装置は、縦型パワーＭＯＳＦＥＴである。第３の実施形態の半導体装置は、ＭＯＳＦＥＴ３００である。
図１２は、第３の実施形態の半導体装置の模式平面図である。図１２は、第２の実施形態のＭＯＳＦＥＴ２００の図８に対応する図である。
第１のフィールドプレート配線５０は、図１２に示すようにＭＯＳＦＥＴ３００の終端領域に設けられる。
第１のフィールドプレート配線５０は、ソース電極１２と電気的に接続される。第１のフィールドプレート配線５０を用いて、ソース電極１２と第１のフィールドプレート電極２０が電気的に接続される。
第１のフィールドプレート配線５０は、導電体である。第１のフィールドプレート配線５０は、例えば、金属、金属窒化物、金属炭化物、金属半導体化合物、又は半導体である。
第１のフィールドプレート配線５０の材料は、例えば、ソース電極１２及びゲート配線３０の材料と同一である。第１のフィールドプレート配線５０の材料の電気抵抗率は、例えば、ソース電極１２及びゲート配線３０の材料の電気抵抗率と同一である。
第１のフィールドプレート配線５０の材料は、例えば、ソース電極１２及びゲート配線３０の材料と異なる。第１のフィールドプレート配線５０の材料の電気抵抗率は、例えば、ソース電極１２及びゲート配線３０の材料の電気抵抗率と異なる。
第２のフィールドプレート配線５１は、図１２に示すようにＭＯＳＦＥＴ２００の終端領域に設けられる。
第２のフィールドプレート配線５１は、ソース電極１２と電気的に接続される。第２のフィールドプレート配線５１を用いて、ソース電極１２と第２のフィールドプレート電極２１が電気的に接続される。
第２のフィールドプレート配線５１は、導電体である。第１のフィールドプレート配線５０は、例えば、金属、金属窒化物、金属炭化物、金属半導体化合物、又は半導体である。
第２のフィールドプレート配線５１の材料は、例えば、ソース電極１２及びゲート配線３０の材料と同一である。第２のフィールドプレート配線５１の材料の電気抵抗率は、例えば、ソース電極１２及びゲート配線３０の材料の電気抵抗率と同一である。
第２のフィールドプレート配線５１の材料は、例えば、ソース電極１２及びゲート配線３０の材料と異なる。第２のフィールドプレート配線５１の材料の電気抵抗率は、例えば、ソース電極１２及びゲート配線３０の材料の電気抵抗率と異なる。
第２のフィールドプレート配線５１の材料は、第１のフィールドプレート配線５０の材料と異なる。第２のフィールドプレート配線５１の材料の電気抵抗率は、第１のフィールドプレート配線５０の材料の電気抵抗率と異なる。
第２のフィールドプレート配線５１の材料が第１のフィールドプレート配線５０の材料と異なることにより、第２のフィールドプレート配線５１とソース電極１２との間の第２の電気抵抗と、第１のフィールドプレート配線５０とソース電極１２との間の第１の電気抵抗が異なる。第２のフィールドプレート配線５１の材料の電気抵抗率が第１のフィールドプレート配線５０の材料の電気抵抗率と異なることにより、第２のフィールドプレート配線５１とソース電極１２との間の第２の電気抵抗と、第１のフィールドプレート配線５０とソース電極１２との間の第１の電気抵抗が異なる。
例えば、第１のフィールドプレート配線５０の材料はアルミニウムであり、第２のフィールドプレート配線５１の材料は、アルミニウムよりも電気抵抗率の高い多結晶シリコンである。この組み合わせにより、第２のフィールドプレート配線５１の電気抵抗を、第１のフィールドプレート配線５０よりも高くできる。したがって、第２のフィールドプレート配線５１とソース電極１２との間の第２の電気抵抗を、第１のフィールドプレート配線５０とソース電極１２との間の第１の電気抵抗よりも高くすることができる。
また、例えば、第１のフィールドプレート配線５０の材料はアルミニウムであり、第２のフィールドプレート配線５１の材料は、アルミニウムよりも電気抵抗率の低い銅である。この組み合わせにより、第２のフィールドプレート配線５１の電気抵抗を、第１のフィールドプレート配線５０よりも低くできる。したがって、第２のフィールドプレート配線５１とソース電極１２との間の第２の電気抵抗を、第１のフィールドプレート配線５０とソース電極１２との間の第１の電気抵抗よりも低くすることができる。
以上、第３の実施形態によれば、スイッチング損失とサージ電圧のトレードオフを改善可能なＭＯＳＦＥＴが実現できる。
（第４の実施形態）
第４の実施形態の半導体装置は、第１の面と、第１の面に対向する第２の面と、を有する半導体層であって、第１の面の側に位置する第１のトレンチと、第１の面の側に位置する第２のトレンチと、第１の面の側に位置する第３のトレンチと、第１導電型の第１の半導体領域と、第１の半導体領域と第１の面との間に位置する第２導電型の第２の半導体領域と、第２の半導体領域と第１の面との間に位置する第１導電型の第３の半導体領域と、を含む半導体層と、半導体層の第１の面の側に位置し、第３の半導体領域に電気的に接続された第１の電極と、半導体層の第２の面の側に位置する第２の電極と、第１のトレンチの中に位置し、第１の電極に電気的に接続され、第１の電極との間の電気抵抗が第１の電気抵抗である第１のフィールドプレート電極と、第２のトレンチの中に位置し、第１の電極に電気的に接続され、第１の電極との間の電気抵抗が第１の電気抵抗と異なる第２の電気抵抗である第２のフィールドプレート電極と、第３のトレンチの中に位置するゲート電極と、第１のフィールドプレート電極と半導体層との間に位置する第１のフィールドプレート絶縁層と、第２のフィールドプレート電極と半導体層との間に位置する第２のフィールドプレート絶縁層と、ゲート電極と半導体層との間に位置するゲート絶縁層と、を備える。第４の実施形態の半導体装置は、ゲート電極が、第１のトレンチ及び第２のトレンチの中に位置せず、第３のトレンチの中に位置する点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
第４の実施形態の半導体装置は、トレンチ内にゲート電極とフィールドプレート電極を埋め込んだ縦型トランジスタである。第４の実施形態の半導体装置は、縦型パワーＭＯＳＦＥＴである。第４の実施形態の半導体装置は、ＭＯＳＦＥＴ４００である。
図１３は、第４の実施形態の半導体装置の模式断面図である。図１４は、第４の実施形態の半導体装置の模式平面図である。図１４は、図１３の第１の面（図１３中のＦ１）における平面図である。図１３は、図１４のＣＣ’断面である。図１３及び図１４は、ＭＯＳＦＥＴ４００の活性領域の一部を示す図である。
ＭＯＳＦＥＴ４００は、シリコン層１０（半導体層）、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極１３、ゲート絶縁層１５、第１のフィールドプレート電極２０、第２のフィールドプレート電極２１、第１のフィールドプレート絶縁層２２、第２のフィールドプレート絶縁層２３、層間絶縁層２４、第１の接続部２６、及び第２の接続部２７を備える。
シリコン層１０は、第１のトレンチ３２、第２のトレンチ３３、第３のトレンチ３４、ｎ＋型のドレイン領域３６、ｎ－型のドリフト領域３８（第１の半導体領域）、ｐ型のボディ領域４０（第２の半導体領域）、ｎ＋型のソース領域４２（第３の半導体領域）、ｐ＋型のコンタクト領域４４を含む。
シリコン層１０は、半導体層の一例である。ソース電極１２は、第１の電極の一例である。ドレイン電極１４は、第２の電極の一例である。
ドリフト領域３８は、第１の半導体領域の一例である。ボディ領域４０は、第２の半導体領域の一例である。ソース領域４２は、第３の半導体領域の一例である。
第１のトレンチ３２は、シリコン層１０の中に存在する。第１のトレンチ３２は、シリコン層１０の第１の面Ｆ１の側に位置する。第１のトレンチ３２は、シリコン層１０に形成された溝である。
第２のトレンチ３３は、シリコン層１０の中に存在する。第２のトレンチ３３は、シリコン層１０の第１の面Ｆ１の側に位置する。第１のトレンチは、シリコン層１０に形成された溝である。
第１のトレンチ３２及び第２のトレンチ３３は、図１４に示すように、第１の面Ｆ１において、ドット状に設けられる。
第３のトレンチ３４は、シリコン層１０の中に存在する。第３のトレンチ３４は、シリコン層１０の第１の面Ｆ１の側に位置する。第３のトレンチ３４は、シリコン層１０に形成された溝である。
第３のトレンチ３４は、第１のトレンチ３２を囲む。第３のトレンチ３４は、第２のトレンチ３３を囲む。第３のトレンチ３４は、第１の面Ｆ１の上でメッシュ形状を有する。
第３のトレンチ３４は、第１のトレンチ３２よりも浅い。第３のトレンチ３４は、第２のトレンチ３３よりも浅い。
ゲート電極１３は、第３のトレンチ３４内に設けられる。ゲート絶縁層１５は、ゲート電極１３とシリコン層１０との間に設けられる。
第１のフィールドプレート電極２０は、第１のトレンチ３２内に設けられる。
第１のフィールドプレート電極２０は、ソース電極１２に電気的に接続される。以下、ソース電極１２と第１のフィールドプレート電極２０との間の電気抵抗を第１の電気抵抗と称する。以下、ソース電極１２と第１のフィールドプレート電極２０との間の電気抵抗値を第１の電気抵抗と称する。
第１のフィールドプレート電極２０は、導電体である。第１のフィールドプレート電極２０は、例えば、ｎ型不純物又はｐ型不純物を含有する多結晶シリコンである。
第２のフィールドプレート電極２１は、第２のトレンチ３３内に設けられる。
第２のフィールドプレート電極２１は、ソース電極１２に電気的に接続される。以下、ソース電極１２と第２のフィールドプレート電極２１との間の電気抵抗を第２の電気抵抗と称する。以下、ソース電極１２と第２のフィールドプレート電極２１との間の電気抵抗値を第２の電気抵抗と称する。
第２の電気抵抗は、第１の電気抵抗と異なる。ソース電極１２と第２のフィールドプレート電極２１との間の電気抵抗値は、ソース電極１２と第１のフィールドプレート電極２０との間の電気抵抗値と異なる。
第１の電気抵抗の値と第２の電気抵抗の値は、例えば、一桁以上異なる。例えば、第２の電気抵抗は第１の電気抵抗の１０倍以上である。また、例えば、第１の電気抵抗は第２の電気抵抗の１０倍以上である。
第２のフィールドプレート電極２１は、導電体である。第２のフィールドプレート電極２１は、例えば、ｎ型不純物又はｐ型不純物を含有する多結晶シリコンである。第２のフィールドプレート電極２１は、例えば、第１のフィールドプレート電極２０と同一の材料で形成される。
第１のフィールドプレート絶縁層２２は、第１のフィールドプレート電極２０とシリコン層１０との間に設けられる。第１のフィールドプレート絶縁層２２は、第１のフィールドプレート電極２０とドリフト領域３８との間に設けられる。第１のフィールドプレート絶縁層２２は、例えば、酸化シリコンである。
第２のフィールドプレート絶縁層２３は、第２のフィールドプレート電極２１とシリコン層１０との間に設けられる。第２のフィールドプレート絶縁層２３は、第２のフィールドプレート電極２１とドリフト領域３８との間に設けられる。第２のフィールドプレート絶縁層２３は、例えば、酸化シリコンである。
第１の接続部２６は、ソース電極１２と第１のフィールドプレート電極２０との間に設けられる。第１の接続部２６は、ソース電極１２と第１のフィールドプレート電極２０を電気的に接続する。
第１の接続部２６の電気抵抗値が、例えば、第１の電気抵抗である。
第１の接続部２６は、導電体である。第１の接続部２６は、例えば、金属、金属窒化物、金属炭化物、金属半導体化合物、又は半導体である。
第１の接続部２６は、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）、銅（Ｃｕ）、又はシリコン（Ｓｉ）を含む。
第１の接続部２６は、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、窒化チタン、又は多結晶シリコンである。
第１の接続部２６は、例えば、ソース電極１２と異なる材料である。第１の接続部２６の材料の電気抵抗率は、例えば、ソース電極１２の材料の電気抵抗率と異なる。
第１の接続部２６は、例えば、ソース電極１２と同一の材料である。
第１の接続部２６は、例えば、第１のフィールドプレート電極２０と異なる材料である。第１の接続部２６の材料の電気抵抗率は、例えば、第１のフィールドプレート電極２０の材料の電気抵抗率と異なる。
第１の接続部２６は、例えば、第１のフィールドプレート電極２０と同一の材料である。
第２の接続部２７は、ソース電極１２と第２のフィールドプレート電極２１との間に設けられる。第２の接続部２７は、ソース電極１２と第２のフィールドプレート電極２１を電気的に接続する。
第２の接続部２７の電気抵抗は、第１の接続部２６の電気抵抗と異なる。第２の接続部２７の電気抵抗値が、例えば、第２の電気抵抗である。第２の電気抵抗は、第１の電気抵抗と異なる。
第１の接続部２６の電気抵抗の値と第２の接続部２７の電気抵抗の値は、例えば、一桁以上異なる。例えば、第２の接続部２７の電気抵抗は第１の接続部２６の電気抵抗の１０倍以上である。また、例えば、第１の接続部２６の電気抵抗は第２の接続部２７の電気抵抗の１０倍以上である。
第２の接続部２７は、導電体である。第２の接続部２７は、例えば、金属、金属窒化物、金属炭化物、金属半導体化合物、又は半導体である。
第２の接続部２７は、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）、銅（Ｃｕ）、又はシリコン（Ｓｉ）を含む。
第２の接続部２７は、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、窒化チタン、又は多結晶シリコンである。
第２の接続部２７は、例えば、ソース電極１２と異なる材料である。第２の接続部２７の材料の電気抵抗率は、例えば、ソース電極１２の材料の電気抵抗率と異なる。
第２の接続部２７は、例えば、ソース電極１２と同一の材料である。
第２の接続部２７は、例えば、第２のフィールドプレート電極２１と異なる材料である。第２の接続部２７の材料の電気抵抗率は、例えば、第２のフィールドプレート電極２１の材料の電気抵抗率と異なる。
第２の接続部２７は、例えば、第２のフィールドプレート電極２１と同一の材料である。
第２の接続部２７は、例えば、第１の接続部２６と異なる材料である。第２の接続部２７の材料の電気抵抗率は、例えば、第１の接続部２６の材料の電気抵抗率と異なる。
第２の接続部２７は、例えば、第１の接続部２６の材料と同一の材料である。例えば、第１の接続部２６の材料と第２の接続部２７の接続部の材料が同一であっても、形状を変えることで、第２の接続部２７の電気抵抗は、第１の接続部２６の電気抵抗と異なるものとすることが可能である。
なお、第１の接続部２６又は第２の接続部２７は、ソース電極１２と同時に形成されたソース電極１２の一部であっても構わない。
層間絶縁層２４は、ゲート電極１３とソース電極１２との間に設けられる。
ソース電極１２は、シリコン層１０の第１の面Ｆ１の側に設けられる。ソース電極１２は、シリコン層１０の第１の面Ｆ１の上に設けられる。
ソース電極１２は、第１の接続部２６を用いて、第１のフィールドプレート電極２０と電気的に接続される。ソース電極１２は、第２の接続部２７を用いて、第２のフィールドプレート電極２１と電気的に接続される。
ソース電極１２は、金属電極である。ソース電極１２は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。
ドレイン電極１４は、シリコン層１０の第２の面Ｆ２の側に設けられる。ドレイン電極１４は、シリコン層１０の第２の面Ｆ２の上に設けられる。
ドレイン電極１４は、金属電極である。ドレイン電極１４は、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、銀（Ａｇ）、及び金（Ａｕ）から選ばれる材料の積層構造を有する。
第４の実施形態のＭＯＳＦＥＴ４００では、ソース電極１２と第２のフィールドプレート電極２１との間の第２の電気抵抗は、ソース電極１２と第１のフィールドプレート電極２０との間の第１の電気抵抗と異なる。したがって、第４の実施形態のＭＯＳＦＥＴ４００によれば、スイッチング損失とサージ電圧のトレードオフの改善が実現できる。
第４の実施形態のＭＯＳＦＥＴ４００において、スイッチング損失とサージ電圧のトレードオフを改善する観点から、第１の電気抵抗の値と第２の電気抵抗の値は、一桁以上異なることが好ましく、二桁以上異なることよりが好ましい。例えば、第１の電気抵抗は第２の電気抵抗の１０倍以上であることが好ましく、５０倍以上であることがより好ましく、１００倍以上であることが更に好ましい。また、例えば、第２の電気抵抗は第１の電気抵抗の１０倍以上であることが好ましく、５０倍以上であることがより好ましく、１００倍以上であることが更に好ましい。
第４の実施形態のＭＯＳＦＥＴ４００において、スイッチング損失とサージ電圧のトレードオフを改善する観点から、第１の接続部２６の電気抵抗の値と第２の接続部２７の電気抵抗の値は、一桁以上異なることが好ましく、二桁以上異なることがより好ましい。例えば、第２の接続部２７の電気抵抗は第１の接続部２６の電気抵抗の１０倍以上であることが好ましく、５０倍以上であることがより好ましく、１００倍以上であることが更に好ましい。また、例えば、第１の接続部２６の電気抵抗は第２の接続部２７の電気抵抗の１０倍以上であることが好ましく、５０倍以上であることがより好ましく、１００倍以上であることが更に好ましい。
なお、図１３及び図１４では、第３のトレンチ３４が４角形のメッシュ形状である場合を示したが、第３のトレンチ３４の形状は、６角形のメッシュ形状、又は、８角形のメッシュ形状など、その他の多角形のメッシュ形状であっても構わない。
以上、第４の実施形態によれば、スイッチング損失とサージ電圧のトレードオフを改善可能なＭＯＳＦＥＴが実現できる。
以上、第１ないし第４の実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明したが、第１導電型がｐ型、第２導電型がｎ型の構成とすることも可能である。
また、第１ないし第４の実施形態では、半導体材料としてシリコンを例に説明したが、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）等、その他の半導体材料を用いることも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ シリコン層（半導体層）
１２ ソース電極（第１の電極）
１３ ゲート電極
１４ ドレイン電極（第２の電極）
１５ ゲート絶縁層
１６ 第１のゲート電極
１７ 第２のゲート電極
１８ 第１のゲート絶縁層
１９ 第２のゲート絶縁層
２０ 第１のフィールドプレート電極
２１ 第２のフィールドプレート電極
２２ 第１のフィールドプレート絶縁層
２３ 第２のフィールドプレート絶縁層
２６ 第１の接続部
２７ 第２の接続部
３２ 第１のトレンチ
３３ 第２のトレンチ
３４ 第３のトレンチ
３８ ドリフト領域（第１の半導体領域）
４０ ボディ領域（第２の半導体領域）
４２ ソース領域（第３の半導体領域）
５０ 第１のフィールドプレート配線（第１の配線）
５１ 第２のフィールドプレート配線（第２の配線）
６０ 電気抵抗層
１００ ＭＯＳＦＥＴ（半導体装置）
２００ ＭＯＳＦＥＴ（半導体装置）
３００ ＭＯＳＦＥＴ（半導体装置）
４００ ＭＯＳＦＥＴ（半導体装置）
Ｆ１ 第１の面
Ｆ２ 第２の面

Claims (13)

  1. 第１の面と、前記第１の面に対向する第２の面と、を有する半導体層であって、
    前記第１の面の側に位置し、前記第１の面に平行な第１の方向に延びる第１のトレンチと、
    前記第１の面の側に位置し、前記第１の方向に延びる第２のトレンチと、
    第１導電型の第１の半導体領域と、
    前記第１の半導体領域と前記第１の面との間に位置する第２導電型の第２の半導体領域と、
    前記第２の半導体領域と前記第１の面との間に位置する第１導電型の第３の半導体領域と、
    を含む半導体層と、
    前記半導体層の前記第１の面の側に位置し、前記第３の半導体領域に電気的に接続された第１の電極と、
    前記半導体層の前記第２の面の側に位置する第２の電極と、
    前記第１のトレンチの中に位置する第１のゲート電極と、
    前記第１のトレンチの中に位置し、前記第１のゲート電極と前記第２の面との間に位置し、前記第１の電極に電気的に接続され、前記第１の電極との間の電気抵抗が第１の電気抵抗である第１のフィールドプレート電極と、
    前記第２のトレンチの中に位置する第２のゲート電極と、
    前記第２のトレンチの中に位置し、前記第２のゲート電極と前記第２の面との間に位置し、前記第１の電極に電気的に接続され、前記第１の電極との間の電気抵抗が前記第１の電気抵抗と異なる第２の電気抵抗である第２のフィールドプレート電極と、
    前記第１のゲート電極と前記半導体層との間に位置する第１のゲート絶縁層と、
    前記第１のフィールドプレート電極と前記半導体層との間に位置する第１のフィールドプレート絶縁層と、
    前記第２のゲート電極と前記半導体層との間に位置する第２のゲート絶縁層と、
    前記第２のフィールドプレート電極と前記半導体層との間に位置する第２のフィールドプレート絶縁層と、
    を備える半導体装置。
  2. 前記第１の電気抵抗の値と前記第２の電気抵抗の値は、一桁以上異なる請求項１記載の半導体装置。
  3. 前記第１の電極と前記第１のフィールドプレート電極との間に位置し、前記第１の電極と前記第１のフィールドプレート電極を電気的に接続する第１の接続部と、
    前記第１の電極と前記第２のフィールドプレート電極との間に位置し、前記第１の電極と前記第２のフィールドプレート電極を電気的に接続し、前記第１の接続部と電気抵抗が異なる第２の接続部とを、更に備える請求項１又は請求項２記載の半導体装置。
  4. 前記第１の接続部の材料と、前記第２の接続部の材料は異なる請求項３記載の半導体装置。
  5. 前記第１のトレンチに交差する方向に延び、前記第１のフィールドプレート電極と前記第１の電極との間に電気的に接続された第１の配線と、
    前記第２のトレンチに交差する方向に延び、前記第２のフィールドプレート電極と前記第１の電極との間に電気的に接続された第２の配線と、
    を更に備える請求項１又は請求項２記載の半導体装置。
  6. 前記第１の配線と前記第１の電極との間、及び、前記第２の配線と前記第１の電極との間のいずれか一方に設けられた電気抵抗層を、更に備える請求項５記載の半導体装置。
  7. 前記電気抵抗層の材料は、前記第１の電極の材料、前記第１の配線の材料、及び、前記第２の配線の材料と異なる請求項６記載の半導体装置。
  8. 前記第１の配線の材料と前記第２の配線の材料は異なる請求項５記載の半導体装置。
  9. 第１の面と、前記第１の面に対向する第２の面と、を有する半導体層であって、
    前記第１の面の側に位置する第１のトレンチと、
    前記第１の面の側に位置する第２のトレンチと、
    前記第１の面の側に位置する第３のトレンチと、
    第１導電型の第１の半導体領域と、
    前記第１の半導体領域と前記第１の面との間に位置する第２導電型の第２の半導体領域と、
    前記第２の半導体領域と前記第１の面との間に位置する第１導電型の第３の半導体領域と、
    を含む半導体層と、
    前記半導体層の前記第１の面の側に位置し、前記第３の半導体領域に電気的に接続された第１の電極と、
    前記半導体層の前記第２の面の側に位置する第２の電極と、
    前記第１のトレンチの中に位置し、前記第１の電極に電気的に接続され、前記第１の電極との間の電気抵抗が第１の電気抵抗である第１のフィールドプレート電極と、
    前記第２のトレンチの中に位置し、前記第１の電極に電気的に接続され、前記第１の電極との間の電気抵抗が前記第１の電気抵抗と異なる第２の電気抵抗である第２のフィールドプレート電極と、
    前記第３のトレンチの中に位置するゲート電極と、
    前記第１のフィールドプレート電極と前記半導体層との間に位置する第１のフィールドプレート絶縁層と、
    前記第２のフィールドプレート電極と前記半導体層との間に位置する第２のフィールドプレート絶縁層と、
    前記ゲート電極と前記半導体層との間に位置するゲート絶縁層と、
    を備える半導体装置。
  10. 前記第１の電気抵抗の値と前記第２の電気抵抗の値は、一桁以上異なる請求項９記載の半導体装置。
  11. 前記第１の電極と前記第１のフィールドプレート電極との間に位置し、前記第１の電極と前記第１のフィールドプレート電極を電気的に接続する第１の接続部と、
    前記第１の電極と前記第２のフィールドプレート電極との間に位置し、前記第１の電極と前記第２のフィールドプレート電極を電気的に接続する第２の接続部と、
    を更に備える請求項９又は請求項１０記載の半導体装置。
  12. 前記第１の接続部の材料と前記第２の接続部の材料は異なる請求項１１記載の半導体装置。
  13. 前記第３のトレンチは前記第１のトレンチを囲み、前記第３のトレンチは前記第２のトレンチを囲む、請求項９ないし請求項１２いずれか一項記載の半導体装置。
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