JP2006060184A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】トレンチゲート構造を有する半導体装置を製造する際に、トレンチ内に埋め込まれる層間絶縁膜の、トレンチ内での落ち込み量を極めて小さくすること。
【解決手段】素子外周部にフィールド酸化膜１１を形成し、素子活性部にｐウェル領域３よりも深いトレンチ４を形成する。ゲート酸化膜７を形成し、ゲート電極８となるポリシリコンを堆積して、トレンチ４内のゲート酸化膜７の内側領域をポリシリコン膜で埋める。素子活性部においてポリシリコン膜がｎ型基板１００の主面よりも下になるまで、ポリシリコン膜をエッチバックする。シリコン窒化膜１３を形成し、その上に層間絶縁膜１０を形成する。シリコン窒化膜１３の、フィールド酸化膜１１上の部分をストッパーとして化学的機械研磨を行い、層間絶縁膜１０の表面を平坦化する。
【選択図】 図１

Description

この発明は、半導体装置の製造方法に関し、特にトレンチ内に絶縁膜を介してゲート電極が埋め込まれたトレンチゲート構造を有するトランジスタ等の半導体装置の製造方法に関する。

従来より、パワー半導体素子においては、素子のオン抵抗の低減を図るため、トレンチゲート構造を有するＭＯＳＦＥＴ（金属−酸化膜−半導体構造を有する電界効果トランジスタ）素子が作製されている。このトレンチゲート型ＭＯＳＦＥＴでは、最近の微細加工技術の進展によりセルピッチの縮小化が進み、図３４に示すデバイス構造のものが提案されている（例えば、特許文献１参照。）。図３４は、従来のトレンチゲート型ＭＯＳＦＥＴの素子活性部を横切る断面の構成を示す図である。図３４に示すように、ｎ^-エピタキシャル層２は、ｎ型シリコン基板１の上に設けられている。ｐウェル領域３は、ｎ^-エピタキシャル層２の表面領域に設けられている。そして、ｐウェル領域３よりも深いトレンチ４が形成されている。

ｎソース領域５は、トレンチ４の側壁に沿ってｐウェル領域３の表面領域に設けられている。また、ｐウェル領域３に対する高濃度のｐ⁺コンタクト領域６がｐウェル領域３の表面領域に設けられている。ゲート酸化膜７は、トレンチ４の内周面に沿って設けられている。トレンチ４のゲート酸化膜７の内側部分は、ポリシリコンよりなるゲート電極８で埋め込まれている。表面に設けられたアルミニウムよりなるソース電極９は、ｎソース領域５とｐ⁺コンタクト領域６の両方に接触している。ソース電極９とゲート電極８とは、トレンチ４の上半部内に設けられたシリコン酸化膜よりなる層間絶縁膜１０により、絶縁されている。なお、ｎ型シリコン基板１の裏面には、図示省略したドレイン電極が設けられている。

図３４に示す構成のトレンチゲート型ＭＯＳＦＥＴ素子は、以下のようにして作製される。まず、ｎ型シリコン基板１上にｎ^-エピタキシャル層２をエピタキシャル成長させる。このエピタキシャル基板の表面に酸化膜を形成し、その酸化膜を介してｎ^-エピタキシャル層２にｐ型のドーパントをイオン注入する。そして、注入されたドーパントを拡散させて、ｐウェル領域３を形成する。ついで、エピタキシャル基板の表面を覆う酸化膜をフォトリソグラフィーでパターニングして、マスク（マスク酸化膜）を形成する。そして、トレンチエッチングを行い、ｎ^-エピタキシャル層２に達するトレンチ４を形成する。

その後、トレンチ４内に残留するシリコン酸化膜系ポリマーとマスク酸化膜をＨＦ（フッ酸）系のエッチング液を用いてエッチングする。ついで、エッチングによるダメージ層を除去するために、ソフトエッチングと犠牲酸化を行う。犠牲酸化膜とマスク酸化膜を除去した後に、ゲート酸化膜７を形成する。ついで、エピタキシャル基板の表面にポリシリコンを堆積し、トレンチ４をポリシリコンで埋める。そして、エピタキシャル基板の表面上のポリシリコンをエッチングして、ゲート電極８を形成する。ついで、ｎソース領域５を設けるためのパターニングを行い、ｎ型のドーパントをイオン注入して拡散させる。

ついで、ゲート電極８とｎソース領域５とを絶縁するためのシリコン酸化膜を堆積し、シリコン酸化膜のエッチバックを行って、トレンチ４内に層間絶縁膜１０を埋め込む。その後、シリコン表面が露出するまで、素子活性部のメサ部をドライエッチングする。そして、ｎソース領域５とｐウェル領域３とソース電極９とのｐ⁺コンタクト領域６を形成するためのパターニングをそれぞれ行ない、ｐ型のドーパントのイオン注入を行う。その後、熱処理を行って、注入されたドーパントを活性化させる。ついで、ソース電極９を形成する。また、図示しないドレイン電極を形成する。

また、半導体基板表面にトレンチ素子分離領域を形成する際に、化学的機械研磨（ＣＭＰ）プロセスにより絶縁膜を研磨する方法が公知である（例えば、特許文献２参照。）。特許文献２には、半導体基板表面に第１の絶縁膜と耐酸化性のある第２の絶縁膜とをこの順に積層しパターニングする工程と、第２の絶縁膜パターンをエッチングマスクにして半導体基板をドライエッチングし溝を形成する工程と、第２の絶縁膜パターンを酸化マスクにして半導体基板を熱酸化し溝の内壁に酸化膜を形成する工程と、熱酸化工程において第２の絶縁膜表面に形成される改質層をフッ素含有の中性ラジカルで除去する工程と、改質層を除去した後、第２の絶縁膜表面を所定の膜厚量エッチングする工程と、第２の絶縁膜表面のエッチング後に溝を充填するように全面に埋込み絶縁膜を堆積させ第２の絶縁膜を研磨ストッパとして埋込み絶縁膜を化学的機械研磨し溝埋込み絶縁体物を形成する工程と、を含む方法が開示されている。

さらに、縦型パワーＭＯＳＦＥＴの製造方法において、トレンチ内に埋め込まれた絶縁膜を化学的機械研磨プロセスにより研磨する方法が公知である（例えば、特許文献３参照。）。特許文献３には、トレンチに埋め込まれるポリシリコンなどのゲート電極をシリコンなどの半導体基板主面から所定の深さだけ後退させ、この所定の深さをトレンチ端部からゲート絶縁膜の終端部までの距離より長くし、さらに、そのトレンチ内にリフロー性のある絶縁膜を埋め込み、トレンチの直上部のみに絶縁膜が残るようにドライエッチングもしくは異方性エッチングもしくは化学的機械研磨処理を行ったあとに絶縁膜をリフローさせ、その後ソース領域およびベース領域に電気的に接続されるソース電極およびドレイン電極となるメタルを形成する方法が開示されている。

特開２０００−２５２４６８号公報 特開２００２−１１０７８２号公報 特開２００２−２８０５５３号公報

しかしながら、図３４に示すトレンチゲート型ＭＯＳＦＥＴの製造方法は、横方向（素子の深さ方向に垂直な方向）の微細化、すなわちセルピッチの微細化には適しているが、深さ方向の微細化に対しては、以下のような問題点がある。すなわち、トレンチ４内でのゲート電極８の落ち込み量（以下、ゲート落ち込み量ｔｐとする）が大きくなるため、ｐウェル領域３とｎ^-エピタキシャル層２との接合位置が深くなり、精度よくチャネル長を制御することが難しい。ここで、ゲート落ち込み量ｔｐについて考察すると、ゲート落ち込み量ｔｐは以下の要因で決定される。

ゲート電極８とソース電極９とを絶縁するための層間絶縁膜１０は、エッチバックによりトレンチ４の上部に埋め込まれる。そのエッチバックにより、図３４に示すように、トレンチ４内で層間絶縁膜１０の中央部が落ち込むため、トレンチ４の中央部で層間絶縁膜１０が薄くなる。その一方で、ゲート電極８とソース電極９との絶縁性を確保するためには、層間絶縁膜１０を一定の厚さ（ｔｂとする）以上にする必要がある。

つまり、トレンチ４の中央部の、層間絶縁膜１０が落ち込んで薄くなっている箇所において、層間絶縁膜１０の厚さが一定の厚さｔｂ以上になっている必要がある。従って、ゲート落ち込み量ｔｐは、層間絶縁膜１０の落ち込み量と層間絶縁膜１０の一定の厚さｔｂを足した値となる。ただし、エッチングのばらつきによってゲート電極８と層間絶縁膜１０の落ち込み量がウエハー面内で分布するので、ゲート電極８については最小の落ち込み量を基準とし、一方、層間絶縁膜１０については最大の落ち込み量を基準とする。

また、層間絶縁膜１０はトレンチ４内に埋め込まれるため、層間絶縁膜１０の表面形状は凸凹状になる。例えば、トレンチ４内に層間絶縁膜１０としてＢＰＳＧを埋め込んだ後にリフローした形状を図３５に示す。図３５に示すような形状であると、層間絶縁膜１０の落ち込み量がさらに大きくなるため、ゲート落ち込み量ｔｐを大きくする必要がある。以上、考察した通り、従来の製造方法において素子の深さ方向の微細化を妨げる主な要因は、ゲート電極８のエッチバック量のウエハー面内ばらつきと、埋め込み層間絶縁膜１０の平坦性と、層間絶縁膜１０のエッチバック量の面内分布の３つである。

この発明は、上述した従来技術による問題点を解消するため、トレンチ内に埋め込まれる層間絶縁膜のエッチングに化学的機械研磨プロセスを用いることによって、層間絶縁膜の平坦性が低くても、トレンチ内での層間絶縁膜の落ち込み量を極めて小さくすることができる半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置の製造方法は、第１導電型シリコン基板の主面に、素子外周部のフィールド酸化膜を形成する工程と、前記フィールド酸化膜に囲まれる素子活性部の、前記主面側の領域に、第２導電型半導体領域を形成する工程と、素子活性部内に前記第２導電型半導体領域を貫通するトレンチを形成する工程と、前記トレンチの内側に酸化膜を形成する工程と、素子活性部および素子外周部にポリシリコンを堆積して、前記トレンチ内の前記酸化膜の内側領域をポリシリコン膜で埋める工程と、素子活性部において前記ポリシリコン膜が前記主面よりも下になるまで、前記ポリシリコン膜をエッチバックする工程と、少なくとも、エッチバック後に前記フィールド酸化膜上に残った前記ポリシリコン膜、またはエッチバック後に前記フィールド酸化膜上に残った前記ポリシリコン膜の表面の酸化膜の上に、シリコン窒化膜を形成する工程と、前記シリコン窒化膜上に絶縁膜を形成する工程と、化学的機械研磨法により前記絶縁膜の表面を平坦化する工程と、素子活性部において前記絶縁膜が前記主面よりも下になるまで、平坦化された前記絶縁膜をエッチバックする工程と、を含むことを特徴とする。

この請求項１の発明によれば、化学的機械研磨法により、ポリシリコン上の絶縁膜の表面が平坦化される。その際、フィールド酸化膜上のシリコン窒化膜が研磨ストッパーとなる。その後、その凹凸のない絶縁膜をシリコン基板の主面よりも低くなるまでエッチバックすることによって、トレンチ内での絶縁膜の落ち込み量を低減することができる。

また、請求項２の発明にかかる半導体装置の製造方法は、第１導電型シリコン基板の主面に、素子外周部のフィールド酸化膜を形成する工程と、前記フィールド酸化膜に囲まれる素子活性部の、前記主面側の領域に、第２導電型半導体領域を形成する工程と、素子活性部内に前記第２導電型半導体領域を貫通するトレンチを形成する工程と、前記トレンチの内側に酸化膜を形成する工程と、素子活性部および素子外周部にポリシリコンを堆積して、前記トレンチ内の前記酸化膜の内側領域をポリシリコン膜で埋める工程と、素子活性部において前記ポリシリコン膜が前記主面よりも下になるまで、前記ポリシリコン膜をエッチバックする工程と、ポリシリコン膜のエッチバック後、素子全面にシリコン窒化膜を堆積する工程と、前記シリコン窒化膜上に絶縁膜を形成する工程と、素子活性部において前記シリコン窒化膜が露出するまで、化学的機械研磨法により前記絶縁膜を研磨する工程と、を含むことを特徴とする。

この請求項２の発明によれば、化学的機械研磨法により、素子活性部においてシリコン窒化膜が露出するまで絶縁膜の研磨を行うことによって、トレンチ内に埋め込まれた絶縁膜の表面は、素子活性部におけるシリコン窒化膜の露出面と面一となる。従って、トレンチ内での絶縁膜の落ち込みをなくすことができる。

また、請求項３の発明にかかる半導体装置の製造方法は、シリコン基板の主面にトレンチを形成する工程と、前記トレンチの内側に酸化膜を形成する工程と、前記トレンチ内の前記酸化膜の内側領域の、前記主面よりも下の部分をポリシリコン膜で埋める工程と、前記ポリシリコン膜および前記主面の上にシリコン窒化膜を堆積する工程と、前記シリコン窒化膜の上に絶縁膜を堆積する工程と、化学的機械研磨法により前記絶縁膜の表面を平坦化し、前記シリコン窒化膜が露出するまで、前記絶縁膜をエッチングする工程と、前記トレンチ内のポリシリコン膜に接触する導電性材料よりなる配線を形成する工程と、を含むことを特徴とする。

この請求項３の発明によれば、化学的機械研磨法により、トレンチの周囲のシリコン窒化膜が露出するまで絶縁膜の研磨を行うことによって、トレンチ内に埋め込まれた絶縁膜の表面は、トレンチの周囲におけるシリコン窒化膜の露出面と面一となる。従って、トレンチ内での絶縁膜の落ち込みをなくすことができる。

また、請求項４の発明にかかる半導体装置の製造方法は、請求項３に記載の発明において、前記配線を形成する工程は、前記シリコン窒化膜の、前記トレンチの周囲を覆う部分の一部をエッチングして、前記トレンチの周囲の一部に前記ポリシリコン膜、または前記ポリシリコン膜上の酸化膜を露出させる工程と、熱酸化により、前記ポリシリコン膜または前記ポリシリコン膜上の酸化膜の露出部分に、厚い酸化膜を形成する工程と、前記トレンチ内の前記絶縁膜および前記シリコン窒化膜の、前記厚い酸化膜に隣接する部分を除去して、前記トレンチ内の前記ポリシリコン膜の一部を露出させる工程と、導電性材料を堆積し、パターニングして、前記トレンチ内のポリシリコン膜の露出部分に接触する配線を形成する工程と、を有することを特徴とする。この請求項４の発明によれば、シリコン基板の主面よりも低くなるようにトレンチ内に埋め込まれたポリシリコン膜から配線を引き出すことができる。

また、請求項５の発明にかかる半導体装置の製造方法は、第１導電型シリコン基板の主面に、素子外周部に沿って第１のトレンチを形成する工程と、少なくとも前記第１のトレンチ内にフィールド酸化膜を形成する工程と、素子活性部の前記主面側の領域と素子外周部のガードリングとなる領域に、第２導電型半導体領域を形成する工程と、素子活性部内に前記第１のトレンチよりも深く、かつ前記第１のトレンチに接続する第２のトレンチを形成する工程と、前記第１のトレンチおよび前記第２のトレンチの内側に酸化膜を形成する工程と、素子活性部および素子外周部にポリシリコンを堆積して、前記第１のトレンチおよび前記第２のトレンチ内の前記酸化膜の内側領域をポリシリコン膜で埋める工程と、素子活性部において前記ポリシリコン膜が前記主面よりも下になるまで、前記ポリシリコン膜をエッチバックする工程と、ポリシリコン膜のエッチバック後、素子全面にシリコン窒化膜を堆積する工程と、前記シリコン窒化膜上に絶縁膜を形成する工程と、化学的機械研磨法により前記シリコン窒化膜上の前記絶縁膜を研磨して平坦にする工程と、を含むことを特徴とする。

また、請求項６の発明にかかる半導体装置の製造方法は、請求項５に記載の発明において、前記第１のトレンチの深さは、前記第２のトレンチの幅よりも浅いことを特徴とする。請求項５または６の発明によれば、化学的機械研磨法により、シリコン窒化膜上の絶縁膜の表面が平坦になるので、平坦性の低い絶縁膜を用いても、トレンチ内での絶縁膜の落ち込み量を低減することができる。

本発明にかかる半導体装置の製造方法によれば、トレンチ内に埋め込まれる層間絶縁膜の平坦性が低くても、化学的機械研磨プロセスを用いることによって、トレンチ内での層間絶縁膜の落ち込み量を極めて小さくすることができる。その結果、従来よりもトレンチを浅くすることができるので、精度のよい拡散構造を形成することができ、素子特性のばらつきを低減することができる。

以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。なお、実施の形態においては、第１導電型シリコン基板として、ｎ型シリコン基板上にｎ^-エピタキシャル層をエピタキシャル成長させたｎ型シリコンエピタキシャル基板を用いている。そして、添付図面において、素子の断面構成を示す図では、このｎ型シリコンエピタキシャル基板の主面の位置が点線で示されている。

実施の形態１．
図１１は、実施の形態１におけるトレンチの平面パターンを示す平面図である。特に限定しないが、実施の形態１では、図１１に示すように、トレンチ４の平面パターンをストライプパターンとする。図１〜図１０は、実施の形態１にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。図１、図３、図５、図７および図９には、図１１において切断線Ａ−Ａで示すように、トレンチ４の終端部を通って、トレンチ４をその長手方向に切断した断面の様子が示されている。また、図２、図４、図６、図８および図１０には、図１１において切断線Ｂ−Ｂで示すように、トレンチ４をその短手方向に切断した断面の様子が示されている。

まず、ｎ型シリコン基板１上にｎ^-エピタキシャル層２をエピタキシャル成長させて、ｎ型シリコンエピタキシャル基板１００を作製する。そして、このｎ型シリコンエピタキシャル基板１００の主面を選択的に酸化して、素子外周部のフィールド酸化膜１１を形成する。ついで、素子活性部と素子外周部の耐圧構造部に、例えば３０ｋｅＶの加速電圧で、例えば５×１０¹²ｃｍ^-2のドーズ量のｐ型のドーパント、例えばボロンをイオン注入し、拡散させる。これにより、素子活性部では、チャネル領域となるｐウェル領域３が形成される。一方、耐圧構造部では、図には現れていないが、ガードリングが形成される。

ついで、ｎ型シリコンエピタキシャル基板１００の主面上に例えば厚さ４００ｎｍの酸化膜を形成する。そして、フォトリソグラフィーにより、ｎ型シリコンエピタキシャル基板１００上の酸化膜を例えば幅０．５μｍの線状にパターニングして、トレンチエッチング用のマスクを形成する。その後、トレンチエッチングを行い、素子活性部において、ｎ型シリコンエピタキシャル基板１００の主面側の領域に、ｐウェル領域３よりも深いトレンチ４を形成する。トレンチ４の深さは、例えば２μｍである。

トレンチエッチングのダメージ層を除去した後、ゲート酸化膜７を形成し、ポリシリコンを堆積する。そして、素子活性部においてポリシリコンの表面がｎ型シリコンエピタキシャル基板１００の主面よりも下になるまで、ポリシリコンをエッチバックして、ゲート電極８を形成する。このときのゲート落ち込み量ｔｐは、例えば０．５μｍである。ついで、ソース領域５を形成するために、ＨＦ（フッ酸）系のエッチング液を用いてゲート酸化膜７をエッチングする。そして、素子活性部内のトレンチ側壁にｎ型のドーパント、例えばヒ素をイオン注入し、拡散させ、トレンチ側壁に沿ってソース領域５を形成する。

ついで、第１の層間絶縁膜１２をＣＶＤ酸化膜もしくは熱酸化膜で形成し、その上にシリコン窒化膜１３を堆積し、さらにその上にＢＰＳＧなどの第２の層間絶縁膜１０を堆積し、リフローする。ここまでの状態が、図３および図４に示されている。なお、第２の層間絶縁膜１０を堆積する前に、シリコン窒化膜１３をパターニングして、シリコン窒化膜１３がフィールド酸化膜１１の上の部分にだけ残るようにしてもよい。

ついで、図１および図２に示すように、化学的機械研磨プロセスにより第２の層間絶縁膜１０を研磨する。その際、シリコン窒化膜１３の、フィールド酸化膜１１上の部分は、素子活性部よりも高い位置にあるので、シリコン窒化膜１３の、フィールド酸化膜１１上の部分をストッパーとして、この部分のシリコン窒化膜１３が露出するまで研磨を行う。ついで、図５および図６に示すように、ＲＩＥ（反応性イオンエッチング）法などにより、第２の層間絶縁膜１０の、平坦化された素子活性部の部分をエッチングする。

ついで、図７および図８に示すように、フィールド酸化膜１１上に露出したシリコン窒化膜１３とその下の第１の層間絶縁膜１２をエッチングする。これによって、第２の層間絶縁膜１０の、ｎ型シリコンエピタキシャル基板１００の主面からの落ち込み量は、例えば０．２μｍである。ついで、図９および図１０に示すように、ソース領域５と、ｐウェル領域３に対するｐ⁺コンタクト領域６を形成するためのパターニングを行い、ｐ型のドーパント、例えばボロンをイオン注入し、拡散させる。

これによって、ソース領域５に対するコンタクト領域（図示省略）およびｐウェル領域３に対するｐ⁺コンタクト領域６は、ｎ型シリコンエピタキシャル基板１００の主面に沿ってトレンチ４の短手方向に交互に形成される。ついで、電極材料を堆積し、これをパターニングして、ソース領域５とｐ⁺コンタクト領域６の両方に接触するソース電極９と、フィールド酸化膜１１の上の部分でゲート電極８に接触するゲート配線１４を形成する。ここまでの状態が、図９および図１０に示されている。そして、表面保護膜を形成し、また、ｎ型シリコン基板１の裏面にドレイン電極を形成し、素子が完成する。

実施の形態１によれば、化学的機械研磨法により第２の層間絶縁膜１０の表面を平坦化した後に、この凹凸のない第２の層間絶縁膜１０をｎ型シリコンエピタキシャル基板１００の主面よりも低くなるまでエッチバックするので、トレンチ４内での第２の層間絶縁膜１０の落ち込み量を低減することができる。従って、従来よりもトレンチ４を浅くすることができるので、精度のよい拡散構造を形成することができ、素子特性のばらつきを低減することができる。

実施の形態２．
特に限定しないが、実施の形態２では、図１１に示すように、トレンチ４の平面パターンをストライプパターンとする。図１２〜図１７は、実施の形態２にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。図１２、図１４および図１６には、図１１において切断線Ａ−Ａで示すように、トレンチ４の終端部を通って、トレンチ４をその長手方向に切断した断面の様子が示されている。また、図１３、図１５および図１７には、図１１において切断線Ｂ−Ｂで示すように、トレンチ４をその短手方向に切断した断面の様子が示されている。

実施の形態２にかかる製造方法が実施の形態１と異なるのは、化学的機械研磨プロセスにより第２の層間絶縁膜１０を研磨する際に、図１２および図１３に示すように、シリコン窒化膜１３の、素子活性部における部分をストッパーにすることである。図１２および図１３は、化学的機械研磨プロセスが終了した時点での素子の断面構造を示している。その他のプロセスは、実施の形態１と同じであるので、図の記載も含めて、説明を省略する。実施の形態２は、素子活性部がシリコン窒化膜１３で覆われている場合に適している。

なお、図１４および図１５に示すように、化学的機械研磨プロセスによって素子外周部の薄膜化した第１の層間絶縁膜１２を保護するために、レジストでパターニングした後に、シリコン窒化膜１３と第１の層間絶縁膜１２をエッチングしてもよい。ソース電極９およびゲート配線１４を形成した時点での素子の断面構造を図１６および図１７に示す。

実施の形態２によれば、化学的機械研磨法によりトレンチ４内に埋め込まれた第２の層間絶縁膜１０の表面は、素子活性部におけるシリコン窒化膜１３の露出面と面一となるので、トレンチ４内での第２の層間絶縁膜１０の落ち込みをなくすことができる。従って、従来よりもトレンチ４を浅くすることができるので、精度のよい拡散構造を形成することができ、素子特性のばらつきを低減することができる。例えば、実施の形態２では、トレンチ４の深さを１．８μｍとし、ゲート落ち込み量ｔｐを０．３μｍとすることができる。

実施の形態３．
図２５は、実施の形態３におけるトレンチの平面パターンを示す平面図である。特に限定しないが、実施の形態３では、図２５に示すように、トレンチ４の平面パターンを、ストライプパターンの終端部を連結したパターンとする。図１８〜図２４は、実施の形態３にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。図１８および図２２には、図２５において切断線Ｃ−Ｃで示すように、トレンチ４の終端部を連結する部分を横切るように切断した断面の様子が示されている。また、図１９、図２１および図２４には、図２５において切断線Ｄ−Ｄで示すように、トレンチ４をその短手方向に切断した断面の様子が示されている。また、図２０および図２３には、図２５において切断線Ｅ−Ｅで示すように、トレンチ４の終端部を通って、トレンチ４をその長手方向に切断した断面の様子が示されている。

まず、実施の形態１と同様に、ｎ型シリコンエピタキシャル基板１００を作製する。そして、このｎ型シリコンエピタキシャル基板１００の素子活性部と素子外周部の耐圧構造部に、例えば３０ｋｅＶの加速電圧で、例えば５×１０¹²ｃｍ^-2のドーズ量のｐ型のドーパント、例えばボロンをイオン注入し、拡散させる。これにより、素子活性部では、チャネル領域となるｐウェル領域３が形成される。一方、耐圧構造部では、図には現れていないが、ガードリングが形成される。

ついで、ｎ型シリコンエピタキシャル基板１００の主面上に例えば厚さ４００ｎｍの酸化膜を形成する。そして、フォトリソグラフィーにより、ｎ型シリコンエピタキシャル基板１００上の酸化膜を例えば幅０．５μｍの線状部分と、その線状部分の終端部を連結する例えば幅２μｍの部分をパターニングして、トレンチエッチング用のマスクを形成する。その後、実施の形態１と同様に、トレンチエッチングを行って、ｐウェル領域３よりも深いトレンチ４を形成する。トレンチ４の深さは、例えば１．８μｍである。

トレンチエッチングのダメージ層を除去した後、ゲート酸化膜７を形成する。続いて、ポリシリコンを例えば１．２μｍの厚さに堆積し、ポリシリコンをエッチバックして、ゲート電極８を形成する。このときのゲート落ち込み量ｔｐは、例えば０．３μｍである。ついで、実施の形態１と同様に、ゲート酸化膜７をエッチングし、ｎ型のドーパントをイオン注入し、拡散させて、トレンチ側壁に沿ってソース領域５を形成する。ついで、実施の形態１と同様に、第１の層間絶縁膜１２、シリコン窒化膜１３および第２の層間絶縁膜１０を順次堆積し、リフローする。ここまでの状態が、図１８および図１９に示されている。

ついで、図２０および図２１に示すように、化学的機械研磨プロセスにより、シリコン窒化膜１３をストッパーとして、シリコン窒化膜１３が露出するまで、第２の層間絶縁膜１０を研磨する。これによって、トレンチ４の上部内に埋め込まれた第２の層間絶縁膜１０の表面は、トレンチ４の周囲のシリコン窒化膜１３の表面と面一になる。ついで、図２２に示すように、トレンチ４の終端部のゲート配線引き出しメサ領域において、シリコン窒化膜１３を除去する。さらに、そのメサ領域における第１の層間絶縁膜１２と、第２の層間絶縁膜１０の、トレンチ４の終端連結部分内に埋め込まれた部分を除去した後、熱酸化を行う。それによって、このメサ領域が選択的に酸化され、メサ領域に厚い酸化膜としてフィールド酸化膜１１が形成される。

ついで、表面のシリコン窒化膜１３と第１の層間絶縁膜１２を除去する。その後、実施の形態１と同様に、ソース領域５に対するコンタクト領域とｐウェル領域３に対するｐ⁺コンタクト領域６を形成する。ついで、実施の形態１と同様に、ソース電極９とゲート配線１４を形成する。ゲート配線１４は、トレンチ４の終端部において第２の層間絶縁膜１０が除去された部分でゲート電極８に接触する。ここまでの状態が、図２３および図２４に示されている。そして、表面保護膜を形成し、また、ｎ型シリコン基板１の裏面にドレイン電極を形成し、素子が完成する。

実施の形態３によれば、化学的機械研磨法によりトレンチ４内に埋め込まれた第２の層間絶縁膜１０の表面は、トレンチ４の周囲におけるシリコン窒化膜１３の露出面と面一となるので、トレンチ４内での第２の層間絶縁膜１０の落ち込みをなくすことができる。従って、従来よりもトレンチ４を浅くすることができるので、精度のよい拡散構造を形成することができ、素子特性のばらつきを低減することができる。

実施の形態４．
図２６、図２８〜図３０、図３２および図３３は、実施の形態４にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。また、図２７および図３１は、実施の形態４にかかる製造方法により製造される半導体装置の製造途中の様子を示す平面図である。図２８には、図２７において切断線Ｆ−Ｆで示すように、第１のトレンチ４１を横切るとともに、第２のトレンチ４２の終端部を通り、第２のトレンチ４２をその長手方向に切断した断面の様子が示されており、図２９には、図２７において切断線Ｇ−Ｇで示すように、第１のトレンチ４１を横切るとともに、第２のトレンチ４２の終端部を連結する部分を横切るように切断した断面の様子が示されている。

図３０は、図２９と同じ箇所における断面図である。また、図３２には、図３１において切断線Ｈ−Ｈで示すように、第１のトレンチ４１を横切るとともに、第２のトレンチ４２の終端部を連結する部分を横切るように切断した断面の様子が示されており、図３３には、図３１において切断線Ｊ−Ｊで示すように、第１のトレンチ４１を横切るとともに、第２のトレンチ４２の終端部を通り、第２のトレンチ４２をその長手方向に切断した断面の様子が示されている。なお、いずれの断面図も、素子表面の主要な構成のみを示しており、ｎ型シリコンエピタキシャル基板１００内やその裏面の構成については省略している。

まず、実施の形態１と同様に、ｎ型シリコンエピタキシャル基板１００を作製する。ついで、図２６に示すように、素子外周部に沿って例えば２０μｍの幅でパターニングして、例えば０．４μｍの深さの第１のトレンチ４１を形成する。第１のトレンチ４１を形成するにあたっては、例えば２０μｍの幅でパターニングしたマスクを用いて、トレンチエッチングを行えばよい。あるいは、耐熱性のマスクをパターニングし、その開口した部分に例えば８００ｎｍの厚さのＬＯＣＯＳ酸化膜を形成し、このＬＯＣＯＳ酸化膜をウェットエッチングにより剥離させることにより、第１のトレンチ４１を形成してもよい。

ついで、ｎ型シリコンエピタキシャル基板１００の主面を選択的に酸化して、素子外周部にフィールド酸化膜１１を形成する。そして、素子活性部と素子外周部の耐圧構造部に、例えば３０ｋｅＶの加速電圧で、例えば５×１０¹³ｃｍ^-2のドーズ量のｐ型のドーパント、例えばボロンをイオン注入し、拡散させる。これにより、素子活性部では、チャネル領域となるｐウェル領域３が形成される。一方、耐圧構造部では、図には現れていないが、ガードリングが形成される。

ついで、図２７〜図２９に示すように、ｎ型シリコンエピタキシャル基板１００の主面上に例えば厚さ４００ｎｍのマスク酸化膜（図示せず）を形成する。そして、フォトリソグラフィーにより、このマスク酸化膜を例えば幅０．５μｍの線状にパターニングして、トレンチエッチング用のマスクを形成する。その後、トレンチエッチングを行い、素子活性部において、ｎ型シリコンエピタキシャル基板１００の主面側の領域に、第２のトレンチ４２を第１のトレンチ４１に接続するように形成する。実施の形態４では、第２のトレンチ４２の終端部が第１のトレンチ４１の中央部に位置するように、パターニングされている。第２のトレンチ４２の深さは、例えば２μｍである。

トレンチエッチングのダメージ層を除去した後、ゲート酸化膜７を形成し、例えば０．５μｍの厚さのポリシリコンを堆積する。そして、素子活性部においてポリシリコンの表面がｎ型シリコンエピタキシャル基板１００の主面よりも下になるまで、ポリシリコンをエッチバックして、ゲート電極８を形成する。このときのゲート落ち込み量ｔｐは、例えば０．２μｍである。

ついで、図示省略するが、ソース領域５を形成するために、ＨＦ（フッ酸）系のエッチング液を用いてゲート酸化膜７をエッチングする。イオン注入を行うためのスクリーン酸化膜を例えば２５ｎｍの厚さに形成する。そして、素子活性部内の第２のトレンチ４２の側壁にｎ型のドーパント、例えばヒ素をイオン注入する。また、ｐウェル領域３に対するｐ⁺コンタクト領域６を形成するためのパターニングを行い、ｐ型のドーパント、例えばボロンをイオン注入する。その後、注入されたドーパントを拡散させる。

ついで、図３０に示すように、第１の層間絶縁膜１２をＣＶＤ酸化膜もしくは熱酸化膜で形成し、その上に例えば１００ｎｍの厚さのシリコン窒化膜１３を堆積する。さらにその上に、第２の層間絶縁膜１０となるＣＶＤ酸化膜を堆積する。ついで、化学的機械研磨プロセスにより、シリコン窒化膜１３をストッパーとして、シリコン窒化膜１３が露出するまで、第２の層間絶縁膜１０を研磨する。これによって、第１のトレンチ４１および第２のトレンチ４２の上部内に埋め込まれた第２の層間絶縁膜１０の表面は、その周囲のシリコン窒化膜１３の表面と面一になる。

ついで、図３１〜図３３に示すように、素子活性部とゲート電極８のコンタクト領域を形成するために、コンタクト部をパターニングにより開口し、第２の層間絶縁膜１０、シリコン窒化膜１３および第１の層間絶縁膜１２をエッチングする。そして、電極材料を堆積し、これをパターニングして、ソース領域５とｐ⁺コンタクト領域６の両方に接触するソース電極９と、第１のトレンチ４１内においてゲート電極８に接触するゲート配線１４を形成する。

ここまでの状態が、図３１〜図３３に示されている。そして、表面保護膜を形成し、また、ｎ型シリコン基板１の裏面にドレイン電極を形成し、素子が完成する。ここで、上述したように、第１のトレンチ４１は、ゲート電極８とゲート配線１４との接続部分を形成するために設けられているので、第２のトレンチ４２よりも浅くてよい。例えば、第１のトレンチ４１の深さは、第２のトレンチ４２の幅の寸法よりも浅くてよい。

実施の形態４によれば、化学的機械研磨法により第１のトレンチ４１および第２のトレンチ４２内に埋め込まれた第２の層間絶縁膜１０の表面は、その周囲におけるシリコン窒化膜１３の露出面と面一となるので、第２のトレンチ４２内での第２の層間絶縁膜１０の落ち込みをなくすことができる。従って、従来よりも第２のトレンチ４２を浅くすることができるので、精度のよい拡散構造を形成することができ、素子特性のばらつきを低減することができる。

以上において、本発明は、上述した各実施の形態に限らず、種々変更可能である。例えば、上述した各実施の形態では、第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は、第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。また、本発明は、トレンチゲート型ＭＯＳＦＥＴに限らず、トレンチゲート構造を有する半導体装置の製造に適用可能である。

以上のように、本発明にかかる半導体装置の製造方法は、トレンチゲート構造を有するパワー半導体装置の製造に有用であり、特に、トレンチゲート型ＭＯＳＦＥＴの製造に適している。

本発明の実施の形態１にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。 本発明の実施の形態１にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。 本発明の実施の形態１にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。 本発明の実施の形態１にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。 本発明の実施の形態１にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。 本発明の実施の形態１にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。 本発明の実施の形態１にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。 本発明の実施の形態１にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。 本発明の実施の形態１にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。 本発明の実施の形態１にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。 本発明の実施の形態１にかかる製造方法により製造される半導体装置のトレンチの平面パターンを示す平面図である。 本発明の実施の形態２にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。 本発明の実施の形態２にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。 本発明の実施の形態２にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。 本発明の実施の形態２にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。 本発明の実施の形態２にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。 本発明の実施の形態２にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。 本発明の実施の形態３にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。 本発明の実施の形態３にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。 本発明の実施の形態３にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。 本発明の実施の形態３にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。 本発明の実施の形態３にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。 本発明の実施の形態３にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。 本発明の実施の形態３にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。 本発明の実施の形態３にかかる製造方法により製造される半導体装置のトレンチの平面パターンを示す平面図である。 本発明の実施の形態４にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。 本発明の実施の形態４にかかる製造方法により製造される半導体装置の製造途中の様子を示す平面図である。 本発明の実施の形態４にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。 本発明の実施の形態４にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。 本発明の実施の形態４にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。 本発明の実施の形態４にかかる製造方法により製造される半導体装置の製造途中の様子を示す平面図である。 本発明の実施の形態４にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。 本発明の実施の形態４にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。 従来のトレンチゲート型ＭＯＳＦＥＴの素子活性部の構成を示す断面図である。 トレンチを埋める層間絶縁膜として堆積したＢＰＳＧをリフローした後の素子活性部の断面の様子を示すＳＥＭ像を示す説明図である。

符号の説明

３ 第２導電型半導体領域（ｐウェル領域）
４ トレンチ
７ 酸化膜（ゲート酸化膜）
８ ポリシリコン膜（ゲート電極）
１０ 絶縁膜（第２の層間絶縁膜）
１１ フィールド酸化膜、厚い酸化膜
１２ 酸化膜（第１の層間絶縁膜）
１３ シリコン窒化膜
１４ 配線（ゲート配線）
４１ 第１のトレンチ
４２ 第２のトレンチ
１００ 第１導電型シリコン基板（ｎ型シリコンエピタキシャル基板）

Claims (6)

1. 第１導電型シリコン基板の主面に、素子外周部のフィールド酸化膜を形成する工程と、
   前記フィールド酸化膜に囲まれる素子活性部の、前記主面側の領域に、第２導電型半導体領域を形成する工程と、
   素子活性部内に前記第２導電型半導体領域を貫通するトレンチを形成する工程と、
   前記トレンチの内側に酸化膜を形成する工程と、
   素子活性部および素子外周部にポリシリコンを堆積して、前記トレンチ内の前記酸化膜の内側領域をポリシリコン膜で埋める工程と、
   素子活性部において前記ポリシリコン膜が前記主面よりも下になるまで、前記ポリシリコン膜をエッチバックする工程と、
   少なくとも、エッチバック後に前記フィールド酸化膜上に残った前記ポリシリコン膜、またはエッチバック後に前記フィールド酸化膜上に残った前記ポリシリコン膜の表面の酸化膜の上に、シリコン窒化膜を形成する工程と、
   前記シリコン窒化膜上に絶縁膜を形成する工程と、
   化学的機械研磨法により前記絶縁膜の表面を平坦化する工程と、
   素子活性部において前記絶縁膜が前記主面よりも下になるまで、平坦化された前記絶縁膜をエッチバックする工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 第１導電型シリコン基板の主面に、素子外周部のフィールド酸化膜を形成する工程と、
   前記フィールド酸化膜に囲まれる素子活性部の、前記主面側の領域に、第２導電型半導体領域を形成する工程と、
   素子活性部内に前記第２導電型半導体領域を貫通するトレンチを形成する工程と、
   前記トレンチの内側に酸化膜を形成する工程と、
   素子活性部および素子外周部にポリシリコンを堆積して、前記トレンチ内の前記酸化膜の内側領域をポリシリコン膜で埋める工程と、
   素子活性部において前記ポリシリコン膜が前記主面よりも下になるまで、前記ポリシリコン膜をエッチバックする工程と、
   ポリシリコン膜のエッチバック後、素子全面にシリコン窒化膜を堆積する工程と、
   前記シリコン窒化膜上に絶縁膜を形成する工程と、
   素子活性部において前記シリコン窒化膜が露出するまで、化学的機械研磨法により前記絶縁膜を研磨する工程と、
   を含むことを特徴とする半導体装置の製造方法。
3. シリコン基板の主面にトレンチを形成する工程と、
   前記トレンチの内側に酸化膜を形成する工程と、
   前記トレンチ内の前記酸化膜の内側領域の、前記主面よりも下の部分をポリシリコン膜で埋める工程と、
   前記ポリシリコン膜および前記主面の上にシリコン窒化膜を堆積する工程と、
   前記シリコン窒化膜の上に絶縁膜を堆積する工程と、
   化学的機械研磨法により前記絶縁膜の表面を平坦化し、前記シリコン窒化膜が露出するまで、前記絶縁膜をエッチングする工程と、
   前記トレンチ内のポリシリコン膜に接触する導電性材料よりなる配線を形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
4. 前記配線を形成する工程は、
   前記シリコン窒化膜の、前記トレンチの周囲を覆う部分の一部をエッチングして、前記トレンチの周囲の一部に前記ポリシリコン膜、または前記ポリシリコン膜上の酸化膜を露出させる工程と、
   熱酸化により、前記ポリシリコン膜または前記ポリシリコン膜上の酸化膜の露出部分に、厚い酸化膜を形成する工程と、
   前記トレンチ内の前記絶縁膜および前記シリコン窒化膜の、前記厚い酸化膜に隣接する部分を除去して、前記トレンチ内の前記ポリシリコン膜の一部を露出させる工程と、
   導電性材料を堆積し、パターニングして、前記トレンチ内のポリシリコン膜の露出部分に接触する配線を形成する工程と、
   を有することを特徴とする請求項３に記載の半導体装置の製造方法。
5. 第１導電型シリコン基板の主面に、素子外周部に沿って第１のトレンチを形成する工程と、
   少なくとも前記第１のトレンチ内にフィールド酸化膜を形成する工程と、
   素子活性部の前記主面側の領域と素子外周部のガードリングとなる領域に、第２導電型半導体領域を形成する工程と、
   素子活性部内に前記第１のトレンチよりも深く、かつ前記第１のトレンチに接続する第２のトレンチを形成する工程と、
   前記第１のトレンチおよび前記第２のトレンチの内側に酸化膜を形成する工程と、
   素子活性部および素子外周部にポリシリコンを堆積して、前記第１のトレンチおよび前記第２のトレンチ内の前記酸化膜の内側領域をポリシリコン膜で埋める工程と、
   素子活性部において前記ポリシリコン膜が前記主面よりも下になるまで、前記ポリシリコン膜をエッチバックする工程と、
   ポリシリコン膜のエッチバック後、素子全面にシリコン窒化膜を堆積する工程と、
   前記シリコン窒化膜上に絶縁膜を形成する工程と、
   化学的機械研磨法により前記シリコン窒化膜上の前記絶縁膜を研磨して平坦にする工程と、
   を含むことを特徴とする半導体装置の製造方法。
6. 前記第１のトレンチの深さは、前記第２のトレンチの幅よりも浅いことを特徴とする請求項５に記載の半導体装置の製造方法。
   
   
   

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