JP6418538B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
従来、ｎ型の半導体層の表面に所定の深さのトレンチが形成され、当該トレンチ内にエピタキシャル層からなるｐ型の半導体層が形成されている半導体基体を備えるＭＯＳＦＥＴが知られている（例えば、特許文献１参照。）。
従来のＭＯＳＦＥＴ７００は、図２１に示すように、ｎ＋型の第１半導体層７１２の上にｎ−型の第２半導体層７１４が積層され、第２半導体層７１４の表面には所定の方向に沿って配列された所定の深さの複数のトレンチ７１８が形成され、当該トレンチ７１８内にはエピタキシャル層からなるｐ−型の第３半導体層７１６が形成された半導体基体であって（半導体基体７１０’、図２２参照。）、第２半導体層７１４の表面の一部及び第３半導体層７１６の表面の全部にｐ型のベース層７２０が形成され、ベース層７２０の表面の一部にｎ型の第１導電型高濃度拡散領域７４０（ソース領域７４０）が形成されている半導体基体７１０と、第１半導体層７１２の表面上に位置する第１電極７２６（ドレイン電極）と、第２半導体層７１４及び第３半導体層７１６の表面上に位置し、平面的に見て第３半導体層７１６が形成されている領域内に形成された所定の開口７２８を有する層間絶縁膜７２２と、層間絶縁膜７２２上に位置する第２電極７２４（ソース電極）と、ソース領域７４０と第２半導体層７１４とに挟まれたベース層７２０を少なくとも覆うようにゲート絶縁膜７４２を介して形成されたゲート電極７４４とを備えるプレーナーゲート型のＭＯＳＦＥＴである。
従来のＭＯＳＦＥＴ７００においては、隣接するトレンチ７１８に挟まれた部分の第２半導体層７１４のうちベース層７２０よりも深い領域の部分を第１コラム１Ｃとし、第３半導体層７１６のうちベース層７２０よりも深い部分を第２コラム２Ｃとしたときに、第１コラム１Ｃと第２コラム２Ｃとでスーパージャンクション構造が構成されている。
従来のＭＯＳＦＥＴ７００において、開口７２８の内部には、第２電極７２４を構成する金属がそのまま充填されており、第２電極７２４は、第３半導体層７１６（具体的には、ソース領域７４０及びベース層７２０）と直接接続されている。
このような従来のＭＯＳＦＥＴ７００において、第３半導体層７１６は、第２半導体層７１４にトレンチ７１８を形成し、当該トレンチ７１８をｐ型のエピタキシャル層で埋め戻すことにより形成されたものである。
従来のＭＯＳＦＥＴ７００によれば、平面的に見て第１コラム１Ｃと第２コラム２Ｃとでスーパージャンクション構造が構成されているため、高耐圧及び低オン電圧という特徴を有するＭＯＳＦＥＴとなる。
特開２００６−１４０２７７号公報
しかしながら、ｎ型の半導体層（第２半導体層７１４）にトレンチ７１８を形成し、当該トレンチ７１８をｐ型のエピタキシャル層で埋め戻す場合、トレンチ７１８の内側全体を完全に埋め戻すことが理想であるが、実際には第３半導体層７１６内に空洞Ｓ（スリット状の空洞、クレバス状の空洞又はボイド状の空洞等）が平面的に見て第３半導体層７１６の中央部に残存する場合がある（図２１参照。）。このため、第３半導体層７１６と第２電極７２４とのコンタクトを取る際、上記空洞Ｓの内部に第２電極７２４の金属が入り込み、上記空洞Ｓの内部の金属が電極電位になる場合がある。この場合において、上記第２電極７２４に負の電位を与えた場合には、第２半導体層７１４と第３半導体層７１６との間のｐｎ接合面から第２電極７２４側に伸びる空乏層が上記空洞Ｓの内部の金属に接触して、リーチスルーモードのブレークダウンが発生し、耐圧を維持できなくなるという問題がある（図２３中、一点鎖線Ａで囲まれた領域参照。）。
なお、このような問題は、ＭＯＳＦＥＴだけに発生する問題ではなく、ダイオードやＩＧＢＴ等にも発生する問題である。また、このような問題は、ｎ型の半導体層のトレンチをｐ型のエピタキシャル層で埋め戻す場合だけに発生する問題ではなく、ｐ型の半導体層のトレンチをｎ型のエピタキシャル層で埋め戻す場合にも発生する問題である。さらにまた、このような問題は、スーパージャンクション構造を有する半導体装置だけに発生する問題ではなく、スーパージャンクション構造を有しない半導体装置にも発生する問題である。
そこで、本発明は、上記した問題を解決するためになされたものであり、トレンチ内にエピタキシャル層からなる第３導体層が形成されている半導体基体を備える半導体装置でありながら、リーチスルーモードのブレークダウンが発生し難く耐圧が低下し難い半導体装置を提供することを目的とする。また、そのような半導体装置を製造するための半導体装置の製造方法を提供することを目的とする。
［１］本発明の半導体装置は、第１導電型又は第２導電型の第１半導体層の上に第１導電型の第２半導体層が積層され、前記第２半導体層の表面には所定の深さのトレンチが形成され、当該トレンチ内には単結晶のエピタキシャル層からなる第２導電型の第３半導体層が形成されている半導体基体と、前記第１半導体層の表面上に位置する第１電極と、前記第２半導体層及び前記第３半導体層の表面上に位置し、平面的に見て少なくとも前記第３半導体層が形成されている領域内に形成された所定の開口を有する層間絶縁膜と、前記層間絶縁膜上に位置する第２電極とを備え、前記開口の内部には金属が充填されている半導体装置であって、前記開口は、平面的に見て前記第３半導体層の中央部を避けた位置に位置し、前記第２電極は、前記開口の内部に充填された前記金属を介して少なくとも前記第３半導体層と接続されており、前記第３半導体層の中央部の表面は、前記層間絶縁膜で覆われていることを特徴とする。
なお、本明細書においては、第２半導体層や第３半導体層の表面に第１導電型不純物や第２導電型不純物を導入して他の層や他の領域（例えば、ベース層や第１導電型高濃度領域等）が形成されていたとしても、当該他の層や他の領域が形成された部分も第２半導体層又は第３半導体層であるものとする（図２２参照。）。ただし、第２半導体層又は第３半導体層の表面に（第２半導体層の表面に形成した、第３半導体層を形成するためのトレンチとは別の）新たなトレンチを形成して第２半導体層及び第３半導体層とは別の構造（例えば、トレンチゲート構造等）が形成されているような場合は、当該構造は第２半導体層又は第３半導体層であるものとはしない。
また、「第２半導体層の表面には・・・所定の深さの複数のトレンチ」における「所定の深さ」には、第２半導体層と第３半導体層との境界面に達する深さを含むものとする。
また、「層間絶縁膜」とは、電極（第２電極）と半導体基体、又は、電極と他の電極（ゲート電極）との間に形成され、電極（第２電極）と半導体基体との間、又は、電極と他の電極（ゲート電極）との間を絶縁する比較的厚い絶縁膜をいう。
また、「平面的に見て第３半導体層の中央部」とは、平面的に見て、向かい合うトレンチの側壁の中間点付近の領域のことをいい、「平面的に見て第３半導体層の中央」は、平面的に見て、向かい合うトレンチの側壁の中間点のことをいう。
さらにまた、「開口」とは、層間絶縁膜が形成されていない領域のことをいい、例えば、層間絶縁膜が島状に形成されている場合であっても層間絶縁膜が形成されていない領域を開口という。
［２］本発明の半導体装置においては、平面的に見て前記第３半導体層の中央から前記開口の側壁のうち前記第３半導体層の中央に最も近い側壁までの長さが０．１μｍ以上であることが好ましい。
［３］本発明の半導体装置においては、前記開口の内部に第２電極を構成する金属とは異なる金属が充填されてなる金属プラグをさらに備え、前記第２電極は、前記金属プラグを介して少なくとも前記第３半導体層と接続されていることが好ましい。
［４］本発明の半導体装置においては、前記開口の内部には、前記第２電極を構成する金属がそのまま充填されており、前記第２電極は、少なくとも前記第３半導体層と直接接続されていることが好ましい。
［５］本発明の半導体装置においては、前記半導体基体における前記第２半導体層及び前記第３半導体層の表面の少なくとも一部には第２導電型の第４半導体層が形成されており、
隣接する前記トレンチに挟まれた部分の前記第２半導体層のうち前記第４半導体層よりも深い部分を第１コラムとし、前記第３半導体層のうち前記第４半導体層よりも深い部分を第２コラムとしたときに、前記第１コラムと前記第２コラムとでスーパージャンクション構造が構成されていることが好ましい。
［６］本発明の半導体装置においては、前記半導体装置は、前記第４半導体層が前記第２半導体層及び前記第３半導体層の表面の全部に形成され、前記第２電極が前記第４半導体層と接続されているＰＩＮダイオードであることが好ましい。
［７］本発明の半導体装置においては、前記半導体基体において、前記第１半導体層は、第１導電型の半導体層であり、前記第４半導体層は、前記第２半導体層及び前記第３半導体層の表面の全部に形成されたベース層であり、前記第４半導体層の表面には、第１導電型高濃度拡散領域が形成されており、前記半導体装置は、平面的に見て前記トレンチが形成されていない領域に位置し、前記第４半導体層の最深部よりも深い深さ位置まで、かつ、前記第１導電型高濃度拡散領域の一部が内周面に露出するように形成されたゲートトレンチと、
前記ゲートトレンチの内周面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲートトレンチの内部に埋め込まれてなるゲート電極とをさらに備えるトレンチゲート型のＭＯＳＦＥＴであり、前記第２電極は、前記第４半導体層及び前記第１導電型高濃度拡散領域と接続されていることが好ましい。
［８］本発明の半導体装置においては、前記半導体基体において、前記第１半導体層は、第１導電型の半導体層であり、前記第４半導体層は、前記第２半導体層の表面の一部及び前記第３半導体層の表面の全部に形成されたベース層であり、前記第４半導体層の表面の一部には、第１導電型高濃度拡散領域が形成されており、前記半導体装置は、前記第１導電型高濃度拡散領域と前記第２半導体層とに挟まれた前記第４半導体層を少なくとも覆うようにゲート絶縁膜を介して形成されたゲート電極をさらに備えるプレーナーゲート型のＭＯＳＦＥＴであり、前記第２電極は、前記第４半導体層及び前記第１導電型高濃度拡散領域と接続されていることが好ましい。
［９］本発明の半導体装置においては、前記半導体基体において、前記第１半導体層は、第２導電型の半導体層であり、前記第４半導体層は、前記第２半導体層及び前記第３半導体層の表面の全部に形成されたベース層であり、前記第４半導体層の表面には、第１導電型高濃度拡散領域が形成されており、前記半導体装置は、平面的に見て前記トレンチが形成されていない領域に位置し、前記第４半導体層の最深部よりも深い深さ位置まで、かつ、前記第１導電型高濃度拡散領域の一部が内周面に露出するように形成されたゲートトレンチと、前記ゲートトレンチの内周面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲートトレンチの内部に埋め込まれてなるゲート電極とをさらに備えるトレンチゲート型のＩＧＢＴであり、前記第２電極は、前記第４半導体層及び前記第１導電型高濃度拡散領域と接続されていることが好ましい。
［１０］本発明の半導体装置においては、前記半導体基体において、前記第１半導体層は、第２導電型の半導体層であり、前記第４半導体層は、前記第２半導体層の表面の一部及び前記第３半導体層の表面の全部に形成されたベース層であり、前記第４半導体層の表面の一部には、第１導電型高濃度拡散領域が形成されており、前記半導体装置は、前記第１導電型高濃度拡散領域と前記第２半導体層とに挟まれた前記第４半導体層を少なくとも覆うようにゲート絶縁膜を介して形成されたゲート電極をさらに備えるプレーナーゲート型のＩＧＢＴであり、前記第２電極は、前記第４半導体層及び前記第１導電型高濃度拡散領域と接続されていることが好ましい。
［１１］本発明の半導体装置においては、前記開口直下には、前記第４半導体層よりも不純物濃度が高い第２導電型高濃度拡散領域が前記開口の底面と接触するように形成されていることが好ましい。
［１２］本発明の半導体装置においては、隣接する前記トレンチに挟まれた部分の前記第２半導体層を第１コラムとし、前記第３半導体層を第２コラムとしたときに、前記第１コラムと前記第２コラムとでスーパージャンクション構造が構成されていることが好ましい。
［１３］本発明の半導体装置において、前記半導体装置は、前記金属がバリア金属であり、前記第２電極が前記第３半導体層に加えて前記第２半導体層とも接続されているショットキーバリアダイオードであることが好ましい。
［１４］本発明の半導体装置において、前記第２半導体層は、単結晶のエピタキシャル層からなることが好ましい。
［１５］本発明の第１の半導体装置の製造方法は、［１］〜［１４］のいずれかに記載の半導体装置を製造するための半導体装置の製造方法であって、第１導電型又は第２導電型の第１半導体層の上に第１導電型の第２半導体層が積層され、前記第２半導体層の表面には所定の深さのトレンチが形成されており、当該トレンチ内には単結晶のエピタキシャル層からなる第２導電型の第３半導体層が形成されている半導体基体を準備する半導体基体準備工程と、前記第２半導体層及び前記第３半導体層の表面上に層間絶縁膜を形成する層間絶縁膜形成工程と、前記層間絶縁膜における平面的に見て少なくとも前記第３半導体層が形成されている領域内に所定の開口を形成する開口形成工程と、前記開口の内部に前記第２電極を構成する金属とは異なる金属を充填することによって金属プラグを形成する金属プラグ形成工程と、前記第１半導体層の表面上に第１電極を形成するとともに、前記層間絶縁膜上に前記金属プラグを介して少なくとも前記第３半導体層と接続される第２電極を形成する電極形成工程とをこの順序で含み、前記開口形成工程においては、平面的に見て前記第３半導体層の中央部を避けた位置に前記開口を形成し、前記開口形成工程、前記金属プラグ形成工程及び前記電極形成工程において、前記第３半導体層の中央部の表面は、前記層間絶縁膜で覆われていることを特徴とする。
［１６］本発明の第２の半導体装置の製造方法は、［１］〜［１４］のいずれかに記載の半導体装置を製造するための半導体装置の製造方法であって、第１導電型又は第２導電型の第１半導体層の上に第１導電型の第２半導体層が積層され、前記第２半導体層の表面には所定の深さのトレンチが形成されており、当該トレンチ内には単結晶のエピタキシャル層からなる第２導電型の第３半導体層が形成されている半導体基体を準備する半導体基体準備工程と、前記第２半導体層及び前記第３半導体層の表面上に層間絶縁膜を形成する層間絶縁膜形成工程と、前記層間絶縁膜における平面的に見て少なくとも前記第３半導体層が形成されている領域内に所定の開口を形成する開口形成工程と、前記第１半導体層の表面上に第１電極を形成する工程、及び、前記層間絶縁膜上に、前記開口の内部に第２電極を構成する金属がそのまま充填され少なくとも前記第３半導体層と直接接続される前記第２電極を形成する工程を含む電極形成工程とをこの順序で含み、前記開口形成工程においては、平面的に見て前記第３半導体層の中央部を避けた位置に前記開口を形成し、前記開口形成工程及び前記電極形成工程において、前記第３半導体層の中央部の表面は、前記層間絶縁膜で覆われていることを特徴とする。
本発明の半導体装置によれば、開口は、平面的に見て第３半導体層の中央部を避けた位置に位置し、かつ、第３半導体層の中央部の表面は、層間絶縁膜で覆われていることから、第３半導体層を形成する際に、第３半導体層内にスリット状、クレバス状又はボイド状の空洞が平面的に見て第３半導体層の中央に残存した場合であっても、第３半導体層と第２電極とのコンタクトを取る際、上記空洞の内部に第２電極の金属が入り込むことがなくなり、上記空洞の内部の金属が電極電位になることがなくなる。従って、第２電極に負の電位を与えた場合であっても、第２半導体層と第３半導体層との間のｐｎ接合面から第２電極側に伸びる空乏層が上記空洞に接触するだけのことであるから、リーチスルーモードのブレークダウンが発生し難く耐圧が低下し難い半導体装置となる。
なお、上記空洞内部のシリコン表面は、半導体前工程における酸化工程で酸化されたり、アニール工程で水素によってダングリングボンドが終端されたりして安定化しているため、たとえ、空乏層が上記空洞に達したとしても、上記空乏層が単に上記空洞に接触するだけであり、これによってリーク電流が急増したり、ブレークダウンが発生したりすることはない。
また、本発明の半導体装置によれば、平面的に見て少なくとも第３半導体層が形成されている領域内に形成された所定の開口を有する層間絶縁膜を備えるため、アバランシェ降伏時又はボディダイオードの逆回復時において、第３半導体層で発生するホールを引き抜きやすくなり、その結果、Ｌ負荷アバランシェ破壊耐量を大きくすることができる。
本発明の第１の半導体装置の製造方法及び第２の半導体装置の製造方法によれば、層間絶縁膜における、平面的に見て第３半導体層の中央部を避けた位置に所定の開口を形成する開口形成工程を含み、かつ、電極形成工程において、第３半導体層の中央部の表面は、層間絶縁膜で覆われているため、第３半導体層を形成する際に第３半導体層内にスリット状、クレバス状又はボイド状の空洞が平面的に見て第３半導体層の中央に残存した場合であっても、電極形成工程において、第３半導体層と第２電極とのコンタクトを取る際、上記空洞の内部に第２電極の金属が入り込むことがなくなり、上記空洞の内部の金属が電極電位になることがなくなる。従って、製造された半導体装置において、第２電極に負の電位を与えた場合であっても、第２半導体層と第３半導体層との間のｐｎ接合面から第２電極側に伸びる空乏層が上記空洞に接触するだけのことであるから、リーチスルーモードのブレークダウンが発生し難く耐圧が低下しにくい半導体装置を製造することができる。
また、本発明の半導体装置の製造方法によれば、層間絶縁膜における平面的に見て少なくとも第３半導体層が形成されている領域内に所定の開口を形成する開口形成工程を含むため、製造された半導体装置は、アバランシェ降伏時又はボディダイオードの逆回復時において、第３半導体層で発生するホールを引き抜きやすくなり、その結果、Ｌ負荷アバランシェ破壊耐量が大きい半導体装置を製造することができる。
実施形態１に係る半導体装置１００を示す図である。図１（ａ）は半導体装置１００の要部拡大断面図であり、図１（ｂ）は半導体装置１００の要部拡大平面図である。 実施形態１に係る半導体装置の製造方法を説明するために示す要部拡大断面図である。図２（ａ）〜図２（ｄ）は各工程図である。 実施形態１に係る半導体装置の製造方法を説明するために示す要部拡大断面図である。図３（ａ）〜図３（ｄ）は各工程図である。 実施形態１に係る半導体装置の製造方法を説明するために示す要部拡大断面図である。図４（ａ）〜図４（ｃ）は各工程図である。 実施形態１に係る半導体装置の製造方法を説明するために示す要部拡大断面図である。図５（ａ）〜図５（ｃ）は各工程図である。 実施形態１に係る半導体装置１００の効果を説明するために示す図である。図６（ａ）は逆バイアス時における半導体装置１００の様子を示す要部拡大断面図であり、図６（ｂ）は逆バイアス時における比較例に係る半導体装置９００の様子を示す要部拡大断面図である。比較例に係る半導体装置９００は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、開口９２８（及び金属プラグ９３０）が、平面的に見て第３半導体層９１６の中央部に形成されている半導体装置である。なお、図６においては、説明を簡単にするためにｐ型高濃度拡散領域１３２，９３２の図示を省略している。 実施形態２に係る半導体装置１０２を示す要部拡大断面図である。 実施形態３に係る半導体装置１０４を示す要部拡大断面図である。 実施形態４に係る半導体装置２００を示す図である。図９（ａ）は半導体装置２００の要部拡大断面図であり、図９（ｂ）は半導体装置２００の要部拡大平面図である。 実施形態５に係る半導体装置２０２を示す要部拡大断面図である。 実施形態６に係る半導体装置２０４を示す要部拡大断面図である。 実施形態７に係る半導体装置３００を示す要部拡大断面図である。 変形例１に係る半導体装置１０６を示す要部拡大断面図である。 変形例２に係る半導体装置２００Ａを示す要部拡大平面図である。変形例２に係る半導体装置２００Ａ（ＭＯＳＦＥＴ）においては、第３半導体層２１６（トレンチ２１８）が平面的に見て四角形状（立体的に見て柱状）であり、ゲート電極２３８（ゲートトレンチ２３４）が平面的に見て格子形状であり、金属プラグ２３０（開口２２８）が平面的に見て円形状（立体的に見て柱状）である。 変形例３に係る半導体装置２００Ｂを示す要部拡大平面図である。変形例３に係る半導体装置２００Ｂ（ＭＯＳＦＥＴ）においては、第３半導体層２１６（トレンチ２１８）が平面的に見て四角形状（立体的に見て柱状）であり、ゲート電極２３８（ゲートトレンチ２３４）が平面的に見て格子形状であり、金属プラグ２３０（開口２２８）が平面的に見て枠状である。 変形例４に係る半導体装置２００Ｃを示す要部拡大平面図である。変形例４に係る半導体装置２００Ｃ（ＭＯＳＦＥＴ）においては、第３半導体層２１６（トレンチ２１８）が平面的に見て円形状（立体的に見て柱状）であり、金属プラグ２３０（開口２２８）が平面的に見てリング形状であり、ゲート電極２３８（ゲートトレンチ２３４）が平面的に見て格子形状である。 変形例５に係る半導体装置２００Ｄを示す要部拡大平面図である。変形例５に係る半導体装置２００Ｄ（ＭＯＳＦＥＴ）においては、第３半導体層２１６（トレンチ２１８）が平面的に見て格子形状であり、ゲート電極２３８（ゲートトレンチ２３４）は平面的に見て四角形状であり（立体的に見て柱状）、金属プラグ２３０（開口２２８）が平面的に見て円形状（立体的に見て柱状）である。 変形例６に係る半導体装置２００Ｅを示す要部拡大平面図である。変形例６に係る半導体装置２００Ｅ（ＭＯＳＦＥＴ）においては、第３半導体層２１６（トレンチ２１８）が平面的に見て四角形状（立体的に見て柱状）であり、ゲート電極２３８（ゲートトレンチ２３４）が平面的に見て格子形状であり、金属プラグ２３０（開口２２８）が平面的に見て格子形状である。 変形例７に係る半導体装置２００Ｆを示す要部拡大平面図である。変形例７に係る半導体装置２００Ｆ（ＭＯＳＦＥＴ）においては、第３半導体層２１６（トレンチ２１８）が平面的に見て格子形状であり、ゲート電極２３８（ゲートトレンチ２３４）は平面的に見て四角形状であり（立体的に見て柱状）、金属プラグ２３０（開口２２８）が平面的に見て格子形状である。 変形例８に係る半導体装置３０２を示す要部拡大断面図である。 従来のＭＯＳＦＥＴ７００を示す要部拡大断面図である。 本明細書における半導体基体を示す図である。 従来のＭＯＳＦＥＴ７００の問題点を説明するために示す要部拡大断面図である。
以下、本発明の半導体装置及び半導体装置の製造方法について、図に示す実施の形態に基づいて説明する。なお、各図面は模式図であり、必ずしも実際の寸法を厳密に反映したものではない。
［実施形態１］
１．実施形態１に係る半導体装置１００の構成
実施形態１に係る半導体装置１００は、図１に示すように、ｎ＋型の第１半導体層１１２の上にｎ−型の第２半導体層１１４が積層され、第２半導体層１１４の表面には所定の方向に沿って配列された所定の深さの複数のトレンチ１１８が形成され、当該トレンチ１１８内（トレンチ１１８内全体）には単結晶のエピタキシャル層からなるｐ−型の第３半導体層１１６が形成されている半導体基体（半導体基体７１０’と同様の構成、図２２参照。）と、第１半導体層１１２の表面上に位置する第１電極１２６と、第２半導体層１１４及び第３半導体層１１６の表面上に位置し、平面的に見て少なくとも第３半導体層１１６が形成されている領域内に形成された所定の開口１２８を有する層間絶縁膜１２２と、層間絶縁膜１２２上に位置する第２電極１２４（例えば、アルミニウム）と、開口１２８の内部に第２電極１２４を構成する金属とは異なる金属（例えば、タングステン）が充填されてなる金属プラグ１３０とを備えるＰＩＮダイオードである。なお、第２半導体層１１４は、単結晶のエピタキシャル層からなる。
半導体基体１１０における第２半導体層１１４及び第３半導体層１１６の表面の全部にｐ型の第４半導体層１２０が形成され、開口１２８直下には、第４半導体層１２０よりも不純物濃度が高いｐ＋型高濃度拡散領域（第２導電型高濃度拡散領域）１３２が開口１２８の底面と接触するように形成されている。
実施形態１に係る半導体装置１００においては、隣接するトレンチ１１８に挟まれた部分の第２半導体層１１４のうち第４半導体層１２０よりも深い部分を第１コラム１Ｃとし、第３半導体層１１６のうち第４半導体層１２０よりも深い部分を第２コラム２Ｃとしたときに、第１コラム１Ｃと第２コラム２Ｃとでスーパージャンクション構造が構成されている。第１コラム１Ｃと第２コラム２Ｃとはチャージバランスが取れた状態となっている。
第１半導体層１１２の厚さは、例えば１００μｍ〜４００μｍの範囲内にあり、第１半導体層１１２の不純物濃度は、例えば１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３の範囲内にある。第２半導体層１１４の厚さ（トレンチが形成されていない領域の厚さ）は、例えば５μｍ〜１２０μｍの範囲内にある。第４半導体層１２０の最深部の深さ位置は、例えば０．５μｍ〜２．０μｍの範囲内にあり、第４半導体層１２０の不純物濃度は、例えば５×１０１６ｃｍ−３〜１×１０１８ｃｍ−３の範囲内にある。ｐ＋型高濃度拡散領域１３２は、例えば５×１０１８ｃｍ−３〜１×１０２０ｃｍ−３の範囲内にある。
トレンチ１１８（第３半導体層１１６）、開口１２８及び金属プラグ１３０はいずれも、平面的に見てストライプ状に形成されている。
トレンチ１１８の最底部の深さ位置は、第１半導体層１１２と第２半導体層１１４との境界面の深さ位置よりも浅い。トレンチ１１８の深さは、例えば３μｍ〜１１５μｍの範囲内にある。トレンチ１１８の幅は、例えば３μｍ〜１０μｍの範囲内にある。隣接するトレンチ１１８の間隔は、トレンチ１１８の幅とほぼ同じか好ましくは同じである。第２半導体層１１４及び第３半導体層１１６の不純物濃度は、例えばそれぞれ５×１０１４ｃｍ−３〜５×１０１６ｃｍ−３の範囲内にある。
層間絶縁膜１２２は、熱酸化膜１２１及びＢＰＳＧ膜で構成されている。層間絶縁膜１２２の厚さは、例えば１０００ｎｍである。
開口１２８は、平面的に見て第３半導体層１１６の中央部を避けた位置、すなわち、第３半導体層１１６の中央から所定距離だけ離間した位置に位置する。平面的に見て、第３半導体層１１６の中央から開口１２８の側壁のうち第３半導体層１１６の中央に最も近い側壁までの長さが０．１μｍ以上であり、例えば０．３μｍである。開口１２８は、所定のピッチで等間隔に形成されており、隣接する開口１２８の間隔は、例えば０．７μｍである。開口１２８の開口幅は、例えば、０．５μｍである。開口１２８は、第４半導体層１２０の最深部の深さ位置よりも浅い深さ位置まで形成されている。
第３半導体層１１６の中央部の表面は、層間絶縁膜１２２で覆われている。従って、第３半導体層１１６の中央部において、第２電極１２４とコンタクトされておらず、また、第３半導体層１１６の中央部において、トレンチも形成されていない。
開口１２８の内表面には、バリアメタル（図示せず）が形成されている。金属プラグ１３０は、当該バリアメタルを介して金属が開口１２８の内部に充填されている。開口１２８の内部に充填する金属は、例えばタングステンである。
第１電極（カソード電極）１２６は、Ｔｉ−Ｎｉ−Ａｕなどの多層金属膜により形成され、厚さが例えば多層金属膜全体にて０．５μｍで形成されている。
第２電極１２４は、第３半導体層１１６上に形成されている第４半導体層１２０と金属プラグ１３０を介して接続されている。第２電極（アノード電極）１２４は、スパッタ法により形成された厚さが例えば４μｍのアルミニウム系の金属（例えば、Ａｌ−Ｃｕ系の合金）からなる。なお、第２電極１２４は、第２半導体層１１４上に形成されている第４半導体層１２０とも金属プラグ１３０を介して接続されている。
２．実施形態１に係る半導体装置の製造方法
実施形態１に係る半導体装置１００は、以下に示す製造工程を有する製造方法（実施形態１に係る半導体装置の製造方法）により製造することができる。
（１）半導体基体準備工程
まず、ｎ＋型の第１半導体層１１２の上に単結晶のエピタキシャル層からなるｎ−型の第２半導体層１１４が積層され、第２半導体層１１４の表面には所定の方向に沿って配列された所定の深さの複数のトレンチ１１８が形成されており、当該トレンチ１１８内には単結晶のエピタキシャル層からなるｐ−型の第３半導体層１１６が形成されている半導体基体１１０を準備する。
具体的には、まず、ｎ＋型の第１半導体層１１２の上にｎ−型の第２半導体層１１４が積層された半導体基体１１０’を準備する（図２（ａ）参照。）。半導体基体１１０’としては、適宜の半導体基体を用いることができるが、例えばｎ＋型の第１半導体層１１２の上にエピタキシャル成長法によって単結晶のｎ−型の第２半導体層１１４を形成してなる半導体基体を用いることができる。
次に、第３半導体層１１６に対応する開口を有するマスク（図示せず。）を第２半導体層１１４の表面上に形成し、当該マスクを用いてエッチングを行うことにより、第２半導体層１１４に所定の方向に沿って配列された所定の深さの複数のトレンチ１１８を形成する（図２（ｂ）参照。）。
次に、エピタキシャル成長法によってトレンチ１１８内に単結晶のｐ−型の半導体層１１６’を形成する（図２（ｃ）、図２（ｄ）及び図３（ａ）参照）。このとき、半導体層１１６’の中央部には、空洞Ｓ（スリット状の空洞、クレバス状の空洞又はボイド状の空洞等）が、平面的に見て半導体層１１６’の中央に残存する場合がある（図３（ａ）の符号Ｓ参照）。なお、空洞の形状は、連続的につながっている場合（図１（ｂ）参照。）だけでなく、不連続につながっている場合や、独立した状態で一箇所のみ形成されている場合もある。また、実施形態１において空洞Ｓの深さは第４半導体層１２０の深さよりも浅いが、第４半導体層１２０の深さよりも深い場合でも本発明を適用することができる。
次に、ＣＭＰ法によってトレンチ１１８の内部を除いて半導体層１１６’を除去することにより、ｐ−型の第３半導体層１１６を形成する（図３（ｂ）参照。）。このとき、平面的に見て第３半導体層１１６の中央部に空洞Ｓが残存することがある。
（２）第４半導体層形成工程
次に、第２半導体層１１４及び第３半導体層１１６の表面の全部に熱酸化膜（図示せず。）を形成する。次に、第２半導体層１１４及び第３半導体層１１６の表面に熱酸化膜を介してｐ型不純物（例えばボロン）をイオン注入する（図３（ｃ）参照。）。次に、当該ｐ型不純物を熱拡散させて第２半導体層１１４及び第３半導体層１１６の表面の全部に第４半導体層１２０を形成する。
（３）層間絶縁膜形成工程
次に、上記熱酸化膜上にＣＶＤ法によりＢＰＳＧ膜を形成することにより、第２半導体層１１４及び第３半導体層１１６の表面上に（第２半導体層１１４及び第３半導体層１１６の全面に）熱酸化膜（図示せず。）及びＢＰＳＧ膜で構成された層間絶縁膜１２２を形成する（図３（ｄ）参照。）。
（４）開口形成工程
次に、平面的に見て第２半導体層１１４及び第３半導体層１１６が形成されている領域内に開口を有するマスク（図示せず。）を層間絶縁膜１２２上に形成する。このとき、当該マスクにおいては、平面的に見て第３半導体層１１６が形成されている領域内においては、平面的に見て第３半導体層１１６の中央部を避けた位置に開口が設けられている。次に、当該マスクを用いてエッチングを行うことにより、層間絶縁膜における、平面的に見て第２半導体層１１４及び第３半導体層１１６が形成されている領域内に所定の開口を形成する（図４（ａ）参照。）。このとき、平面的に見て第３半導体層１１６が形成されている領域内においては、平面的に見て第３半導体層１１６の中央部を避けた位置に所定の開口を形成する。従って、第３半導体層１１６の中央部の表面は、層間絶縁膜１２２で覆われている。
（５）ｐ型高濃度拡散領域形成工程
次に、開口１２８の底面に、第４半導体層１２０よりも高い不純物濃度でｐ型不純物（例えばボロン）をイオン注入する（図４（ｂ）参照。）。次に、当該ｐ型不純物を熱拡散することにより、開口直下に、第４半導体層１２０よりも不純物濃度が高いｐ型高濃度拡散領域を開口１２８の底面と接触するように形成する（図４（ｃ）参照。）。
（６）金属プラグ１３０形成工程
次に、開口１２８の内部に第２電極１２４を構成する金属とは異なる金属を充填することによって金属プラグ１３０を形成する。具体的には、まず、スパッタ法により開口１２８の内周面にバリアメタル（図示せず。）を成膜し、当該バリアメタルをアニールする。次にＣＶＤ法により当該バリアメタル上にタングステンを成膜する（図５（ａ）参照。）。次に、ＣＭＰ法によって層間絶縁膜１２２上のタングステンを除去することにより、開口１２８の内部にのみタングステンを残し金属プラグ１３０を形成する（図５（ｂ）参照。）。なお、バリアメタルの組成としては、チタンナイトライド（ＴｉＮ）、チタンタングステン（ＴｉＷ）、モリブデンシリコン（ＭоＳｉ）等を用いることができる。なお、金属プラグ１３０形成工程においても、第３半導体層１１６の中央部の表面は、層間絶縁膜１２２で覆われている。
（７）電極形成工程
次に、第１半導体層１１２の表面上にＴｉ−Ｎｉ−Ａｕなどの多層金属膜を成膜し、第１電極（カソード電極）１２６を形成するとともに、第３半導体層１１６及び層間絶縁膜１２２上にスパッタ法によりＡｌ−Ｃｕ系金属を成膜することで第３半導体層１１６及び層間絶縁膜１２２上に金属プラグ１３０を介して接続される第２電極１２４を形成する（図５（ｃ）参照。）。電極形成工程においても、第３半導体層１１６の中央部の表面は、層間絶縁膜１２２で覆われたままであるため、空洞Ｓに第２電極１２４の金属が入り込むことがない。
このようにして実施形態１に係る半導体装置１００を製造することができる。
３．実施形態１に係る半導体装置１００及び半導体装置の製造方法の効果
ところで、開口９２８（及び金属プラグ９３０）が、平面的に見て第３半導体層９１６の中央部に位置する半導体装置（比較例に係る半導体装置９００、図６（ｂ）参照。）においては、従来のＭＯＳＦＥＴ７００と同様に、第３半導体層９１６と第２電極９２４とのコンタクトを取る際、上記空洞Ｓの内部に第２電極９２４の金属が入り込み、上記空洞Ｓの内部の金属が電極電位になる。従って、上記第２電極９２４に負の電位を与えた場合には、第２半導体層９１４と第３半導体層９１６との間のｐｎ接合面から第２電極９２４側に伸びる空乏層が上記空洞Ｓの内部の金属に接触してリーチスルーモードのブレークダウンが発生し易く耐圧が低下し易くなる。
これに対して、実施形態１に係る半導体装置１００によれば、開口１２８は、平面的に見て第３半導体層１１６の中央部を避けた位置に位置し、かつ、第３半導体層１１６の中央部の表面が層間絶縁膜１２２で覆われていることから、第３半導体層１１６を形成する際に、第３半導体層１１６内に空洞Ｓが平面的に見て第３半導体層１１６の中央に残存した場合であっても、第３半導体層１１６と第２電極１２４とのコンタクトを取る際、上記空洞Ｓの内部に第２電極１２４の金属が入り込むことがなくなり、上記空洞Ｓの内部の金属が電極電位になることがなくなる。従って、第２電極１２４に負の電位を与えた場合であっても、第２半導体層１１４と第３半導体層１１６との間のｐｎ接合面から第２電極１２４側に伸びる空乏層が上記空洞Ｓに接触するだけのことであるから、リーチスルーモードのブレークダウンが発生し難く耐圧が低下し難い半導体装置となる（図６（ａ）参照。）。
なお、上記空洞内部のシリコン表面は、半導体前工程における酸化工程（例えば、第４半導体層形成工程における熱酸化膜を形成する工程）で酸化されたり、アニール工程（例えば、第４半導体層形成工程及びｐ型高濃度拡散領域形成工程）で水素によってダングリングボンドが終端されたりして安定化しているため、たとえ、空乏層が上記空洞に達したとしても、上記空乏層が単に上記空洞に接触するだけであり、これによってリーク電流が急増したり、ブレークダウンが発生したりすることがない。
また、実施形態１に係る半導体装置１００によれば、平面的に見て第３半導体層１１６が形成されている領域内に形成された所定の開口を有する層間絶縁膜１２２を備えるため、アバランシェ降伏時又はボディダイオードの逆回復時において、第３半導体層１１６で発生するホールを引き抜きやすくなり、その結果、Ｌ負荷アバランシェ破壊耐量を大きくすることができる。
また、実施形態１に係る半導体装置１００によれば、平面的に見て第３半導体層１１６の中央から開口１２８の側壁のうち第３半導体層１１６の中央に最も近い側壁までの長さが０．１μｍ以上であるため、開口１２８（及び金属プラグ１３０）が空洞Ｓと連通してしまうことを防ぐことができ、金属プラグ１３０を構成する金属が空洞Ｓに入り込むことを確実に防ぐことができる。その結果、リーチスルーモードのブレークダウンがより一層発生し難くなり、耐圧がより一層低下し難い半導体装置となる。このような観点からすると、平面的に見て第３半導体層１１６の中央から開口１２８の側壁のうち第３半導体層１１６の中央に最も近い側壁までの長さが０．２μｍ以上であることが好ましい。
また、実施形態１に係る半導体装置１００によれば、開口１２８の内部に第２電極１２４を構成する金属とは異なる金属が充填されてなる金属プラグ１３０を備え、第２電極１２４は金属プラグ１３０を介して第３半導体層１１６と接続されているため、開口１２８の開口幅が比較的小さくて済み、微細化された半導体装置とすることができる。その結果、電子機器の低コスト化及び小型化の要請に適う半導体装置となる。
また、実施形態１に係る半導体装置１００によれば、隣接するトレンチ１１８に挟まれた部分の第２半導体層１１４のうち第４半導体層１２０よりも深い部分を第１コラム１Ｃとし、第３半導体層１１６のうち第４半導体層１２０よりも深い部分を第２コラム２Ｃとしたときに、第１コラム１Ｃと第２コラム２Ｃとでスーパージャンクション構造が構成されているため、高耐圧の半導体装置となる。
また、実施形態１に係る半導体装置１００によれば、開口１２８直下には、第４半導体層１２０よりも不純物濃度が高いｐ型高濃度拡散領域１３２が開口１２８の底面と接触するように形成されているため、アバランシェ降伏時及びダイオードの逆回復時において、ホールを引き抜きやすくなる。
また、実施形態１に係る半導体装置１００によれば、第２半導体層１１４は、単結晶のエピタキシャル層からなるため、第２半導体層１１４の導電率を高精度に制御でき、かつ、半導体装置の製造過程に半導体基体に酸素が取り込まれにくくなるため、結晶欠陥が生じ難く、半導体デバイスに電気的な欠陥を生じ難くなる。
実施形態１に係る半導体装置の製造方法によれば、層間絶縁膜１２２における、平面的に見て第３半導体層１１６の中央部を避けた位置に所定の開口１２８を形成する開口形成工程を含み、かつ、電極形成工程において、第３半導体層１１６の中央部の表面が、層間絶縁膜１２２で覆われているため、第３半導体層１１６を形成する際に第３半導体層１１６内にスリット状、クレバス状又はボイド状の空洞Ｓが平面的に見て第３半導体層１１６の中央に残存した場合であっても、電極形成工程において、第３半導体層１１６と第２電極１２４とのコンタクトを取る際、上記空洞Ｓの内部に第２電極１２４の金属が入り込むことがなくなり、上記空洞Ｓの内部の金属が電極電位になることがなくなる。従って、製造された半導体装置において、第２電極１２４に負の電位を与えた場合であっても、第２半導体層１１４と第３半導体層１１６との間のｐｎ接合面から第２電極１２４側に伸びる空乏層が上記空洞Ｓに接触するだけのことであるから、リーチスルーモードのブレークダウンが発生し難く耐圧が低下し難い半導体装置を製造することができる。
また、実施形態１に係る半導体装置の製造方法によれば、層間絶縁膜１２２における平面的に見て少なくとも第３半導体層１１６が形成されている領域内に所定の開口を形成する開口形成工程を含むため、製造された半導体装置は、アバランシェ降伏時又はボディダイオードの逆回復時において、第３半導体層１１６で発生するホールを引き抜きやすくなり、その結果、Ｌ負荷アバランシェ破壊耐量が大きい半導体装置を製造することができる。
［実施形態２］
実施形態２に係る半導体装置１０２は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、第２電極が第３半導体層と直接接続されている点で実施形態１に係る半導体装置１００の場合とは異なる。すなわち、実施形態２に係る半導体装置１０２においては、図７に示すように、開口１２８の内部には、第２電極１２４を構成する金属がそのまま充填されており、第２電極１２４は、第４半導体層１２０と直接接続されている。なお、開口１２８の内表面にバリアメタル（図示せず）が形成されていてもよい。
開口１２８は、平面的に見て第３半導体層の中央部以外の領域全域に形成されている。
実施形態２に係る半導体装置の製造方法は、基本的には実施形態１に係る半導体装置の製造方法と同様の構成を有するが、金属プラグ形成工程を含まない点で実施形態１に係る半導体装置の製造方法の場合とは異なる。すなわち、実施形態２に係る半導体装置の製造方法においては、金属プラグ形成工程を含まず、電極形成工程において、層間絶縁膜１２２上に、開口１２８の内部に第２電極１２４を構成する金属がそのまま充填され第４半導体層１２０と直接接続される第２電極１２４を形成する工程を含む。
このように、実施形態２に係る半導体装置１０２は、第２電極が第３半導体層と直接接続されている点で実施形態１に係る半導体装置１００の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、開口１２８は、平面的に見て第３半導体層１１６の中央部を避けた位置に位置し、かつ、第３半導体層１１６の中央部の表面が層間絶縁膜１２２で覆われていることから、第３半導体層１１６を形成する際に、第３半導体層１１６内に空洞Ｓが平面的に見て第３半導体層１１６の中央に残存した場合であっても、第３半導体層１１６と第２電極１２４とのコンタクトを取る際、上記空洞Ｓの内部に第２電極１２４の金属が入り込むことがなくなり、上記空洞Ｓの内部の金属が電極電位になることがなくなる。従って、第２電極１２４に負の電位を与えた場合であっても、第２半導体層１１４と第３半導体層１１６との間のｐｎ接合面から第２電極１２４側に伸びる空乏層が上記空洞Ｓに接触するだけのことであるから、リーチスルーモードのブレークダウンが発生し難く耐圧が低下し難い半導体装置となる。
また、実施形態２に係る半導体装置１０２によれば、開口１２８の内部には、第２電極１２４を構成する金属がそのまま充填されており、第２電極１２４は、第４半導体層１２０と直接接続されているため、第２電極１２４と第４半導体層１２０との接触面積が大きく、第２電極１２４と第４半導体層１２０との間に大電流を流すことが可能となる。
実施形態２に係る半導体装置の製造方法によれば、金属プラグ形成工程を含まないため、比較的簡便に第２電極１２４と第４半導体層１２０とのコンタクトをとることができる。
なお、実施形態２に係る半導体装置１０２は、第２電極が第３半導体層と直接接続されている点以外の点においては実施形態１に係る半導体装置１００と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。
［実施形態３］
実施形態３に係る半導体装置１０４は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、ＰＩＮダイオードではなくショットキーバリアダイオードである点で実施形態１に係る半導体装置１００の場合とは異なる。すなわち、実施形態３に係る半導体装置１０４は、図８に示すように、金属プラグ１３０がバリア金属であり、第２電極１２４が第３半導体層１１６に加えて第２半導体層１１４とも接続されているショットキーバリアダイオードである。なお、実施形態３においては、実施形態１のようなｐ＋型高濃度拡散領域１３２が形成されていない。また、第３半導体層１１６の表面には、ｐ型拡散領域１２０’が形成されている。
実施形態３に係る半導体装置１０４においては、隣接するトレンチ１１８に挟まれた部分の第２半導体層１１４を第１コラム１Ｃとし、第３半導体層１１６を第２コラム２Ｃとしたときに、第１コラム１Ｃと第２コラム２Ｃとでスーパージャンクション構造が構成されている。
このように、実施形態３に係る半導体装置１０４は、ＰＩＮダイオードではなくショットキーバリアダイオードである点で実施形態１に係る半導体装置１００の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、開口１２８は、平面的に見て第３半導体層１１６の中央部を避けた位置に位置し、かつ、第３半導体層１１６の中央部の表面が層間絶縁膜１２２で覆われていることから、第３半導体層１１６を形成する際に、第３半導体層１１６内にスリット状、クレバス状又はボイド状の空洞Ｓが平面的に見て第３半導体層１１６の中央に残存した場合であっても、第３半導体層１１６と第２電極１２４とのコンタクトを取る際、上記空洞Ｓの内部に金属プラグ１３０のバリア金属が入り込むことがなくなり、上記空洞Ｓの内部の金属が電極電位になることがなくなる。従って、第２電極１２４に負の電位を与えた場合であっても、第２半導体層１１４と第３半導体層１１６との間のｐｎ接合面から第２電極１２４側に伸びる空乏層が上記空洞Ｓに接触するだけのことであるから、リーチスルーモードのブレークダウンが発生し難く耐圧が低下し難い半導体装置となる。
また、実施形態３に係る半導体装置１０４によれば、隣接するトレンチ１１８に挟まれた部分の第２半導体層１１４を第１コラム１Ｃとし、第３半導体層１１６を第２コラム２Ｃとしたときに、第１コラム１Ｃと第２コラム２Ｃとでスーパージャンクション構造が構成されているため、高耐圧の半導体装置となる。
なお、実施形態３に係る半導体装置１０４は、ＰＩＮダイオードではなくショットキーバリアダイオードである点以外の点においては実施形態１に係る半導体装置１００と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。
［実施形態４］
実施形態４に係る半導体装置２００は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、ダイオードではなくＭＯＳＦＥＴである点で実施形態１に係る半導体装置１００の場合とは異なる。すなわち、実施形態４に係る半導体装置２００は、図９に示すように、半導体基体２１０において、第１半導体層２１２は、ｎ＋型の半導体層であり、第４半導体層２２０は、第２半導体層２１４及び第３半導体層２１６の表面の全部に形成されたベース層であり、第４半導体層２２０の表面には、第１導電型高濃度拡散領域２４０（ソース領域２４０）が形成されており、半導体装置２００は、平面的に見てトレンチ２１８が形成されていない領域に位置し、第４半導体層２２０の最深部よりも深い深さ位置まで、かつ、ソース領域２４０の一部が内周面に露出するように形成されたゲートトレンチ２３４と、ゲートトレンチ２３４の内周面に形成されたゲート絶縁膜２３６と、ゲート絶縁膜２３６を介してゲートトレンチ２３４の内部に埋め込まれてなるゲート電極２３８とを備えるトレンチゲート型のＭＯＳＦＥＴである。第２電極２２４は、第４半導体層２２０及びソース領域２４０と接続されている。
ゲートトレンチ２３４、ゲート電極２３８及びソース領域２４０はいずれも、平面的に見てストライプ状に形成されている。
ソース領域２４０は、互いに隣接する２つのゲートトレンチ２３４の間において、ゲートトレンチ２３４と当該ゲートトレンチ２３４に最も近い金属プラグ２３０との間のみに形成されている。ソース領域２４０の最深部の深さ位置は、例えば０．１μｍ〜０．４μｍの範囲内にあり、ソース領域２４０の不純物濃度は、例えば５×１０１９ｃｍ−３〜２×１０２０ｃｍ−３の範囲内にある。
ゲートトレンチ２３４の深さは、例えば３μｍである。ゲート絶縁膜２３６は、熱酸化法により形成された二酸化珪素膜からなり、厚さは例えば１００ｎｍである。ゲート電極２３８は、ＣＶＤ法及びイオン注入法により形成された低抵抗ポリシリコンからなる。
開口２２８及び金属プラグ２３０は、ソース領域２４０の底部よりも深い深さ位置に達するように形成されている。
実施形態４においては、隣接するゲートトレンチ２３４の間において、金属プラグ２３０は等間隔に形成されており、平面的に見てトレンチ２１８が形成されている領域ごとに、金属プラグ２３０が偶数本ずつ（実施形態４においては２本ずつ）形成されている。このような構成とすることにより、特別に意識しなくても第３半導体層２１６の中央部を避けた位置に開口（金属プラグ２３０）を形成することができるため、設計が容易となる。
このように、実施形態４に係る半導体装置２００は、ダイオードではなくＭＯＳＦＥＴである点で実施形態１に係る半導体装置１００の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、開口２２８は、平面的に見て第３半導体層２１６の中央部を避けた位置に位置し、かつ、第３半導体層１１６の中央部の表面が層間絶縁膜１２２で覆われていることから、第３半導体層２１６を形成する際に、第３半導体層２１６内にスリット状、クレバス状又はボイド状の空洞Ｓが平面的に見て第３半導体層２１６の中央に残存した場合であっても、第３半導体層２１６と第２電極２２４とのコンタクトを取る際、上記空洞Ｓの内部に金属プラグ２３０の金属が入り込むことがなくなり、上記空洞Ｓの内部の金属が電極電位になることがなくなる。従って、第２電極２２４に負の電位を与えた場合であっても、第２半導体層２１４と第３半導体層２１６との間のｐｎ接合面から第２電極２２４側に伸びる空乏層が上記空洞Ｓに接触するだけのことであるから、リーチスルーモードのブレークダウンが発生し難く耐圧が低下し難い半導体装置となる。
なお、実施形態４に係る半導体装置２００は、ダイオードではなくＭＯＳＦＥＴである点以外の点においては実施形態１に係る半導体装置１００と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。
［実施形態５］
実施形態５に係る半導体装置２０２は、基本的には実施形態４に係る半導体装置２００と同様の構成を有するが、第２電極が第３半導体層と直接接続されている点で実施形態４に係る半導体装置２００の場合とは異なる。すなわち、実施形態５に係る半導体装置２０２においては、図１０に示すように、開口２２８の内部には、第２電極２２４を構成する金属がそのまま充填されており、第２電極２２４は、第２半導体層２１４の表面に形成された第４半導体層２２０及びソース領域２４０と直接接続されている。
開口１２８は、平面的に見て第３半導体層２１６の中央部及びゲート電極２３８が形成されている領域以外の領域に形成されている。
このように、実施形態５に係る半導体装置２０２は、第２電極が第３半導体層と直接接続されている点で実施形態４に係る半導体装置２００の場合とは異なるが、実施形態４に係る半導体装置２００の場合と同様に、開口２２８は、平面的に見て第３半導体層２１６の中央部を避けた位置に位置し、かつ、第３半導体層２１６の中央部の表面が層間絶縁膜２２２で覆われていることから、第３半導体層２１６と第２電極２２４とのコンタクトを取る際、第３半導体層２１６内に形成されることがある空洞Ｓに第２電極２２４の金属が入り込むことがなくなり、上記空洞Ｓ内の金属が電極電位になることがなくなる。従って、第２電極２２４に負の電位を与えた場合であっても、第２半導体層２１４と第３半導体層２１６との間のｐｎ接合面から第２電極２２４側に伸びる空乏層が上記空洞Ｓに接触するだけであることから、従来のＭＯＳＦＥＴ７００よりも、リーチスルーモードのブレークダウンが発生しにくく耐圧が低下し難い半導体装置となる。
また、実施形態５に係る半導体装置２０２によれば、開口２２８の内部には、第２電極２２４を構成する金属がそのまま充填されており、第２電極２２４は、第４半導体層２２０及びソース領域２４０と直接接続されているため、第２電極２２４と第４半導体層２２０及びソース領域２４０との接触面積が大きく、第２電極２２４と第４半導体層２２０及びソース領域２４０との間に大電流を流すことが可能となる。
実施形態５に係る半導体装置の製造方法によれば、金属プラグ形成工程を含まないため、比較的簡便に第２電極２２４を第４半導体層２２０及びソース領域２４０とコンタクトをとることができる。
なお、実施形態５に係る半導体装置２０２は、開口及び開口の内部に充填された金属の構成以外の点においては実施形態４に係る半導体装置２００と同様の構成を有するため、実施形態４に係る半導体装置２００が有する効果のうち該当する効果を有する。
［実施形態６］
実施形態６に係る半導体装置２０４は、基本的には実施形態５に係る半導体装置２０２と同様の構成を有するが、トレンチゲートＭＯＳＦＥＴではなくプレーナーゲートＭＯＳＦＥＴである点が実施形態５に係る半導体装置２０２の場合とは異なる。すなわち、実施形態６に係る半導体装置２０４は、図１１に示すように、半導体基体２１０において、第１半導体層２１２は、ｎ＋型の半導体層であり、第４半導体層２２０は、第２半導体層２１４の表面の一部及び第３半導体層２１６の表面の全部に形成されたベース層であり、第４半導体層２２０の表面の一部には、ソース領域２４０（第１導電型高濃度拡散領域）が形成されており、半導体装置２０４は、ソース領域２４０と第２半導体層２１４とに挟まれた第４半導体層２２０を少なくとも覆うようにゲート絶縁膜２４２を介して形成されたゲート電極２４４をさらに備えるプレーナーゲート型のＭＯＳＦＥＴである。
このように、実施形態６に係る半導体装置２０４は、トレンチゲートＭＯＳＦＥＴではなくプレーナーゲートＭＯＳＦＥＴである点が実施形態５に係る半導体装置２０２の場合とは異なるが、実施形態５に係る半導体装置２０２の場合と同様に、開口２２８は、平面的に見て第３半導体層２１６の中央部を避けた位置に位置し、かつ、第３半導体層２１６の中央部の表面が層間絶縁膜２２２で覆われていることから、第３半導体層２１６と第２電極２２４とのコンタクトを取る際、第３半導体層２１６内に形成されることがある空洞Ｓに第２電極２２４の金属が入り込むことがなくなり、上記空洞Ｓ内の金属が電極電位になることがなくなる。従って、第２電極２２４に負の電位を与えた場合であっても、第２半導体層２１４と第３半導体層２１６との間のｐｎ接合面から第２電極２２４側に伸びる空乏層が上記空洞Ｓに接触するだけであることから、従来のＭＯＳＦＥＴ７００よりも、リーチスルーモードのブレークダウンが発生しにくく耐圧が低下し難い半導体装置となる。
なお、実施形態６に係る半導体装置２０４は、トレンチゲートＭＯＳＦＥＴではなくプレーナーゲートＭＯＳＦＥＴである点以外の点においては実施形態５に係る半導体装置２０２と同様の構成を有するため、実施形態５に係る半導体装置２０２が有する効果のうち該当する効果を有する。
［実施形態７］
実施形態７に係る半導体装置３００は、基本的には実施形態４に係る半導体装置２００と同様の構成を有するが、ＭＯＳＦＥＴではなくＩＧＢＴである点が実施形態４に係る半導体装置２００の場合とは異なる。図１２に示すように、第１半導体層３１２は、ｐ＋型の半導体層であり、実施形態７に係る半導体装置３００は、トレンチゲート型のＩＧＢＴである。
このように、実施形態７に係る半導体装置３００は、ＭＯＳＦＥＴではなくＩＧＢＴである点が実施形態４に係る半導体装置２００の場合とは異なるが、実施形態４に係る半導体装置２００の場合と同様に、開口３２８は、平面的に見て第３半導体層３１６の中央部を避けた位置に位置し、かつ、第３半導体層３１６の中央部の表面が層間絶縁膜３２２で覆われていることから、第３半導体層３１６と第２電極３２４とのコンタクトを取る際、第３半導体層３１６内に形成されることがある空洞Ｓに金属プラグ３３０の金属が入り込むことがなくなり、上記空洞Ｓ内の金属が電極電位になることがなくなる。従って、第２電極３２４に負の電位を与えた場合であっても、第２半導体層３１４と第３半導体層３１６との間のｐｎ接合面から第２電極３２４側に伸びる空乏層が上記空洞Ｓに接触するだけであることから、従来のＭＯＳＦＥＴ７００よりも、リーチスルーモードのブレークダウンが発生しにくく耐圧が低下し難い半導体装置となる。
なお、実施形態７に係る半導体装置３００は、ＭＯＳＦＥＴではなくＩＧＢＴである点以外の点においては実施形態４に係る半導体装置２００と同様の構成を有するため、実施形態４に係る半導体装置２００が有する効果のうち該当する効果を有する。
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
（１）上記実施形態において記載した構成要素の数、材質、形状、位置、大きさ等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。
（２）上記各実施形態においてトレンチの最底部の深さ位置は、第１半導体層と第２半導体層との境界面の深さ位置よりも浅いが、本発明はこれに限定されるものではない。トレンチの最底部の深さ位置が、第１半導体層１１２と第２半導体層１１４との境界面に達する深さであってもよい（変形例１に係る半導体装置１０６、図１３参照。）。
（３）上記各実施形態においては、第３半導体層（トレンチ）を平面的に見てストライプ状に形成したが、本発明はこれに限定されるものではない。第３半導体層を平面的に見て多角形状（例えば四角形形状、図１４、図１５及び図１８参照。）、円形状（図１６参照。）、又は、格子形状（図１７及び図１９参照。）その他適宜の形状に形成してもよい。
（４）上記実施形態１，３，４及び７においては、開口（金属プラグ）を平面的に見てストライプ形状で形成したが、本発明はこれに限定されるものではない。開口（金属プラグ）を平面的に見て、円形形状（図１４及び図１７参照。）、多角形形状、枠形状（図１５参照。）、リング形状（図１６参照。）、格子形状（図１８及び図１９参照。）その他適宜の形状に形成してもよい。
（５）上記実施形態１及び２においては、ダイオードとして、ＰＩＮダイオードを適用し、実施形態３においては、ダイオードとして、ショットキーバリアダイオードを適用したが、本発明はこれに限定されるものではない。ダイオードとして、ＭＰＳ（Ｍｅｒｇｅｄ ＰｉＮ／Ｓｃｈｏｔｔｋｙ）ダイオードやＪＢＳ（Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｃｏｎｔｒｏｌｌｅｄ Ｓｃｈｏｔｔｋｙ）ダイオードを適用してもよい。
（６）上記実施形態７においては、ＩＧＢＴとして、トレンチゲート型のＩＧＢＴを適用したが、本発明はこれに限定されるものではない。ＩＧＢＴとして、プレーナーゲート型のＩＧＢＴを適用してもよい（図２０参照。）。このとき、半導体基体３１０において、第１半導体層３１２は、ｐ＋型の半導体層であり、第４半導体層３２０は、第２半導体層３１４の表面の一部及び第３半導体層３１６の表面の全部に形成されたベース層であり、第４半導体層３２０の表面の一部には、第１導電型高濃度拡散領域３４０が形成されており、半導体装置３０２は、第１導電型高濃度拡散領域３４０と第２半導体層３１４とに挟まれた第４半導体層３２０を少なくとも覆うようにゲート絶縁膜３４２を介して形成されたゲート電極３４４を備え、第２電極３２４は、第４半導体層３２０及び第１導電型高濃度拡散領域３４０と接続されている。
（７）上記実施形態３においては、第２電極１２４を金属プラグ１３０を介して第３半導体層１１６と接続したが、本発明はこれに限定されるものではない。第２電極１２４を第３半導体層１１６と直接接続してもよい。また、上記実施形態６においては、第２電極２２４を第４半導体層２２０と直接接続したが、本発明はこれに限定されるものではない。第２電極２２４を、金属プラグを介して第４半導体層２２０と接続してもよい。さらにまた、上記実施形態７においては、第２電極３２４を、金属プラグ３３０を介して第４半導体層３２０と接続したが、本発明はこれに限定されるものではない。第２電極３２４を第４半導体層３２０と直接接続してもよい。
（８）上記実施形態１〜３においては、半導体装置として、ダイオードを、上記実施形態４〜６においては、半導体装置として、ＭＯＳＦＥＴを、上記実施形態７においては、半導体装置として、ＩＧＢＴをそれぞれ適用したが、本発明はこれに限定されるものではない。半導体装置として、サイリスタ、トライアック等適宜の半導体装置を適用してもよい。
（９）上記実施形態２，５及び６においては、第２電極を第４半導体層と直接接続したが、本発明はこれに限定されるものではない。開口直下にｐ型高濃度拡散領域（第２導電型高濃度拡散領域）を形成し、第２電極を当該ｐ型高濃度拡散領域を介して第４半導体層と接続してもよい。
（１０）上記各実施形態において、第２半導体層を、単結晶のエピタキシャル層からなるものとしたが、本発明はこれに限定されるものではない。第２半導体層を、単結晶のエピタキシャル層からなるものでないものとしてもよい。
１００，１０２，１０４，１０６，９００…半導体装置（ダイオード）、２００，２０２，２０４，２００Ａ，２００Ｂ，２００Ｃ，２００Ｄ，２００Ｅ，２００Ｆ，７００…半導体装置（ＭＯＳＦＥＴ）、３００，３０２…半導体装置（ＩＧＢＴ）、１１０，２１０，３１０，７１０，９１０…半導体基体、１１２，２１２，３１２，７１２，９１２…第１半導体層、１１４，２１４，３１４，７１４，９１４…第２半導体層、１１６，２１６，３１６，７１６，９１６…第３半導体層、１１８，２１８，３１８，７１８，９１８…トレンチ、１２０，２２０，３２０，７２０，９２０…ベース層、１２０’…ｐ型拡散領域、１２２，２２２，３２２，７２２，９２２…層間絶縁膜、１２４，２２４，３２４，７２４，９２４…第２電極、１２６，２２６，３２６，７２６，９２６…第１電極、１２８，２２８，３２８，７２８，９２８…開口、１３０，２３０，３３０，９３０…金属プラグ、１３２，２３２，３３２…ｐ型高濃度拡散領域、２３４，３３４…ゲートトレンチ、２３６，２４２，３３６，３４２，７４２…ゲート絶縁膜、２３８，２４４，３３８，３４４，７４４…ゲート電極、２４０，３４０，７４０…第１導電型高濃度拡散領域、Ｃ…第１コラム、２Ｃ…第２コラム、Ｓ…空洞

Claims (16)

  1. 第１導電型又は第２導電型の第１半導体層の上に第１導電型の第２半導体層が積層され、前記第２半導体層の表面には所定の深さのトレンチが形成され、当該トレンチ内全体に単結晶のエピタキシャル層からなる第２導電型の第３半導体層が形成されている半導体基体と、
    前記第１半導体層の表面上に位置する第１電極と、
    前記第２半導体層及び前記第３半導体層の表面上に位置し、平面的に見て少なくとも前記第３半導体層が形成されている領域内に形成された所定の開口を有する層間絶縁膜と、
    前記層間絶縁膜上に位置する第２電極とを備え、
    前記開口の内部には金属が充填されている半導体装置であって、
    前記開口は、平面的に見て前記第３半導体層の中央部を避けた位置に位置し、
    前記第２電極は、前記開口の内部に充填された前記金属を介して少なくとも前記第３半導体層と接続されており、
    前記第３半導体層の中央部の表面は、前記層間絶縁膜で覆われていることを特徴とする半導体装置。
  2. 平面的に見て前記第３半導体層の中央から前記開口の側壁のうち前記第３半導体層の中央に最も近い側壁までの長さが０．１μｍ以上であることを特徴とする請求項１に記載の半導体装置。
  3. 前記開口の内部に前記第２電極を構成する金属とは異なる金属が充填されてなる金属プラグをさらに備え、
    前記第２電極は、前記金属プラグを介して少なくとも前記第３半導体層と接続されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記開口の内部には、前記第２電極を構成する金属がそのまま充填されており、
    前記第２電極は、少なくとも前記第３半導体層と直接接続されていることを特徴とする請求項１又は２に記載の半導体装置。
  5. 前記半導体基体における前記第２半導体層及び前記第３半導体層の表面の少なくとも一部には第２導電型の第４半導体層が形成されており、
    隣接する前記トレンチに挟まれた部分の前記第２半導体層のうち前記第４半導体層よりも深い部分を第１コラムとし、前記第３半導体層のうち前記第４半導体層よりも深い部分を第２コラムとしたときに、前記第１コラムと前記第２コラムとでスーパージャンクション構造が構成されていることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
  6. 前記半導体装置は、前記第４半導体層が前記第２半導体層及び前記第３半導体層の表面の全部に形成され、前記第２電極が前記第４半導体層と接続されているＰＩＮダイオードであることを特徴とする請求項５に記載の半導体装置。
  7. 前記半導体基体において、
    前記第１半導体層は、第１導電型の半導体層であり、
    前記第４半導体層は、前記第２半導体層及び前記第３半導体層の表面の全部に形成されたベース層であり、
    前記第４半導体層の表面には、第１導電型高濃度拡散領域が形成されており、
    前記半導体装置は、
    平面的に見て前記トレンチが形成されていない領域に位置し、前記第４半導体層の最深部よりも深い深さ位置まで、かつ、前記第１導電型高濃度拡散領域の一部が内周面に露出するように形成されたゲートトレンチと、
    前記ゲートトレンチの内周面に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記ゲートトレンチの内部に埋め込まれてなるゲート電極とをさらに備えるトレンチゲート型のＭＯＳＦＥＴであり、
    前記第２電極は、前記第４半導体層及び前記第１導電型高濃度拡散領域と接続されていることを特徴とする請求項５に記載の半導体装置。
  8. 前記半導体基体において、
    前記第１半導体層は、第１導電型の半導体層であり、
    前記第４半導体層は、前記第２半導体層の表面の一部及び前記第３半導体層の表面の全部に形成されたベース層であり、
    前記第４半導体層の表面の一部には、第１導電型高濃度拡散領域が形成されており、
    前記半導体装置は、前記第１導電型高濃度拡散領域と前記第２半導体層とに挟まれた前記第４半導体層を少なくとも覆うようにゲート絶縁膜を介して形成されたゲート電極をさらに備えるプレーナーゲート型のＭＯＳＦＥＴであり、
    前記第２電極は、前記第４半導体層及び前記第１導電型高濃度拡散領域と接続されていることを特徴とする請求項５に記載の半導体装置。
  9. 前記半導体基体において、
    前記第１半導体層は、第２導電型の半導体層であり、
    前記第４半導体層は、前記第２半導体層及び前記第３半導体層の表面の全部に形成されたベース層であり、
    前記第４半導体層の表面には、第１導電型高濃度拡散領域が形成されており、
    前記半導体装置は、
    平面的に見て前記トレンチが形成されていない領域に位置し、前記第４半導体層の最深部よりも深い深さ位置まで、かつ、前記第１導電型高濃度拡散領域の一部が内周面に露出するように形成されたゲートトレンチと、
    前記ゲートトレンチの内周面に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記ゲートトレンチの内部に埋め込まれてなるゲート電極とをさらに備えるトレンチゲート型のＩＧＢＴであり、
    前記第２電極は、前記第４半導体層及び前記第１導電型高濃度拡散領域と接続されていることを特徴とする請求項５に記載の半導体装置。
  10. 前記半導体基体において、
    前記第１半導体層は、第２導電型の半導体層であり、
    前記第４半導体層は、前記第２半導体層の表面の一部及び前記第３半導体層の表面の全部に形成されたベース層であり、
    前記第４半導体層の表面の一部には、第１導電型高濃度拡散領域が形成されており、
    前記半導体装置は、前記第１導電型高濃度拡散領域と前記第２半導体層とに挟まれた前記第４半導体層を少なくとも覆うようにゲート絶縁膜を介して形成されたゲート電極をさらに備えるプレーナーゲート型のＩＧＢＴであり、
    前記第２電極は、前記第４半導体層及び前記第１導電型高濃度拡散領域と接続されていることを特徴とする請求項５に記載の半導体装置。
  11. 前記開口直下には、前記第４半導体層よりも不純物濃度が高い第２導電型高濃度拡散領域が前記開口の底面と接触するように形成されていることを特徴とする請求項５〜１０のいずれかに記載の半導体装置。
  12. 隣接する前記トレンチに挟まれた部分の前記第２半導体層を第１コラムとし、前記第３半導体層を第２コラムとしたときに、前記第１コラムと前記第２コラムとでスーパージャンクション構造が構成されていることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
  13. 前記半導体装置は、前記金属がバリア金属であり、前記第２電極が前記第３半導体層に加えて前記第２半導体層とも接続されているショットキーバリアダイオードであることを特徴とする請求項１２に記載の半導体装置。
  14. 前記第２半導体層は、単結晶のエピタキシャル層からなることを特徴とする請求項１〜１３のいずれかに記載の半導体装置。
  15. 請求項１〜１４のいずれかに記載の半導体装置を製造するための半導体装置の製造方法であって、
    第１導電型又は第２導電型の第１半導体層の上に第１導電型の第２半導体層が積層され、前記第２半導体層の表面には所定の深さのトレンチが形成されており、当該トレンチ内全体に単結晶のエピタキシャル層からなる第２導電型の第３半導体層が形成されている半導体基体を準備する半導体基体準備工程と、
    前記第２半導体層及び前記第３半導体層の表面上に層間絶縁膜を形成する層間絶縁膜形成工程と、
    前記層間絶縁膜における少なくとも前記第３半導体層が形成されている領域内に所定の開口を形成する開口形成工程と、
    前記開口の内部に前記第２電極を構成する金属とは異なる金属を充填することによって金属プラグを形成する金属プラグ形成工程と、
    前記第１半導体層の表面上に第１電極を形成するとともに、前記層間絶縁膜上に前記金属プラグを介して少なくとも前記第３半導体層と接続される第２電極を形成する電極形成工程とをこの順序で含み、
    前記開口形成工程においては、平面的に見て前記第３半導体層の中央部を避けた位置に前記開口を形成し、
    前記開口形成工程、前記金属プラグ形成工程及び前記電極形成工程において、前記第３半導体層の中央部の表面は、前記層間絶縁膜で覆われていることを特徴とする半導体装置の製造方法。
  16. 請求項１〜１４のいずれかに記載の半導体装置を製造するための半導体装置の製造方法であって、
    第１導電型又は第２導電型の第１半導体層の上に第１導電型の第２半導体層が積層され、前記第２半導体層の表面には所定の深さのトレンチが形成されており、当該トレンチ内全体に単結晶のエピタキシャル層からなる第２導電型の第３半導体層が形成されている半導体基体を準備する半導体基体準備工程と、
    前記第２半導体層及び前記第３半導体層の表面上に層間絶縁膜を形成する層間絶縁膜形成工程と、
    前記層間絶縁膜における少なくとも前記第３半導体層が形成されている領域内に所定の開口を形成する開口形成工程と、
    前記第１半導体層の表面上に第１電極を形成する工程、及び、前記層間絶縁膜上に、前記開口の内部に第２電極を構成する金属がそのまま充填され少なくとも前記第３半導体層と直接接続される前記第２電極を形成する工程を含む電極形成工程とをこの順序で含み、
    前記開口形成工程においては、平面的に見て前記第３半導体層の中央部を避けた位置に前記開口を形成し、
    前記開口形成工程及び前記電極形成工程において、前記第３半導体層の中央部の表面は、前記層間絶縁膜で覆われていることを特徴とする半導体装置の製造方法。
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