DE112004001117B4 - Halbleiterbauelement und Verfahren zur Herstellung - Google Patents

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Abstract

Verfahren zur Herstellung eines Halbleiterbauelements, mit: Bereitstellen eines Halbleitersubstrats (12), mit einer Schicht aus Halbleitermaterial (22), die auf einem dielektrischen Material (24) angeordnet ist; Bilden einer Mesa-Struktur (14) aus dem Halbleitersubstrat (12), wobei die Mesa-Struktur (14) eine obere Fläche und eine erste (16) und eine zweite (18) Seitenwand aufweist; Unterätzen eines Teils des Halbleitermaterials (22), wobei sich die erste (16) und die zweite (18) Seitenwand unter die obere Fläche (20) erstrecken; Bilden einer Gatestruktur (42) über der Mesa-Struktur (14), wobei die Gatestruktur (42) ein Gate (38) und ein Gatedielektrikum (40) umfasst, wobei das Gate (38) eine Gateoberfläche (44) und eine erste (46) und eine zweite (47) Seite aufweist, und wobei ein erster und ein zweiter Bereich des Gatedielektrikums (40) gegenüberliegende Seiten (48, 49) des Halbleitermaterials (22) umhüllen und entsprechend an der ersten (16) und der zweiten (18) Seitenwand angeordnet sind; und Dotieren von Bereichen...

Description

  • GEBIET DER ERFINDUNG
  • Die vorliegenden Erfindung betrifft im Allgemeinen ein Halbleiterbauelement und betrifft insbesondere die Ladungsträgerbeweglichkeit in dem Halbleiterbauelement und ein Verfahren zur Herstellung des Halbleitebauelements.
  • HINTERGRUND DER ERFINDUNG
  • WO 02/078075 A1 offenbart ein Verfahren zum Ausbilden eines Feldeffekttransistors, bei dem die Gateelektrode das Kanalgebiet vollständig umgibt. Zu diesem Zweck wird auf einem Isolator eine Siliziuminsel ausgebildet, und ein Hohlraum in dem Isolator unterhalb der Siliziuminsel geätzt, um eine freistehende Siliziumbrücke auszubilden, und ein Gateoxid und ein Gatepolysilizium werden um die Siliziumbrücke herum ausgebildet.
  • Integrierte Schaltungen, etwa Mikroprozessoren, digitale Signalprozessoren, Mikrokontroller, Speicherbauelemente und dergleichen enthalten typischerweise Millionen Feldeffekttransistoren mit isoliertem Gate (IGFET). Um die Arbeitsgeschwindigkeit der Transistoren oder Bauelemente, die die integrierten Schaltungen bilden, zu erhöhen, haben Hersteller integrierter Schaltungen stetig die Bauteilgrößen reduziert. Obwohl die kleineren Bauelemente in der Lage sind, bei erhöhten Geschwindigkeiten zu arbeiten, beeinflussen sekundäre Leistungsmerkmale, etwa eine reduzierte Source-Drain-Durchbruchsspannung, ein erhöhter Übergangswiderstand und eine Instabilität der Einsetzspannung das Transistorverhalten in negativer Weise. Ingesamt werden diese nachteiligen Auswirkungen auf das Leistungsverhalten als Kurzkanaleffekte bezeichnet.
  • In Verfahren zur Erhöhung der Bauteilgeschwindigkeit hat sich der Schwerpunkt von dem Reduzieren der Strukturgrößen zur Verbesserung der Ladungsträgerbeweglichkeit und zur Umgehung der Kurzkanaleffekte verschoben. Beispielsweise können Kurzkanaleffekte umgangen werden, indem das elektrische Feld in dem Kanalgebiet so eingestellt wird, dass der Spitzenwert des lateralen elektrischen Feldes in dem Drainverarmungsgebiet minimiert wird. Eine Technik zur Absenkung des lateralen elektrischen Feldes besteht darin, Source- und Drain-Erweiterungsgebiete vorzusehen. Ein weiteres geeignetes Verfahren zum Erhöhen der Ladungsträgerbeweglichkeit und zur Vermeidung der Kurzkanaleffekte besteht darin, Bauelemente auf einem Silizium-auf-Isolator-(SOI)Substrat herzustellen. Die Beweglichkeit kann weiter verbessert werden, indem die Halbleiterbauelemente verformt werden. Ein Nachteil bei der Herstellung verformter Halbleiterbauelemente war bislang die Schwierigkeit, Fertigungsprozesse auf großem Maßstab zu entwickeln, die in der Lage sind, Halbleiterbauelemente herzustellen, die im Wesentlichen den gleichen Betrag an Verformung aufweisen.
  • Es besteht daher ein Bedarf an einem Halbleiterbauelement mit einem vorbestimmten Betrag an Verformung und einem Verfahren zur Herstellung des Halbleiterbauelements.
  • ÜBERBLICK ÜBER DIE ERFINDUNG
  • Erfindungsgemäß wird die Aufgabe durch die Gegenstände der unabhängigen Patentansprüche gelöst.
  • Die vorliegende Erfindung löst die vorangegangene Aufgabe, indem ein Halbleiterbauelement mit einem verformten Kanalgebiet und ein Verfahren zur Herstellung des Halbleiterbauelements bereitgestellt werden. Gemäß einem Aspekt umfasst die vorliegende Erfindung das Bilden einer Mesa-Struktur aus einem Halbleitersubstrat, wobei die Mesa-Struktur eine erste Oberfläche und eine erste und eine zweite Seitenwand aufweist. Eine Gatestruktur mit einer Gatefläche und einer ersten und einer zweiten Seite ist über der Mesa-Struktur ausgebildet, wobei ein erster und ein zweiter Bereich der Gatestruktur an der ersten Seitenwand bzw. der zweiten Seitenwand ausgebildet sind. Bereiche des Halbleitersubstrats benachbart zu der ersten und der zweiten Seite der Gatestruktur werden dotiert.
  • Gemäß einem weiteren Aspekt umfasst die vorliegende Erfindung ein Verfahren zur Herstellung eines verformten Halbleiterbauelements, das in einer integrierten Schaltung verwendbar ist. Es wird eine Mesa-Isolationsstruktur in Halbleiter-auf-Isolator-Konfiguration mit einer oberen Fläche und einer ersten und einer zweiten Seitenwand bereitgestellt. Ein Gatedielektrikumsmaterial wird auf der oberen Fläche und der ersten und der zweiten Seitenwand gebildet und es wird ein Gate auf dem Gatedielektrikumsmaterial gebildet, wobei das Gate und das Gatedielektrikummaterial zusammenwirken, um eine Gatestruktur mit einer oberen Oberfläche und Gateseitenwänden zu bilden. Ein Halbleitermaterial wird auf Bereichen der oberen Fläche der Mesa-Isolationsstruktur benachbart zu der ersten und der zweiten Seitenwand gebildet. Es wird ein Silizid aus dem Halbleitermaterial und aus dem Gate gebildet, wobei das Silizid des Gates die Mesa-Isolationsstruktur mit der Halbleiter-auf-Isolator-Struktur verformt.
  • Gemäß einem noch weiteren Aspekt umfasst die vorliegende Erfindung ein Verfahren zum Verformen eines Halbleiterbauelements. Ein Halbleitersubstrat mit einer ersten Schicht aus Halbleitermaterial wird über einer Schicht aus dielektrischem Material angeordnet, wobei das Halbleitersubstrat eine obere Fläche und Isolationsseitenwände aufweist. Es wird eine Gatestruktur mit einer Gateoberfläche, einer ersten und zweiten Seitenwand, die sich gegenüberliegen, und einer dritten und vierten Seite, die sich gegenüberliegen, auf dem Halbleitersubstrat gebildet. Silizid wird aus der Gateoberfläche und der ersten und der zweiten Seitenwand der Gatestruktur, die sich gegenüberliegen, gebildet, wobei das Silizid das Halbleitermaterial des Halbleitersubstrats verformt.
  • Gemäß einer noch weiteren Ausführungsform umfasst die vorliegende Erfindung ein verformtes Halbleiterbauelement, das zur Verwendung in einer integrierten Schaltung geeignet ist. Das verformte Halbleiterbauelement umfasst ein Halbleiter-auf-Isolator-Substrat in einer Mesa-Isolationskonfiguration. Eine Gatestruktur mit einer Gateoberfläche, einer ersten und einer zweiten Seitenwand, die sich gegenüberliegen, und einer dritten und einer vierten Seitenwand, die sich gegenüberliegen, ist auf dem Halbleiter-auf-Isolator-Substrat angeordnet. Ein erstes dotiertes Gebiet bzw. ein zweites dotiertes Gebiet sind benachbart zu der dritten bzw. der vierten Seitenwand der Gatestruktur angeordnet. Ein erstes und ein zweites Silizidgebiet sind entsprechend auf dem ersten bzw. dem zweiten dotierten Gebiet angeordnet. Ein Gatesilizid ist auf dem Gate angeordnet, wobei das Gatesilizid ein Kanalgebiet des Halbleiterbauelements verformt.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorliegende Erfindung kann durch Studium der folgenden detaillierten Beschreibung im Zusammenhang mit den begleitenden Zeichnungen besser verstanden werden, in denen gleiche Bezugszeichen gleiche Elemente bezeichnen und in denen:
  • 1 eine perspektivische Ansicht eines Teils eines Halbleiterbauelements in einer Anfangsphase der Herstellung gemäß einer Ausführungsform der vorliegenden Erfindung ist;
  • 2 eine Seitenschnittansicht des Bauelements aus 1 entlang der Schnittlinie 2-2 ist;
  • 3 eine Seitenschnittansicht des Halbleiterbauelements aus 2 im weiteren Verlauf der Bearbeitung ist;
  • 4 eine Seitenschnittansicht des Halbleiterbauelements aus 3 im weiteren Verlauf der Bearbeitung ist;
  • 5 eine Seitenschnittansicht des Halbleiterbauelements aus 4 entlang der Schnittlinie 5-5 ist;
  • 6 eine Seitenschnittansicht des Halbleiterbauelements aus den 4 und 5 in der weiteren Bearbeitung ist;
  • 7 eine Seitenschnittansicht des Halbleiterbauelements aus 6 während der weiteren Bearbeitung ist;
  • 8 eine Seitenschnittansicht des Halbleiterbauelements aus 7 in der weiteren Bearbeitung ist;
  • 9 eine Seitenschnittansicht des Halbleiterbauelements aus 8 in der weiteren Bearbeitung ist;
  • 10 eine Seitenschnittansicht des Halbleiterbauelements aus 9 während der weiteren Bearbeitung ist; und
  • 11 eine Seitenschnittansicht des Halbleiterbauelements aus 10 entsprechend der Schnittlinie 11-11 ist.
  • DETAILLIERTE BESCHREIBUNG
  • Im Allgemeinen stellt die vorliegende Erfindung eine integrierte Schaltung bereit, die ein verformtes Halbleiterbauelement oder Transistoren enthält, und liefert ein Verfahren zur Herstellung des verformtes Halbleiterbauelements. Das Halbleiterbauelement wird verformt, um die Beweglichkeit der Elektronen und Löcher in seinem Kanalgebiet zu erhöhen. Gemäß einer Ausführungsform erhöht die Kombination einer Mesa-Isolationsstruktur und einer silizidierten Gatestruktur die Löcherbeweglichkeit, indem bewirkt wird, dass das Kanalgebiet unter eine mechanische Druckspannung gesetzt wird. Gemäß einer weiteren Ausführungsform erhöht die Kombination des Unterätzens der vergrabenen Oxidschicht der Mesa-Struktur und das Umgeben der unterätzten Mesa-Struktur mit einem Gatedielektrikum und einem Gatematerial die Elektronenbeweglichkeit und die Löcherbeweglichkeit, indem das Kanalgebiet einer Zugspannung ausgesetzt ist. In diesen Ausführungsformen ist das Silizid vorzugsweise Nickelsilizid. Die mechanische Spannung kann ferner vergrößert werden, indem das Silizid bei einer erhöhten Temperatur ausgeheizt wird. Beispielsweise beträgt die Zugspannung eines Nickelsilizidgate ungefähr 800 Megapascal (MPa), wenn es bei einer Temperatur von 360 Grad C ausgeheizt wird und beträgt ungefähr 1,25 Gigapascal (GPa), wenn es bei einer Temperatur von 400 Grad C ausgeheizt wird. Gemäß einer noch weiteren Ausführungsform wird das Kanalgebiet unter einer Zugspannung gehalten, indem das Gate so hergestellt wird, dass es eine Breite von weniger als ungefähr 250 nm aufweist.
  • 1 ist eine perspektivische Ansicht eines Teils eines Halbleiterbauelements 10 während der Herstellung gemäß einer Ausführungsform der vorliegenden Erfindung. In 1 ist ein Halbleiter-auf-Isolator-(SOI)Substrat 12 gezeigt, das so strukturiert ist, dass es eine Mesa-Isolationsstruktur 14 mit einer Substratoberfläche 20 und Seitenwänden 16 und 18 aufweist. Das SOI-Substrat 12 umfasst eine Schicht aus Halbleitermaterial 22, die auf einer Schicht aus dielektrischem Material 24 angeordnet ist, die auf einem Körper des Halbleitermaterials 26 vorgesehen ist. Vorzugsweise ist die Schicht aus Halbleitermaterial 22 undotiertes Silizium mit einer Dicke im Bereich von einer Monoschicht aus Silizium bis ungefähr 25 Nanometer (nm), und die dielektrische Schicht 24 besitzt eine Dicke im Bereich von ungefähr 50 nm bis ungefähr 500 nm. Noch vorteilhafterweise weist die Siliziumschicht 22 eine Dicke von weniger als 10 nm und die dielektrische Schicht 24 eine Dicke von ungefähr 200 nm auf. Die Substratoberfläche 22 wird auch als obere Fläche des Substrats oder als eine aktive Fläche bezeichnet. Verfahren zur Herstellung von Mesa-Isolationsstrukturen sind dem Fachmann bekannt.
  • In 2 ist das strukturierte SOI-Substrat 12 entlang der Schnittlinie 2-2 aus 1 gezeigt. Insbesondere ist 2 eine Seitenschnittansicht, in der die Substratoberfläche 20, die Siliziumschicht 22, die Siliziumdioxidschicht 24 und die Siliziumschicht 26 gezeigt sind.
  • Gemäß 3 ist eine Schicht aus dielektrischem Material 28 auf der Substratoberfläche 20 ausgebildet und ein dielektrisches Material 20 ist auf dem dielektrischen Material 28 gebildet. Beispielsweise ist das dielektrische Material 28 eine Siliziumdioxidschicht und das dielektrische Material 30 ist Siliziumnitrid. Die Siliziumdioxidschicht 28 wirkt mit der Siliziumnitridschicht 30 zusammen, um ein Gatedielektrikumsmaterial 32 zu bilden. Die Siliziumdioxidschicht 28 und die Siliziumnitridschicht 30 können durch Verfahren hergestellt werden, die dem Fachmann bekannt sind und die die thermische Oxidation, chemische Dampfabscheidung, und dergleichen mit einschließen. Vorzugsweise besitzt das Gatedielektrikumsmaterial 32 eine Dicke im Bereich von ungefähr 0,8 nm bis ungefähr 2,0 nm. Noch vorteilhafterweise besitzt das Gatedielektrikumsmaterial 32 eine Dicke von ungefähr 1,3 nm. Es sollte beachtet werden, dass das Gatedielektrikumsmaterial 32 nicht darauf beschränkt ist, dass es zwei Schichten aus dielektrischem Material oder eine Schicht aus Siliziumnitrid, die auf einer Schicht aus Siliziumdioxid aufgebracht ist, beschränkt ist. Beispielsweise kann das Gatedielektrikumsmaterial 32 aus einem Material mit einer höheren dielektrischen Konstante (ε) gebildet sein, beispielsweise großer als 3,9, oder aus einer einzelnen Schicht aus Oxid, oder einer Kombination davon.
  • Eine Schicht aus Polysilizium 34 wird auf dem Gatedielektrikumsmaterial 32 unter Anwendung beispielsweise einer chemischen Dampfabscheidetechnik gebildet. Ein geeigneter Bereich für Dicken der Polysiliziumschicht 34 liegt bei ungefähr 100 nm bis ungefähr 200 nm. Eine Schicht aus Photolack wird auf der Polysiliziumschicht 34 abgeschieden und strukturiert, um eine Ätzmaske 36 zubilden.
  • Gemäß 4 wird die Polysiliziumschicht 34 unter Anwendung einer Ätzchemie geätzt, die vorzugsweise Polysilizium ätzt, d. h., einer Ätzchemie, die selektiv ist zu der Photolackätzmaske 36. Beispielsweise wird die Polysiliziumschicht 34 unter Anwendung eines anisotropen reaktiven Ionenätzprozesses (RIE) und einer Ätzgattung geätzt, die selektiv zu dem Photolack wirkt. Optional können das Gatedielektrikumsmaterial 32, d. h. die Siliziumdioxidschicht 28 und die Siliziumnitridschicht 30, anisotrop nach dem Ätzen der Polysiliziumschicht 34 geätzt werden. Verfahren zum Ätzen von Polysilizium und Gatedielektrikumsmaterial sind dem Fachmann vertraut. Die Ätzmaske 36 wird entfernt. Der verbleibende Bereich 38 der Polysiliziumschicht 34 dient als das Gate für das Halbleiterbauelement 10. Der Bereich 40 des Gatedielektrikumsmaterials 32 zwischen dem Gate 38 und dem Substrat 22 dient als ein Gatedielektrikum. Das Gate 38 und das Gatedielektrikum 40 bilden zusammen eine Gatestruktur 42. Die Gatestruktur 42 besitzt eine Gateoberfläche 44 und gegenüberliegende Seitenwände 46 und 47.
  • Es sei kurz auf 5 verwiesen, in der eine Schnittansicht entlang der Schnittlinie 5-5 aus 4 gezeigt ist. In 5 ist die Siliziumschicht 22, die Siliziumdioxidschicht 24 und die Siliziumschicht 26 der Mesa-Isolationsstruktur 14 gezeigt. Es sollte beachtet werden, dass die Seitenwände 16 und 18 sich unter die Siliziumschicht 22 erstrecken, da Teile der Siliziumdioxidschicht 24 während des Herstellens des Halbleiterbauelements 10 geätzt wurden. Insbesondere kann die Siliziumdioxidschicht 24 während der Reinigungsschritte, die bei der Vorbereitung der Herstellung der Polysiliziumschicht 34 ausgeführt werden, geätzt werden. Dieses Ätzen, das auch als Unterätzen bezeichnet wird, kann so gesteuert werden, dass ein vorbestimmter Betrag der Siliziumdioxidschicht 24 unterätzt wird. Vorzugsweise wird der Betrag der Siliziumdioxidschicht 24, der von jeder Seite weggeätzt wird, d. h. von den Seitenwänden 16 und 18, entsprechend einem Bereich zwischen ungefähr 19 nm und ungefähr 30 nm entfernt. Noch vorteilhafterweise beträgt der Betrag der Siliziumdioxidschicht 24, der von jeder Seite aus weggeätzt wird, ungefähr 20 nm. Auf Grund der Unterätzung umhüllt das Gatedielektriumsmaterial 32 die gegenüberliegenden Seiten 48 und 49 der Siliziumschicht 22. In ähnlicher Weise umgibt die Polysiliziumschicht 34 die Bereiche des Gatedielektrikums 40, die benachbart zu den gegenüberliegenden Seiten 48 und 49 angeordnet sind.
  • Gemäß 6 wird eine Schicht aus Siliziumdioxid 50 mit einer Dicke im Bereich von ungefähr 2,5 nm bis ungefähr 10 nm auf dem Gate 38 und auf der Siliziumnitridschicht 30 gebildet. Eine Schicht aus Siliziumnitrid 52 mit einer Dicke im Bereich von ungefähr 5 nm bis ungefähr 50 nm wird auf der Siliziumdioxidschicht 50 gebildet. Vorzugsweise besitzt die Siliziumdioxidschicht 50 eine Dicke von 5 nm und die Siliziumnitridschicht 52 eine Dicke von 30 nm.
  • Gemäß 7 werden die Siliziumnitridschicht 52 und die Siliziumdioxidschicht 50 unter Anwendung eines anisotropen reaktiven Ionenätzprozesses geätzt. Nach dem anisotropen Ätzprozess verbleiben ein Bereich 54 der Siliziumdioxidschicht 50 und ein Bereich 56 der Siliziumnitridschicht 52 über der Gatestruktur 42 und den Bereichen der Siliziumschicht 22 benachbart zu der Gatestruktur 42. Es sollte beachtet werden, dass wenn das Gatedielektrikumsmaterial 32 nicht anisotrop geätzt wird nach der Herstellung des Gates 38, wie dies mit Bezug zu 4 beschrieben ist, das Gatedielektrikumsmaterial 32 anisotrop geätzt werden kann, nachdem die Siliziumnitridschicht 52 und die Siliziumdioxidschicht 50 anisotrop geätzt sind.
  • Eine Schicht aus Silizium 58 mit einer Oberfläche 60 und einer Dicke im Bereich von ungefähr 15 nm bis ungefähr 45 nm wird auf den freigelegten Bereichen der Siliziumschicht 22 aufgewachsen. Vorzugsweise wird die Siliziumschicht 58 unter Anwendung einer Technik des selektiven epitaktischen Aufwachsens gebildet. Es sollte beachtet werden, dass die Siliziumschicht 58 nicht auf Silizium beschränkt ist, sondern dass ein beliebiges geeignetes Halbleitermaterial, etwa beispielsweise Silizium/Germanium oder Germanium, verwendet werden kann.
  • Ein Verunreinigungsmaterial mit N-Leitfähigkeit, beispielsweise Arsen oder Phosphor, wird dann in die Siliziumschicht 58 implantiert, um dotierte Gebiete 62 und 64 zu bilden, die als ein Source- bzw. Drain-Erweiterungsgebiet dienen. Vorzugsweise erstreckt sich das Sourceerweiterungsgebiet 62 unter die Gatestruktur 42 von der Gateseite 46 aus und das Drain-Erweiterungsgebiet 64 erstreckt sich unter die Gatestruktur 42 von der Seite 47 aus. Die Erweiterungsgebiete 62 und 64 können sich in die dielektrische Schicht 24 erstrecken. Beispielsweise können die Erweiterungsgebiete 62 und 64 eine Konzentration im Bereich von ungefähr 1 × 1018 Atome/Kubikzentimeter (Atome/cm3) bis ungefähr 5 × 1020 Atome/cm3 aufweisen. Vorzugsweise werden die Erweiterungsgebiete 62 und 64 unter Anwendung einer geneigten Implantation mit einem Neigungswinkel im Bereich von ungefähr 7 Grad bis ungefähr 45 Grad gebildet, wobei der Winkel zwischen der Oberfläche 60 und einer imaginären Linie definiert ist, die sich senkrecht zur Oberfläche 60 erstreckt. Zu geeigneten Implantationsparametern zur Herstellung der Source- und Drain-Erweiterungsgebiete 62 und 64 gehören eine Implanationsdosis im Bereich von ungefähr 1012 Ionen/Quadratzentimeter (Ionen/cm2) bis ungefähr 1015 Ionen/cm2 und eine Implantationsenergie im Bereich von ungefähr 1 Kiloelektronenvolt (keV) und ungefähr 20 keV. Nach der Implantation wird das Halbleiterbauelement 10 ausgeheizt. Obwohl die Source- und Drain-Erweiterungsgebiete 62 und 64 unter Anwendung einer geneigten Implantation bzw. einer Implantation mit Neigungswinkel gebildet werden, sollte beachtet werden, dass die Implantation in anderen Bereichen der Siliziumschichten 58 und 72 als jenen unter der Gatestruktur 42 vorgenommen werden kann.
  • Es wird eine Source/Drain-Implantation ausgeführt, um ein Sourcegebiet 72 und ein Draingebiet 74 zu bilden. Die Source/Drain-Implantation kann auch die Gatestruktur 42 dotieren. Ein geeigneter Parametersatz für die Source/Drain-Implantation beinhaltet das Implantieren eines N-Verunreinigungsmaterials, beispielsweise Arsen, mit einer Dosis im Bereich 1 × 1014 Ionen/cm2 bis ungefähr 1 × 1018 Ionen/cm2, und das Anwenden einer Implantationsenergie im Bereich von ungefähr 20 keV bis ungefähr 50 keV. Das dotierte Halbleitermaterial wird ausgeheizt, indem es auf eine Temperatur von ungefähr 800 Grad C (°C) bis 1100 Grad C aufgeheizt wird.
  • Es wird eine Schicht aus hochschmelzendem Metall 76 konform auf der Siliziumoberfläche 60 und dem Bereich 56 der Siliziumnitridschicht 52 abgeschieden. Beispielsweise ist das Metall der hochschmelzenden Metallschicht 76 Nickel mit einer Dicke im Bereich von ungefähr 5,0 nm bis ungefähr 15,0 nm. Das hochschmelzende Metall wird auf eine Temperatur im Bereich von 350 Grad C bis 500 Grad C erwärmt.
  • Gemäß 8 bewirkt die Wärmebehandlung, dass Nickel mit dem Silizium reagiert, um Nickelsilizid (NiSi) in allen Gebieten zu bilden, in denen das Nickel mit Silizium in Kontakt ist. Somit wird ein Nickelsilizidgebiet 82 in dem Sourcegebiet 72 gebildet, und es wird ein Nickelsilizidgebiet 84 in dem Draingebiet 74 gebildet. Die Teile des Nickels, die benachbart zu dem Bereich 56 der Nitridschicht 52 liegen, reagieren nicht. Nach dem Bilden der Nickelsilizidgebiete 82 und 84 wird nicht reagiertes Nickel entfernt. Es sollte beachtet werden, dass die Art des Silizids keine Einschränkung der vorliegenden Erfindung darstellt. Beispielsweise können andere geeignete Silizide vorgesehen werden, zu denen Titansilizid (TiSi), Platinsilizid (PtSi), Kobaltsilizid (CoSi2) und dergleichen gehören. Der Fachmann weiß, dass Silizium während der Herstellung von Silizid verbraucht wird und die Menge des verbrauchten Silizids eine Funktion der Art des gebildeten Silizids ist.
  • Es wird eine Schicht aus dielektrischem Material 86 mit einer Dicke im Bereich von ungefähr 25,0 nm und ungefähr 75,0 nm auf den Silizidgebieten 82 und 84 und auf dem Bereich 56 der Siliziumnitrischicht 52 gebildet. Ein Schicht aus dielektrischem Material 88 mit einer Dicke im Bereich von ungefähr 50,0 nm bis ungefähr 250,0 nm wird auf der dielektrischen Schicht 86 gebildet. Beispielsweise ist das dielektrische Material 86 aus Siliziumoxinitrid mit einer Dicke von ungefähr 50,0 nm und die dielektrische Schicht 88 ist aus Oxid gebildet, das durch Zersetzen von Tetraethylorthosilikat (TEOS) mit einer Dicke von ungefähr 150,0 nm gebildet wird.
  • Gemäß 9 wird die TEOS-Schicht 88 beispielsweise unter Anwendung einer chemisch-mechanischen Polier-(CMP)Technik mit einer hohen Selektivität zu Polysilizium eingeebnet. Daher stoppt das Einebnen an dem Gate 38. Es wird eine Schicht aus hochschmelzendem Metall 90 konform auf der Siliziumoberfläche 44, der TEOS-Schicht 88, den freigelegten Bereichen der Siliziumoxinitrid 86 und den freiliegenden Bereichen der Siliziumdioxidschicht 54 und der Siliziumnitridschicht 56 gebildet. Beispielsweise ist das Metall der hochschmelzenden Metallschicht 90 Nickel mit einer Dicke von ungefähr 70,0 nm. Das hochschmelzende Metall wird auf einer Temperatur in Bereich von ungefähr 350 Grad C bis 500 Grad C aufgeheizt.
  • Gemäß 10 verursacht die Wärmebehandlung, dass Nickel mit dem Silizium reagiert, um Nickelsilizid (NiSi) in allen Gebieten zu bilden, in denen das Nickel mit Silizium in Kontakt ist. Somit wird ein Nickelsilizidgebiet aus dem Gate 38 gebildet. Die Anteile des Nickels, die auf Nicht-Siliziumgebieten angeordnet sind, d. h. der TEOS-Schicht 88, den freiliegenden Bereichen der SiON-Schichten 86 und den freiliegenden Bereichen der Siliziumdioxidschichten 54 und der Siliziumnitridschicht 56 führen keine Reaktion aus. Nach der Herstellung des Nickelsilizidgebiets 92 wird nicht reagiertes Nickel entfernt. Es sollte beachtet werden, dass die Art des Silizids keine Einschränkung der vorliegenden Erfindung darstellt. Beispielsweise gehören zu anderen geeigneten Siliziden Titansilizid (TiSi), Platinsilizid (PtSi), Kobaltsilizid (CoSi2) und dergleichen. Der Fachmann weiß, dass Silizium während der Herstellung von Silizid verbraucht wird und die Menge des verbrauchten Silizids eine Funktion der Art des gebildeten Silizids ist.
  • Es sei kurz auf 11 verwiesen, in welcher ein Seitenschnitt des Halbleiterbauelements 10 entlang der Schnittlinie 11-11 aus 10 dargestellt ist. In 11 ist die Siliziumschicht 22, die auf der dielektrischen Schicht 24 angeordnet ist, gezeigt, die wiederum auf dem Körper aus Halbleitermaterial 26 angeordnet ist. Das Gatedielektrikum 40, das aus der Siliziumdioxidschicht 28 und der Siliziumnitridschicht 30 aufgebaut ist, umgibt die gegenüberliegenden Seiten 48 und 49 der Siliziumschicht 22. In ähnlicher Weise umgibt das Nickelsilizidgebiet 92 des Gates 38 die Bereiche des Gatedielektrikums 40, die benachbart zu den gegenüberliegenden Seiten 48 und 49 angeordnet sind.
  • Es sollte beachtet werden, dass ein verformtes Halbleiterbauelement, das zur Verwendung in einer integrierten Schaltung geeignet ist, bereitgestellt wird. Ein Vorteil der vorliegenden Erfindung besteht darin, dass das Halbleiterbauelement so gefertigt werden kann, dass es unter einer Druckspannung oder Zugspannung steht, indem die Breite des Gates eingestellt wird, die Ausheiztemperatur vorgewählt und die Mesa-Struktur unterätzt wird. Das Halbleiterbauelement kann eine dieser Techniken enthalten oder eine Kombination aus mehreren dieser Techniken beinhalten, um eine Spannung bereitzustellen. Somit kann die Elektronenbeweglichkeit, die Löcherbeweglichkeit oder die Beweglichkeit sowohl der Elektronen als auch der Löcher optimiert werden. Die erhöhte Beweglichkeit führt zu einem verbesserten Bauteilverhalten. Beispielsweise besitzen NMOS- und PMOS-Transistoren, die gemäß einer Ausführungsform der vorliegenden Erfindung hergestellt sind, CV/I-Verzögerungen von 0,2 Picosekunden (ps) bzw. 0,3 Picosekunden. Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, dass die Verformung durch den letzten Prozessschritt mit höherer Temperatur definiert wird, wodurch tendenziell eine nachfolgende Relaxation verhindert wird. Ein noch weiterer Vorteil besteht darin, dass die hohe Beweglichkeit die Stromleitfähigkeit des Bauelements erhöht, während Quanteneffekte in einem derartigen äußerst dünnen Halbleiter-auf-Isolator-Bauelement seine Einsetzspannung erhöhen, wodurch der Offset-Strom verbessert wird.

Claims (10)

  1. Verfahren zur Herstellung eines Halbleiterbauelements, mit: Bereitstellen eines Halbleitersubstrats (12), mit einer Schicht aus Halbleitermaterial (22), die auf einem dielektrischen Material (24) angeordnet ist; Bilden einer Mesa-Struktur (14) aus dem Halbleitersubstrat (12), wobei die Mesa-Struktur (14) eine obere Fläche und eine erste (16) und eine zweite (18) Seitenwand aufweist; Unterätzen eines Teils des Halbleitermaterials (22), wobei sich die erste (16) und die zweite (18) Seitenwand unter die obere Fläche (20) erstrecken; Bilden einer Gatestruktur (42) über der Mesa-Struktur (14), wobei die Gatestruktur (42) ein Gate (38) und ein Gatedielektrikum (40) umfasst, wobei das Gate (38) eine Gateoberfläche (44) und eine erste (46) und eine zweite (47) Seite aufweist, und wobei ein erster und ein zweiter Bereich des Gatedielektrikums (40) gegenüberliegende Seiten (48, 49) des Halbleitermaterials (22) umhüllen und entsprechend an der ersten (16) und der zweiten (18) Seitenwand angeordnet sind; und Dotieren von Bereichen (62, 64) des Halbleitersubstrats (12) benachbart zu der ersten (46) und der zweiten (47) Seite des Gates (38).
  2. Verfahren nach Anspruch 1, wobei Bilden der Gatestruktur (42) umfasst: Bilden einer ersten Schicht aus dielektrischem Material (28) über der Mesa-Struktur (14); und Bilden einer zweiten Schicht aus dielektrischem Material (30) über der ersten Schicht aus dielektrischem Material (28).
  3. Verfahren nach Anspruch 1, wobei Bilden der Gatestruktur (42) umfasst: Bilden von Bereichen einer ersten Schicht aus dielektrischem Material (28) über der ersten (16) und der zweiten (18) Seitenwand, und, wobei ein Bereich der ersten Schicht aus dielektrischem Material (28) als der erste Bereich des Gatedielektrikums (40) und ein weiterer Bereich der ersten Schicht aus dielektrischen Material (28) als der zweite Bereich des Gatedielektrikums (40) dient, und Oxidieren der ersten (16) und der zweiten (18) Seitenwand.
  4. Verfahren nach Anspruch 1, zusätzlich mit: Bilden einer ersten Schicht aus dielektrischen Material (50) über der Mesa-Struktur; Bilden einer zweiten Schicht aus dielektrischem Material (52) auf der ersten Schicht aus dielektrischem Material (50), wobei die erste (50) und die zweite (52) Schicht aus dielektrischem Material jeweils ein unterschiedliches dielektrisches Material aufweisen; anisotropes Ätzen der ersten (50) und der zweiten (52) Schicht aus dielektrischem Material, wobei ein Bereich des Halbleitersubstrats (12) freigelegt wird; und Bilden einer Schicht aus Halbleitermaterial (58) über dem Halbleitersubstrat (12) benachbart zu der ersten (46) und der zweiten (47) Seite der Gatestruktur (42) durch selektives Aufwachsen der Schicht aus Halbleitermaterial (58).
  5. Verfahren zur Herstellung eines verformtes Halbleiterbauelements (10), das umfasst: Bereitstellen einer Mesa-Isolationsstruktur (14) in einer Halbleiter-auf-Isolator-Konfiguration, wobei die Mesa-Isolationsstruktur (14) in der Halbleiter-auf-Isolator-Konfiguration eine obere Fläche (20) und eine erste (16) und eine zweite (18) Seitenwand aufweist, wobei die Mesa-Isolationsstruktur in der Halbleiter-auf-Isolator-Konfiguration eine erste Schicht aus einem Halbleitermaterial (22) umfasst, die über einer ersten Schicht aus dielektrischen Material (24) angeordnet ist, wobei die erste Schicht aus Halbleitermaterial (22) eine erste (48) und eine zweite (49) Seite aufweist, die einander gegenüberliegen; Unterätzen der Mesa-Isolationsstruktur in Halbleiter-auf-Isolator-Konfiguration (14), wobei die erste (16) und zweite (18) Seitenwand sich unter die obere Fläche (20) erstrecken; und Bilden eines Gatedielektrikummaterials (32) auf der oberen Fläche (20) und der ersten (16) und der zweiten (18) Seitenwand; Bilden eines Gates (38) auf dem Gatedielektrikumsmaterial (32), wobei das Gate (38) und das Gatedielektrikummaterial (32) zusammen eine Gatestruktur (42) mit einer Gateoberfläche (44) und Gateseitenwänden (46, 47) bilden, wobei das Bilden des Gates umfasst: Bilden eines Halbleitermaterials (34) auf Bereichen der oberen Fläche (20) der Mesa-Isolationsstruktur (14) benachbart zu der ersten (16) und der zweiten (18) Seitenwand der Mesa-Isolationsstruktur (14), wobei das Gatedielektrikumsmaterial (32) und das Halbleitermaterial (34) die gegenüberliegende erste (48) und zweite (49) Seite der ersten Schicht aus Halbleitermaterial (22) umhüllen; wobei das Verfahren ferner umfasst: Bilden von Silizid (92) aus dem Halbleitermaterial (34) des Gates (38), wobei das Silizid aus dem Halbleitermaterial (34) des Gates das Halbleiterbauelement verformt.
  6. Verfahren zum Verformen eines Halbleiterbauelements (10), mit: Bereitstellen eines Halbleitersubstrats (12) mit einer ersten Schicht aus Halbleitermaterial (22), die über einer Schicht aus dielektrischem Material (24) angeordnet ist, wobei das Halbleitersubstrat (12) eine obere Fläche (20) und Seitenwände (16, 18) aufweist, wobei die erste Schicht aus Halbleitermaterial (22) eine erste (48) und eine zweite (49) Seite aufweist, die einander gegenüberliegen; Unterätzen eines Bereichs des Halbleitermaterials (22), wobei die Seitenwände (16, 18) sich unter die obere Fläche erstrecken; Bilden einer Gatestruktur (42) auf dem Halbleitersubstrat (12), wobei die Gatestruktur (42) ein Gate (38) mit einer Gateoberfläche (44), sowie eine erste (46) und eine zweite (47) Gateseitenwand, die einander gegenüberliegend sind, aufweist; wobei das Bilden der Gatestruktur (42) umfasst: Bilden einer zweiten Schicht aus dielektrischem Material (28, 36) auf einem Bereich der Seitenwände (16, 18), wobei ein Teil der zweiten Schicht aus dielektrischem Material (28, 30) als Gatedielektrikum (40) dient; Bilden einer zweiten Schicht aus Halbleitermaterial (34) über einem Bereich der zweiten Schicht aus dielektrischem Material (28, 30), wobei die zweite Schicht aus Halbleitermaterial (34) die erste (48) und die zweite (49) Seite der ersten Schicht aus Halbleitermaterial (22) umhüllen; und Ätzen der zweiten Schicht aus Halbleitermaterial (34), um das Gate (38) auszubilden; und Bilden von Silizid (92) aus der Gateoberfläche (44) und der zweiten Schicht aus Halbleitermaterial, wobei das Silizid (92) das Halbleitermaterial des Halbleitersubstrats (12) verformt.
  7. Verfahren nach Anspruch 6, das ferner umfasst: Bilden einer dritten Schicht aus Halbleitermaterial (58) auf den Bereichen der ersten Schicht aus Halbleitermaterial (22) benachbart zu der ersten (46) und der zweiten (47) Gateseitenwand, die gegenüberliegend angeordnet sind; Dotieren der dritten Schicht aus Halbleitermaterial (58); Bilden von Silizid (82, 84) aus der dritten Schicht aus Halbleitermaterial (58); und Schützen des Silizids (82, 84), das aus der dritten Schicht aus Halbleitermaterial (58) gebildet ist, bevor das Silizid (92) aus der Gateoberfläche (44) gebildet wird.
  8. Verformtes Halbleiterbauelement (10), das zur Verwendung in einer integrierten Schaltung geeignet ist, mit: einem Halbleiter-auf-Isolator-Substrat (12) in einer Mesa-Isolationskonfiguration; wobei das Halbleiter-auf-Isolator-Substrat (12) eine erste Schicht aus Halbleitermaterial (22) umfasst, die auf einer Schicht aus dielektrischem Material (24) angeordnet ist, wobei die erste Schicht aus Halbleitermaterial (22) eine erste (48) und eine zweite (49) Seite aufweist, die einander gegenüberliegen; einer auf dem Halbleiter-auf-Isolator-Substrat (12) angeordneten Gatestruktur (42), wobei die Gatestruktur (42) eine Gateoberfläche (44), sowie eine erste (46) und eine zweite (47) Seitenwand, die einander gegenüberliegend sind, aufweist; einem ersten (72) und einem zweiten (74) dotierten Gebiet, die jeweils benachbart zu der ersten (46) und der zweiten (47) Seitenwand der Gatestruktur, die einander gegenüberliegend sind, angeordnet sind; wobei die Gatestruktur (42) umfasst: eine zweite Schicht aus dielektrischem Material (32), die auf einem Bereich des Halbleiter-auf-Isolator-Substrats (12) angeordnet ist; eine zweite Schicht aus Halbleitermaterial (34) die über einem Bereich der zweiten Schicht aus dielektrischem Material (32) angeordnet ist, wobei die zweite Schicht aus dielektrischem Material (32) und die zweite Schicht aus Halbleitermaterial (34) die erste (48) und die zweite (49) Seite der ersten Schicht aus Halbleitermaterial (22), die einander gegenüberliegen, umhüllen; einem ersten (82) und einem zweiten (84) Silizidgebiet, die entsprechend auf dem ersten (72) und dem zweiten (74) dotierten Gebiet gebildet sind; und einem Gatesilizid (92) auf der Gatestruktur (42), wobei das Gatesilizid (92) das Halbleiterbauelement (10) verformt.
  9. Verfahren nach Anspruch 5 oder 6, das ferner umfasst: Erhöhen der mechanischen Spannung in einem Kanalgebiet durch Ausheizen des Silizids (92) bei einer Temperatur von mindestens 360°C.
  10. Verfahren nach Anspruch 5 oder 6, das ferner umfasst: Halten eines Kanalgebiets unter einer Zugspannung durch Herstellung des Gates so, dass dieses eine Breite von weniger als ungefähr 250 nm aufweist.
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