JPS63232350A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63232350A JPS63232350A JP3626788A JP3626788A JPS63232350A JP S63232350 A JPS63232350 A JP S63232350A JP 3626788 A JP3626788 A JP 3626788A JP 3626788 A JP3626788 A JP 3626788A JP S63232350 A JPS63232350 A JP S63232350A
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- 229910021426 porous silicon Inorganic materials 0.000 claims abstract description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 10
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 10
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路の高集積化、高速化に関する素
子分離構造を実現するための半導体装置に関するもので
ある。
子分離構造を実現するための半導体装置に関するもので
ある。
現在、集積回路の誘電体分離法としては素子の周辺を酸
化物で分離するアイソプレーナ法およびＬＯＣＯ８（Ｌ
ｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ
）法が実用になっている。更に底面を絶縁物で分離す
る方法としてＳＯ８（５ｉｌｉｃｏｎ ｏｎ ５ａｐｐ
ｈｉｒｅ ）が実用になっている。その他、酸素イオン
注入法により形成された５１０２膜で素子の底面を分離
する方法としてＳ工ＭＯＸ（５ｅｐａｒａｔｉｏｎ ｂ
ｙ工ｎｐｉａｎｔｅａ：、 ＯＸＹｇ８ｒｌ ）法。
化物で分離するアイソプレーナ法およびＬＯＣＯ８（Ｌ
ｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ
）法が実用になっている。更に底面を絶縁物で分離す
る方法としてＳＯ８（５ｉｌｉｃｏｎ ｏｎ ５ａｐｐ
ｈｉｒｅ ）が実用になっている。その他、酸素イオン
注入法により形成された５１０２膜で素子の底面を分離
する方法としてＳ工ＭＯＸ（５ｅｐａｒａｔｉｏｎ ｂ
ｙ工ｎｐｉａｎｔｅａ：、 ＯＸＹｇ８ｒｌ ）法。
素子の周辺、底面の両方を酸化された多孔質シリコンで
分離する方法としてＦ工Ｐｏ５（Ｆｕｌｌ工ｎ５ｕｌａ
−ｔｉｏｎ ｂｙ Ｐｏｒｏｎｓ ０ｘｉｄｉｚｅｄ
５ｉｌｉｃｏｎ）法が提案されている。
分離する方法としてＦ工Ｐｏ５（Ｆｕｌｌ工ｎ５ｕｌａ
−ｔｉｏｎ ｂｙ Ｐｏｒｏｎｓ ０ｘｉｄｉｚｅｄ
５ｉｌｉｃｏｎ）法が提案されている。
近年、Ｓｉ半導体集積回路の高集積化、高速度化が進む
中で現状の素子分離技術を見直した時結晶欠陥、微細分
離等に対する問題点をかかえている。
中で現状の素子分離技術を見直した時結晶欠陥、微細分
離等に対する問題点をかかえている。
アイソプレーナ法、 ＬＯＣＯ８法においては第１図
に示すようなバーズビーク／、バーズヘッド２が発生し
、それぞれ高集積化２表面の平坦化に対する阻害要因と
なっている。又ＳＯ＆技術についてはシリコンとサファ
イヤ界面の結晶性の改善、ＳＯ８のコストの高さの改善
等今後の課題は大きい。
に示すようなバーズビーク／、バーズヘッド２が発生し
、それぞれ高集積化２表面の平坦化に対する阻害要因と
なっている。又ＳＯ＆技術についてはシリコンとサファ
イヤ界面の結晶性の改善、ＳＯ８のコストの高さの改善
等今後の課題は大きい。
本発明は従来のアイソプレーナ法、 ＬＯＣＯ８法で
は作ることの出来なかった底面の分離を実現することを
特徴とするもので、ＳＯ８法に比べて結晶性にすぐれ、
安価に実現出来、これによって集積回路の高集積化、高
速化を実現することを目的とするものである。
は作ることの出来なかった底面の分離を実現することを
特徴とするもので、ＳＯ８法に比べて結晶性にすぐれ、
安価に実現出来、これによって集積回路の高集積化、高
速化を実現することを目的とするものである。
前記の目的は、第１の多孔質シリコン酸化層の上に低応
力の絶縁物が埋め込まれた溝で分離された素子形成用シ
リコン層と前記素子形成用シリコン層とほぼ同じ厚さを
有する第２の多孔質シリコン酸化層とを有し、少なくと
も前記第２の多孔質シリコン酸化層の上には配線が形成
されてなる半導体装置を用いることにより達成される。
力の絶縁物が埋め込まれた溝で分離された素子形成用シ
リコン層と前記素子形成用シリコン層とほぼ同じ厚さを
有する第２の多孔質シリコン酸化層とを有し、少なくと
も前記第２の多孔質シリコン酸化層の上には配線が形成
されてなる半導体装置を用いることにより達成される。
本発明の半導体装置は以下に述べる工程により製造され
る。
る。
第２図は本発明の半導体装置の製造工程を説明するだめ
の図である。まず半導体シリコン基板／（図ａ参照）に
Ｐ形の高礎度領域（表面濃度〜ｊＸｌｏ ｃｍ 、
接合深さ０４！〜／μの）２を裏面に形成すると同
時に、表面にＮ形の高濃度領域（表面濃度〜！×１０
ａｎ 、接合深さ７〜２μｍ） ３を形成する（図
（ｂ）参照）。次にＮ形のエピタキシャル層（比抵抗０
． ／〜数Ω−ロ、厚み〜／、ｊμｍ）弘をＮ形の高濃
度領域３上に形成し、表面上に酸化被膜３ｊを０．３μ
山生成させ、ＬＳＩの配線領域となる部分に予め通常の
７オトリゾグラフイエ程でＮ形の高濃度領域ｊ（表面濃
度〜夕Ｘ ／ ０ ” ｃｍ−３，接合深さ〜Ｏ９ｊ〜
／μｍ）を形成する（図（Ｃ）参照）。但し、この工程
は集積回路の配線の寄生容量を問題としない場合は通常
行う必要はない。次に単結晶島の菓子領域（第３図で３
４ｔで示す）、配線領域（第３図で３２で示す）、スク
ライブライン（第３図で３７で示す）を除いて第３図の
３３の領域をリアクティブイオンエツチング法で電力〜
０．／乙Ｗ／ｄ、 ？ｐａ〜３乙分間、 ＳｉＣ！
１４ガスでエツチングを行い約／、！μｍの深さ迄垂直
エツチングを行う溝を形成する（第２図（ｄ）で７で示
す）。続いて溝がら致十俤のＨＦ液を供給し、中で第２
図の３（必要に応じてよ）の領域を多孔質化させる（第
２図（ｅ）参照）。この際第２図の弘、夕、／、３の領
域の電極電位差を利用してセルファライン的にマスクレ
スで第２図（ｄ）において３で示す領域（必要に応じて
夕の領域も）のみを多孔質化させる。多孔質化された領
域を第２図（８）において乙で示す。次に約／ ０００
〜／ ／ ００’Ｃ、湿０２ 雰囲気テ約ＩＩ Ｏ−Ａ
Ｏ分間第２図（８）において乙で示す領域を酸化して
、多孔質シリコン酸化膜（第２図（ｆｌにおいて♂で示
す）を形成する。このさいＮ形エピタキシャル層弘の表
面にも酸化膜りが形成される（第２図（ｆ）参照）。
の図である。まず半導体シリコン基板／（図ａ参照）に
Ｐ形の高礎度領域（表面濃度〜ｊＸｌｏ ｃｍ 、
接合深さ０４！〜／μの）２を裏面に形成すると同
時に、表面にＮ形の高濃度領域（表面濃度〜！×１０
ａｎ 、接合深さ７〜２μｍ） ３を形成する（図
（ｂ）参照）。次にＮ形のエピタキシャル層（比抵抗０
． ／〜数Ω−ロ、厚み〜／、ｊμｍ）弘をＮ形の高濃
度領域３上に形成し、表面上に酸化被膜３ｊを０．３μ
山生成させ、ＬＳＩの配線領域となる部分に予め通常の
７オトリゾグラフイエ程でＮ形の高濃度領域ｊ（表面濃
度〜夕Ｘ ／ ０ ” ｃｍ−３，接合深さ〜Ｏ９ｊ〜
／μｍ）を形成する（図（Ｃ）参照）。但し、この工程
は集積回路の配線の寄生容量を問題としない場合は通常
行う必要はない。次に単結晶島の菓子領域（第３図で３
４ｔで示す）、配線領域（第３図で３２で示す）、スク
ライブライン（第３図で３７で示す）を除いて第３図の
３３の領域をリアクティブイオンエツチング法で電力〜
０．／乙Ｗ／ｄ、 ？ｐａ〜３乙分間、 ＳｉＣ！
１４ガスでエツチングを行い約／、！μｍの深さ迄垂直
エツチングを行う溝を形成する（第２図（ｄ）で７で示
す）。続いて溝がら致十俤のＨＦ液を供給し、中で第２
図の３（必要に応じてよ）の領域を多孔質化させる（第
２図（ｅ）参照）。この際第２図の弘、夕、／、３の領
域の電極電位差を利用してセルファライン的にマスクレ
スで第２図（ｄ）において３で示す領域（必要に応じて
夕の領域も）のみを多孔質化させる。多孔質化された領
域を第２図（８）において乙で示す。次に約／ ０００
〜／ ／ ００’Ｃ、湿０２ 雰囲気テ約ＩＩ Ｏ−Ａ
Ｏ分間第２図（８）において乙で示す領域を酸化して
、多孔質シリコン酸化膜（第２図（ｆｌにおいて♂で示
す）を形成する。このさいＮ形エピタキシャル層弘の表
面にも酸化膜りが形成される（第２図（ｆ）参照）。
続いて、第２図のｒ＃７をＣＶＤ法で９１０２膜を／μ
ｍ堆積し又は熱酸化法で埋めＣＶＤ ５ｉ０２層１０賃
成し、続いてＰＳＧ（Ｐｈｏｓｐｈｏ ５ｉｌｌｉｃａ
ｔｅ Ｇｌａｓｓ ）膜／／を約Ｏ０！μｍ堆積し、次
にリンフローを約１０００°Ｃで行う（第２図（ｇ）参
照）。次にリアクティブイオンエツチングをＣＦ４ガス
中でｔＡよｐａ、Ｏ，／乙Ｗ／ｍで行い表面平坦化を行
う。
ｍ堆積し又は熱酸化法で埋めＣＶＤ ５ｉ０２層１０賃
成し、続いてＰＳＧ（Ｐｈｏｓｐｈｏ ５ｉｌｌｉｃａ
ｔｅ Ｇｌａｓｓ ）膜／／を約Ｏ０！μｍ堆積し、次
にリンフローを約１０００°Ｃで行う（第２図（ｇ）参
照）。次にリアクティブイオンエツチングをＣＦ４ガス
中でｔＡよｐａ、Ｏ，／乙Ｗ／ｍで行い表面平坦化を行
う。
次に高エネルギーイオン注入法によりコレクタ埋込層（
第２図（ｈ）において７２で示す）を領域弘内に形成す
る。
第２図（ｈ）において７２で示す）を領域弘内に形成す
る。
これ以後の工程は通常の素子製作工程と同じである。素
子製作工程終了後の断面の拡大図を第２図（ｈ）に示し
た。図において／コはコレクタ埋込層、／３はベース領
域、／μはエミッター領域、／夕はコレクタ補償層、／
乙は金属電極配線を示す。
子製作工程終了後の断面の拡大図を第２図（ｈ）に示し
た。図において／コはコレクタ埋込層、／３はベース領
域、／μはエミッター領域、／夕はコレクタ補償層、／
乙は金属電極配線を示す。
以上説明した本発明の半導体装置によれば以下に述べる
効果が奏される。
効果が奏される。
げ）素子形成用シリコン層（素子領域）の周囲が低応力
の絶縁物と多孔質シリコン酸化層で構成されているため
、素子形成用シリコン層に加わる応力が小さく、そのた
め素子形成用シリコン層の結晶欠陥が少なくなる。
の絶縁物と多孔質シリコン酸化層で構成されているため
、素子形成用シリコン層に加わる応力が小さく、そのた
め素子形成用シリコン層の結晶欠陥が少なくなる。
（ｂ） 配線直下の領域に多孔質シリコン酸化層が設
けられているため、配線と基板との間に生ずる寄生容量
を少なくすることができる。素子領域よりも配線領域の
面積の方が大きくなる場合も少なくないので、上記の構
造による効果は大である。
けられているため、配線と基板との間に生ずる寄生容量
を少なくすることができる。素子領域よりも配線領域の
面積の方が大きくなる場合も少なくないので、上記の構
造による効果は大である。
第１図は従来のＬＯＣｉＯ８法、アイソプレーナ法によ
る分離の断面構造である。第２図（ａ）〜（ｈ）は本発
明の一実施例の断面図であり、第３図は第２図（ｆ）の
平面パターンである。 ／・・・半導体基板、２・・・Ｐ形高濃度層、３・パＮ
形高濃度層、μ・・・エピタキシャル層、！・・・Ｎ形
の高濃度層、Ｚ・・・多孔質シリコン層、７・・・溝、
？・・・多孔質シリコン酸化膜、り・・・シリコン酸化
膜、ＩＯ’・・ＣＶＤ５ｉ０２膜、／ ／ ・ＰＳＧ
ｉ、／ ２−・・コレクタ埋込層、／３・・・ベース領
域、／ｌＩＬ・・・エミッター領域、／！・・・コレク
タ補償層、／ｌ・・・金属電極配線、３／・・・スクラ
イプライン、３２・・・配線領域、３３・・・溝、３≠
・・・単結晶島の素子領域。
る分離の断面構造である。第２図（ａ）〜（ｈ）は本発
明の一実施例の断面図であり、第３図は第２図（ｆ）の
平面パターンである。 ／・・・半導体基板、２・・・Ｐ形高濃度層、３・パＮ
形高濃度層、μ・・・エピタキシャル層、！・・・Ｎ形
の高濃度層、Ｚ・・・多孔質シリコン層、７・・・溝、
？・・・多孔質シリコン酸化膜、り・・・シリコン酸化
膜、ＩＯ’・・ＣＶＤ５ｉ０２膜、／ ／ ・ＰＳＧ
ｉ、／ ２−・・コレクタ埋込層、／３・・・ベース領
域、／ｌＩＬ・・・エミッター領域、／！・・・コレク
タ補償層、／ｌ・・・金属電極配線、３／・・・スクラ
イプライン、３２・・・配線領域、３３・・・溝、３≠
・・・単結晶島の素子領域。
Claims (1)
- 第１の多孔質シリコン酸化層の上に低応力の絶縁物が埋
め込まれた溝で分離された素子形成用シリコン層と前記
素子形成用シリコン層とほぼ同じ厚さを有する第２の多
孔質シリコン酸化層とを有し、少なくとも前記第２の多
孔質シリコン酸化層の上には配線が形成されてなること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3626788A JPS63232350A (ja) | 1988-02-18 | 1988-02-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3626788A JPS63232350A (ja) | 1988-02-18 | 1988-02-18 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57075164A Division JPS58192344A (ja) | 1982-05-07 | 1982-05-07 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63232350A true JPS63232350A (ja) | 1988-09-28 |
Family
ID=12464994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3626788A Pending JPS63232350A (ja) | 1988-02-18 | 1988-02-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63232350A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6358815B2 (en) | 1999-04-26 | 2002-03-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51118389A (en) * | 1975-04-10 | 1976-10-18 | Matsushita Electric Ind Co Ltd | Manufacturing process for senicondanctor unit |
| JPS5399782A (en) * | 1977-02-10 | 1978-08-31 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor integrated circuit device and its manufacture |
| JPS53105988A (en) * | 1977-02-24 | 1978-09-14 | Ibm | Method of forming completely separated dielectric region |
-
1988
- 1988-02-18 JP JP3626788A patent/JPS63232350A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51118389A (en) * | 1975-04-10 | 1976-10-18 | Matsushita Electric Ind Co Ltd | Manufacturing process for senicondanctor unit |
| JPS5399782A (en) * | 1977-02-10 | 1978-08-31 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor integrated circuit device and its manufacture |
| JPS53105988A (en) * | 1977-02-24 | 1978-09-14 | Ibm | Method of forming completely separated dielectric region |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6358815B2 (en) | 1999-04-26 | 2002-03-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
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