JPH02177344A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、高集積化した半導体集積回路装置（以下、
ＩＣという。）の製造方法に関する。

高集積化に適した新しい素子分離技術が多く開発されつ
つある３、その多くのものは、サイド・エツチングのほ
とんどない反応性イオン・エツチングを利用したもので
ある（日経エレクトロニクス、１９８２年３月２９日号
、９９０〜１０１参照）。

このような素子分離技術自体は、バイポーラＩＣのみな
らずＭＯ８ＩＣにも適用できるが、より深い分離領域が
必要なバイポーラＩＣにおいて特にその長所を生かすこ
とができる。したがって以下においては、バイポーラＩ
Ｃを中心にして説明を進める。

この種の素子分離技術の一つとして、素子分離領域とな
るべき部分を削って溝を形成した後、その溝を多結晶シ
リコン又はＳｉｎ、などの絶縁材料を埋込み材料として
埋める方法がある。溝部分を埋込み材料で埋めるについ
ては、溝を形成した半導体基板の表面全体に埋込み材料
を堆積させた後、表面全体をエツチングすることによっ
て過剰な埋込み材料を除去する。

ところで、ＩＣにおいては、トランジスタ等の各素子の
レイアウト上、特にチップの周辺部などチップの選択さ
れた部分に、配線部を形成するための広い分離領域をと
らざるをえず、それに起因してその部分の表面平坦化が
問題となる。すなわち、深さに比べて幅の狭い分離領域
部分についてはそれほど問題はないが、深さに比べて幅
の広い部分については、表面にどうしても大きなくぼみ
が生じてしまうのである。このような表面平坦化のため
のプロセスはかなり複雑であり、そのためデバイス全体
としてのプロセスも複雑となり、製造面での大きな難点
となる。

そこで、そのような難点を解決する手段として、前記溝
の幅をリングラフィの解像力等との関連でたとえば１．
０〜２．５μｍ程度の範囲でほぼ一定の細溝を設定する
方法が考えられる。これは、埋込み材料を堆積するため
のＣＶＤ法では、溝の側面からも埋込み材料が積もって
行くので、狭い溝は充填されやすいからである。

ところが一方、電気的分離のための溝幅を一定にした場
合には、配線部を半導体基板の非能動領域（半導体素子
を形成しない領域）上に形成しなくてはならず、そのよ
う配ａ構造では、配線と基板との間の配線容量が大きく
なり、素子特性上、情報処理時間が遅くなるという問題
が発生することが判明した。

この発明は以上の点を考慮してなされたものであり、そ
の目的は、前述した素子分離技術を適用するに当たり、
製造面での難点のみならず、素子特性上の問題をも解決
することＫある。

以下、添付図面を参照しながら、この発明の内容を明ら
かＫする。

第１図はこの発明をバイポーラＩＣに適用した一実施例
を示す断面図である。

このバイポーラＩＣにおける各構成要素については、後
述する製造方法に関する説明によって明らかにするので
、ここでは、この発明を概略的に説明する。

シリコン半導体母体１００は、Ｐ型の半導体基板２の上
に、Ｎ＋型の埋込み層５と、さらにＮ−型のエピタキシ
ャル層９とを有している。素子が形成されるべき能動領
域１にはバイポーラトランジスタが形成されている。こ
の能動領域は、Ｐ型のベース領域１９、Ｎ＋型のエミッ
タ領域２１、およびＮ　＋型のコレクタ・コンタクト領
域１８を含んでいる、ベース領域１９にはアルミニウム
の電極３０がオーミックコンタクトされ、同様に、エミ
ッタ領域２１にアルミニウム［ｉ３Ｌ　コレクタ・コン
タクト領域１８にアルミニウム電極３２が、それぞれオ
ーミックコンタクトされている。

そして後述するように、非能動領域６において、厚いシ
リコン酸化膜７２上にアルミニウムの配線層３３．３４
が形成されている。

この発明に従って、半導体母体１００の一面Ｋ。

半導体母体１００の全体にわたってその幅がほぼ一定に
設定された深い溝３を形成し、その溝３内に多結晶シリ
コン、又は８ｉ０．などの絶縁材料の埋込み材料４を充
填することＫよって、素子間の電気的分離をなす　この
分離領域は複数の素子形成領域を区画している。深い婢
３の深さは、バイポーラＩＣの場合には少なくとも埋込
み層５を貫くことが必要であり、一般に、その深さ寸法
はその幅寸法よりも大きい。しかし、ＭＯ８ＩＣの場合
には、素子間の電気的分離ができる範囲で溝の深さを浅
くすることができろ。したがって、深い溝３における「
深い」の意味は、素子間の電気的分離をするのに充分な
深さをもっているということである。

またこの発明では、トランジスタ等の半導体素子を形成
しない非能動領域６０表面部分に、前記半導体母体１０
００表面自体の選択酸化による厚い酸化膜７１．７２を
形成する。この厚い酸化膜７１％７２は、その上に形成
されるアルミニウムの配線３３．３４の浮遊容量を低減
するためのものであり、したがって、配線の浮遊容量を
低減するに足る厚さをもたせることが少なくとも必要で
ある。この酸化膜７１．７２の厚さは数百ｎｍから数μ
ｍの範囲に選択される。

なお、上記実施例において、１７は溝部に形成された薄
いシリコン酸化膜、７０はコレクタ・コンタクト領域１
８を分離するための厚いシリコン酸化膜で、他の厚いシ
リコン酸化膜７１．７２と同時に形成される。

ところで、このような厚い酸化［７１，７２は前記深い
溝３を形成する素子間の分離領域８に隣り合わせになる
ので、厚い酸化膜７１．７２を深い溝３を形成する際の
マスクとして利用することができる。この点からすると
、まず選択酸化によって厚い酸化膜７０．７１．７２を
形成し、その後深い溝３を形成するようにするのが好ま
しい。

つぎに、第１図に示すバイポーラＩＣを得るのに好適な
製造方法について説明する。

まず、面方位（１００）のＰ型Ｓｉ基板２の表面に厚さ
１〜２μｍ　（ＯＮ＋型埋め込み層５を設け、その上に
トランジスタの能動部分となるＳｉエピタキシャル層（
厚さ１〜２μｍ）９を形成する。

これによって半導体母体１００を得る。ついで、Ｓｉエ
ピタキシャル層９の表面を熱酸化して厚さ５００〜９０
０Ａ程度のＳｉｎ、膜（シリコン酸化膜）１０を形成し
、その上に通常のＣＶＤ法によってＳＬ、Ｎ４　膜１１
、さらに低圧でのＣＶＤ法によってＳｉｎ、（あるいは
リン・シリケート・ガラス）膜１２を順次堆積した後、
通常のホト・エツチングによりＳ　ｉｏＩ　ＰＩＸｌ　
２　８　！ｓ　Ｎ４膜１１をパターニングして素子間の
分離領域８および非能動領域６、並びにコレクタ・コン
タクト分離部１３の窓明けを行なう（第２Ａ図）。

次に、窓明けした素子間の分離領域８０部分をＳ　Ｉ　
Ｓ　Ｎ４　膜（シリコンナイトライド膜）１４によって
選択的に覆（・、Ｓ　ｉ、　Ｎ、膜１４および窓明けし
たＳｉ、Ｎ４膜１１をマスクとして８４基板２０表面を
選択酸化することによって、コレクタ・コンタクト分離
部１３および非能動領域６の各部分に厚さ１μｍ程度の
厚い酸化ｇ７ｏ、７１．７２を形成する（第２Ｂ図）。

ここまでの工程で用いるマスクバター／の要部の一例を
第３図に示すが、Ｓｉｎ、膜１２　５ＩＩＮ４膜１１の
窓明は用のマスクパターン１５と、Ｓｉ、Ｎ４膜１４の
エツチング用のマスクパターン１６との位置合わせにつ
いては、マスクパターン１６の内周辺１６Ｂをマスクパ
ターン１５の上にのせるように配置すれば良く、その位
置合わせは容易である。

こうして選択酸化を終えたら、選択酸化のマスクとして
用いたＳ　ｌ、　Ｎ、膜１４の除去、および下層のＳｒ
　０２膜１００部分的除去を行なう。Ｓｉ、Ｎ。

膜１４については、ドライ・エツチングあるいは熱リン
酸によるウェット・エツチングのいずれを使用してＭＯ
ＳＦＥＴを形成することができる。

本発明によれは、選択酸化による厚い酸化膜を形成した
後に、素子間の分離領域用の深い溝が形成された方法を
採用するので、結晶転移が発生しＫくいという効果があ
る。すなわち、本発明と逆に、素子間の分離領域用の深
い溝を厚い酸化膜の形成以前に形成するような構造を採
用した場合には、深い溝の形成に伴って発生するストレ
ス（結晶歪）が蓄積された状態で、厚い選択酸化膜形成
のための高温・長時間の熱処理をすることとなるので、
結晶転移が極めて発生しやすくなるという欠点がある。

これに対し、本発明によればこの問題が解消され、耐圧
特性や雑音特性などの電気的特性の優れた集積回路装置
を得ることができる。

また、この時、本発明では、深い溝は厚い選択酸化膜の
端部と重ならないように、その厚い選択酸化膜の端部か
ら離間して形成されるので、結晶転移が増殖しても活性
領域Ｋ及びことを防止できる。

用いても良いが、下層のＳｉｎ、膜１０の方については
、ドライ・エツチングを用いるのが良い、。

Ｓｉ、Ｎ４模１４およびＳｉｎ、膜１０のいずれのエツ
チングにあっても、何ら新たなマスクを要するものでは
ないが、Ｓｉｎ、膜１０のエツチング時には、厚い酸化
膜７０．７１．７２をマスクとして利用するので、それ
らが過剰に除去されるのを避けるべきだからである。こ
の一連のエツチング処理によって、Ｓｉ母体１００の素
子間の分離領域８部分のＳｉが露出されることになる（
第２Ｃ図）。

そこで次は、深い溝３の形成である（第２Ｄ図）。深い
＃＄３は、埋め込み層・５を突き抜けるほどの深さＫす
ることが必要である。したがって、この深い溝３の形成
にはサイド・エツチングがほとんどない反応性イオン・
エツチングを用いる。

この反応性イオン・エツチングに対してのマスク性は、
Ｓ　ｉ、５ｉ３Ｎ、、ｓｉｏ、の順で高（なり、Ｓｉ３
Ｎ、はＳｉの１０倍程度、８ｉ０．はＳｉの２０倍程度
とすることができる。したがって、そのようなマスク性
のちがいを利用し、前記深い溝３を形成することができ
る。また、このような深い溝３の形成時、反応性イオン
・エツチングの前にヒドラジン、ＫＯＨ％’のアルカリ
性エツチング液を用いる異方性エツチングによって上部
に斜めのエツチング面を形成したり、あるいは反応性イ
オン・エツチングの後で露出面を整面する意味から弗硝
酸によるエツチングを付加するのが良い。

深い＃４３のエツチング完了時点では、マスクとしての
８ｉｊＮ、膜１１はほとんど完全になくすことができる
。もちろん、イオン・エツチングの選択比、Ｓ　ｉ３　
Ｎ、膜の膜厚、エツチング溝の深さによって、８ｉ！Ｎ
、膜１１を残すこともできる。

これに続い【、露出した深い溝３の内面に熱酸化によっ
て厚さ２５０〜４０００Ａのシリコン酸化膜（Ｓｉｎ、
膜）１７を形成した後、ＣＶＤ法によって多結晶シリコ
ンあるいは、５ｉｎｔなどの絶縁材料の埋込み材料４を
８ｉ基板２０表面全体に堆積する（第２Ｅ図）。この堆
ｊＲ量は、少なくとも溝３の深さを越えるだけは必要で
ある。

次に、堆積した埋込み材料４をプラズマ・エツチング等
の等方性エツチングによって除去し、Ｓｉ母体１０００
表面を平坦化することＫよってアイソレーシロン工程を
終える。この場合、深い溝３の幅をＳｉ母体１００の全
面にわたって一定にしているので、堆積した埋込み材料
４の表面は堆積後においてほぼ平坦であり、上の表面平
坦化処理は大１１１に簡略化される。なお場合によって
は、堆積した埋込み材料４の上にレジストあるいは５Ｏ
Ｇ（スピン・オン・グラス）を塗布してから、前記等方
性エツチングによって表面の平坦化をなすのが良い。そ
うすれは、表面の平坦化をより有効に行なうことができ
る（第２Ｆ図）。

アイソレーション工程後は、第２Ｆ図に示すように、公
知の方法によってエピタキシャル層９にＮ１型のコレク
タ・コンタクト部分１８およびＰ型のベース領域１９を
形成した後、表面にシリコン酸化膜などのパッジベージ
賃ン膜２０を形成し、さらにＮ＋型のエミッタ領域２１
を形成する。しかる後、第１図に示すように、アルミニ
ウムの各電極３０．３３３２および配線３３．３４を設
けて、バイポーラＩＣを完成する。

このように、以上説明したバイポーラＩＣでは、コレク
タ・コンタクト部分１８とベース％＠１９との境目部分
に、コレクタ・コンタクト分Ｊ１３Ｉ部１３を設けてい
るので、耐圧を充分に向上させることができる。この場
合、図示例では、コレクタ・コンタクト分離部１３を、
８１母体１０００表面自体の選択酸化による酸化膜７０
によって構成しているので、酸化１［７０自体は、配線
容最低減のための厚い酸化膜７１．７２と同時に形成す
ることができる。

しかし、コレクタ・コンタクト分離部１３については、
素子間の分離領域８と同様、溝の中に埋込み材料を埋め
込む構成にすることもできる。

また、この発明はバイポーラＩＣ，特にＦＲＯＭやＩ（
Ａ　Ｍなどのバイポーラメモリに適用することによって
大きな効果を得ることができるが、ＭＯ８ＩＣ等にも適
用することができる。ＭＯ８ＩＣに適用する場合はＰ型
又はＮ型の半導体母体を以上のように、この発明にあっ
ては、素子間の分離領域８におけろ深い溝３の幅寸法を
半導体母体１００の全体にわたってほぼ一定し、ている
ので、埋込み材料４の表面平坦化のプロセスを大幅に簡
略化することができ、しかもまた、半導体索子を形成し
ない非能動領域６０表面部分に、半導体母体１０００表
面自体の選択酸化による厚い酸化膜７を形成しているの
で、非能動領域６の上を走る配線と基板２どの間の配線
容量を小さくすることができるという優れた効果を得る
ことができる。

また、選択酸化技術によって厚い酸化膜７０．７１．７
２をまず形成し、その後、この厚い酸化膜７０．７１．
７２をマスクの一部として、前記深い溝３を形成すると
いう製造方法にあっては、マスク合わせ等の製造面を大
きな効果を得ることができる。

【図面の簡単な説明】

＠１図はこの発明の一実施例を示すバイポーラＩＣの断
面図、 第２Ａ−第２Ｆ図は第１図に示すバイポーラＩＣの製造
方法を示す工程図。 第３図は素子製造に用いるマスクパターンの一例を示す
図である。 ｉｏｏ・・・半導体母体、２・・・半導体基板、３・・
・深い溝、を・・誘電体材料、６・・・非能動領域、７
０．７１．７２・・・厚い酸化膜、８・・・素子間の分
離領竣、１３・・・コレクタ・コンタクト分離部。 第　　１ 図 ！２Ａ 図 第２８図

Claims (1)

1. 【特許請求の範囲】 １、一主面を有する半導体基板を準備する工程と、前記
   半導体基板の一主面の半導体素子を形成しない非能動領
   域の表面部分以外を被覆する耐酸化膜を使用して該半導
   体基板を酸化することによって、前記非能動領域の表面
   に選択酸化膜を形成する工程と、その後、前記選択酸化
   膜が形成された前記非能動領域以外の前記半導体基板主
   面の素子形成用領域を取り囲むように、その深さより狭
   いほぼ一定の幅を有する溝を形成する工程と、前記溝内
   に埋込み材料を充填することによって、前記溝を素子形
   成用領域を区画する分離領域となす工程と、前記分離領
   域によって区画された素子形成用領域に、前記選択酸化
   膜より薄い前記半導体基板の酸化膜を具備する半導体素
   子を形成し、かつ、前記非能動領域の選択酸化膜上に配
   線路を形成する工程とを具備してなることを特徴とする
   半導体集積回路装置の製造方法。 ２、前記選択酸化膜の端部は、前記分離領域と重ならな
   いように前記非能動領域に形成されてなることを特徴と
   する特許請求の範囲第１項記載の半導体集積回路装置の
   製造方法。 ３、一主面を有し、その主面の表面と並行するＰＮ接合
   面を主面内部に有する半導体基板を準備する工程と、前
   記半導体基板の一主面の半導体素子を形成しない非能動
   領域の表面部分以外を被覆する耐酸化膜を使用して該半
   導体基板を酸化することによって、前記非能動領域の表
   面に選択酸化膜を形成する工程と、その後、前記選択酸
   化膜が形成された前記非能動領域以外の前記半導体基板
   主面の素子形成用領域を取り囲むように、その深さより
   狭いほぼ一定の幅を有する溝を前記主面の表面から前記
   ＰＮ接合面に達するように形成する工程と、前記溝内に
   埋込み材料を充填することによって、前記溝を素子形成
   用領域を区画する分離領域となす工程と、前記分離領域
   と前記ＰＮ接合面とによって区画された素子形成用領域
   に、前記選択酸化膜より薄い前記半導体基板の酸化膜を
   具備するバイポーラトランジスタ素子を形成し、かつ、
   前記非能動領域の選択酸化膜上に配線路を形成する工程
   とを具備してなることを特徴とする半導体集積回路装置
   の製造方法。 ４、前記素子形成領域に形成された前記バイポーラトラ
   ンジスタ素子はコレクタ・コンタクト部分とベース領域
   との境目部分のコレクタ・コンタクト分離領域に、前記
   半導体基板の選択酸化工程によって、前記選択酸化膜と
   実質的に同じ厚さを有する酸化膜を形成してなることを
   特徴とする特許請求の範囲第３項記載の半導体集積回路
   装置の製造方法。