JPH02105552A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02105552A JPH02105552A JP25843388A JP25843388A JPH02105552A JP H02105552 A JPH02105552 A JP H02105552A JP 25843388 A JP25843388 A JP 25843388A JP 25843388 A JP25843388 A JP 25843388A JP H02105552 A JPH02105552 A JP H02105552A
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- trench
- semiconductor substrate
- film
- insulating film
- polycrystalline silicon
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に間し、特に素子間分離
用の溝の製造方法に関する。
用の溝の製造方法に関する。
従来、この種の素子間分離法には、半導体基板に選択酸
化で形成された酸化膜を用いる方法と、半導体基板に選
択的に形成した溝を多結晶シリコン等で埋設して用いる
方法等がある。
化で形成された酸化膜を用いる方法と、半導体基板に選
択的に形成した溝を多結晶シリコン等で埋設して用いる
方法等がある。
第３図（ａ）〜（ｆ）は従来の半導体装置の製造方法の
一例を説明するための断面図である。
一例を説明するための断面図である。
この例では、先ず、第３図（ａ）に示すように、シリコ
ンの半導体基板１を熱酸化して酸化膜２ａを形成した後
、窒化膜３を成長する。
ンの半導体基板１を熱酸化して酸化膜２ａを形成した後
、窒化膜３を成長する。
次に、第３図（ｂ）に示すように、ホトリソグラフィー
技術を用いて窒化膜３を選択的にエツチングした後、窒
化膜３をマスクに酸化膜２ａ、半導体基板１を反応性イ
オンエツチング法を用いて順次エツチングして溝を形成
する。
技術を用いて窒化膜３を選択的にエツチングした後、窒
化膜３をマスクに酸化膜２ａ、半導体基板１を反応性イ
オンエツチング法を用いて順次エツチングして溝を形成
する。
次に、第３図（Ｃ）に示すように、熱酸化により溝の表
面に酸化膜２ｂを形成する。
面に酸化膜２ｂを形成する。
次に、第３図（ｄ）に示すように、多結晶シリコンＭ４
を堆積して溝を埋設する６ 次に、第３図（ｅ）に示すように、反応性イオンエッチ
ング法により溝の内部にのみ残るように多結晶シリコン
層４をエツチングする。
を堆積して溝を埋設する６ 次に、第３図（ｅ）に示すように、反応性イオンエッチ
ング法により溝の内部にのみ残るように多結晶シリコン
層４をエツチングする。
最後に、第３図（ｆ）に示すように、熱酸化により酸化
膜２ｃを形成する。
膜２ｃを形成する。
上述した従来の半導体装置の製造方法は、溝上部の酸化
膜形成時に熱酸化を用いるため酸化時の体積膨張による
ストレスが半導体基板に入る。このストレスは溝上部に
形成する酸化膜の厚さが１０００人程度以上となると無
視できないほど強いものになる。半導体基板に強いスト
レスが入ると結晶欠陥が発生しやすくなり内部素子のト
ランジスタのコレクタ・エミッタ間リーク、耐圧の劣化
等の不良の原因となる。しかし、ストレスを避けるため
に酸化膜を薄くすると上部配線との絶縁不良の心配があ
る。このため従来の半導体装置の製造方法は、素子間分
離溝に発生するストレスの影響から内部素子を保護する
ために十分に離さなければならなくなり、半導体装置の
微細化による高集積化を困難にするという欠点を有して
いる。
膜形成時に熱酸化を用いるため酸化時の体積膨張による
ストレスが半導体基板に入る。このストレスは溝上部に
形成する酸化膜の厚さが１０００人程度以上となると無
視できないほど強いものになる。半導体基板に強いスト
レスが入ると結晶欠陥が発生しやすくなり内部素子のト
ランジスタのコレクタ・エミッタ間リーク、耐圧の劣化
等の不良の原因となる。しかし、ストレスを避けるため
に酸化膜を薄くすると上部配線との絶縁不良の心配があ
る。このため従来の半導体装置の製造方法は、素子間分
離溝に発生するストレスの影響から内部素子を保護する
ために十分に離さなければならなくなり、半導体装置の
微細化による高集積化を困難にするという欠点を有して
いる。
本発明の半導体装置の製造方法は、半導体基板表面に第
１の絶縁膜で覆われた所定のパターンの溝を形成する工
程、前記溝を所定の深さまで埋込む半導体層を形成する
工程、第２の絶縁膜及び塗布膜を順次堆積して前記半導
体基板表面を覆い前記溝を埋込工程並びに前記塗布膜及
び第２の絶縁膜を順次エツチングして前記溝内の前記半
導体層上にのみ第２の絶縁膜を残す工程を含み、前記半
導体基板表面を平坦にして成る。
１の絶縁膜で覆われた所定のパターンの溝を形成する工
程、前記溝を所定の深さまで埋込む半導体層を形成する
工程、第２の絶縁膜及び塗布膜を順次堆積して前記半導
体基板表面を覆い前記溝を埋込工程並びに前記塗布膜及
び第２の絶縁膜を順次エツチングして前記溝内の前記半
導体層上にのみ第２の絶縁膜を残す工程を含み、前記半
導体基板表面を平坦にして成る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｄ）は本発明の第１の実施例を説明す
るための断面図である。
るための断面図である。
この実施例は、先ず、第１図（ａ）に示すように、従来
のように半導体基板に設けられた溝を多結晶シリコン層
４で埋設し、その後反応性イオンエツチング法により前
記溝部分の多結晶シリコンＮ４が半導体基板表面よりも
２０００人窪むようにエツチングする。
のように半導体基板に設けられた溝を多結晶シリコン層
４で埋設し、その後反応性イオンエツチング法により前
記溝部分の多結晶シリコンＮ４が半導体基板表面よりも
２０００人窪むようにエツチングする。
次に、第１図（ｂ）に示すように窒化膜５を減圧化学気
相成長法により２０００人成長する。
相成長法により２０００人成長する。
次に、第１図（Ｃ）に示すように、塗布膜６をスピンコ
ードして表面を平坦にする。
ードして表面を平坦にする。
次に、第１図（ｄ）に示すように塗布膜６と窒化膜５の
両者でエツチングレートが同じ反応性イオンエツチング
法を用いて全面をエツチングして溝上部にのみ窒化膜５
を残す。
両者でエツチングレートが同じ反応性イオンエツチング
法を用いて全面をエツチングして溝上部にのみ窒化膜５
を残す。
この製造方法は、溝内の多結晶シリコン層４を熱酸化し
ないため、半導体基板１内に強いストレスが発生しない
、このため従来例では、溝とトランジスタのエミッタ間
の距離が４μｍ以上無いとトランジスタの歩留が低下し
ていたが、本発明の半導体装置の製造方法を用いると、
溝上部の絶縁膜である窒化膜５を２０００人と十分厚く
しながら溝とトランジスタのエミッタ間との距離を２μ
ｍまで縮めることができる。したがって、溝上部の絶縁
膜が十分厚いため、半導体装置の信頼性を低下させるこ
となく微細化が可能となる。また、この半導体装置の製
造方法はホトリソグラフィー技術を用いずに溝上部の絶
縁膜を選択的に形成できるので、工程をあまり増やさな
いという利点を有する。
ないため、半導体基板１内に強いストレスが発生しない
、このため従来例では、溝とトランジスタのエミッタ間
の距離が４μｍ以上無いとトランジスタの歩留が低下し
ていたが、本発明の半導体装置の製造方法を用いると、
溝上部の絶縁膜である窒化膜５を２０００人と十分厚く
しながら溝とトランジスタのエミッタ間との距離を２μ
ｍまで縮めることができる。したがって、溝上部の絶縁
膜が十分厚いため、半導体装置の信頼性を低下させるこ
となく微細化が可能となる。また、この半導体装置の製
造方法はホトリソグラフィー技術を用いずに溝上部の絶
縁膜を選択的に形成できるので、工程をあまり増やさな
いという利点を有する。
第２図（ａ）〜（ｃ）は本発明の第２の実施例を説明す
るための断面図である。
るための断面図である。
この実施例では、先ず、従来のように半導体基板１に溝
を設け、多結晶シリコン層４で埋設した後、第１の実施
例と同様の工程を経て窒化膜５を堆積する。
を設け、多結晶シリコン層４で埋設した後、第１の実施
例と同様の工程を経て窒化膜５を堆積する。
その後、第２図（ａ）に示すように、ホトリソグラフィ
ー技術を用いて選択的に形成したレジスト膜をマスクに
反応性イオンエツチング法を用いて窒化膜５及び３並び
に酸化膜２をエツチングする。
ー技術を用いて選択的に形成したレジスト膜をマスクに
反応性イオンエツチング法を用いて窒化膜５及び３並び
に酸化膜２をエツチングする。
次に、第２図（ｂ）に示すように、窒化膜５及び３をマ
スクに反応性イオンエツチング法を用いて半導体基板１
をエツチングし、浅い溝を設けた後、塗布膜５をスピン
コードする。
スクに反応性イオンエツチング法を用いて半導体基板１
をエツチングし、浅い溝を設けた後、塗布膜５をスピン
コードする。
次に、第２図（ｃ）に示すように、塗布膜６と窒化膜５
の両者でエラチングレー１〜が同じ反応性イオンエツチ
ング法を用いて全面をエツチングして深い溝上には窒化
膜５を残し、浅い溝は塗布膜６で埋設されるようにする
。
の両者でエラチングレー１〜が同じ反応性イオンエツチ
ング法を用いて全面をエツチングして深い溝上には窒化
膜５を残し、浅い溝は塗布膜６で埋設されるようにする
。
この半導体装置の製造方法によると、浅い溝の埋設に塗
布膜を用いるため工程を増やさずに、深さの異なる溝を
埋設できる。
布膜を用いるため工程を増やさずに、深さの異なる溝を
埋設できる。
以上説明したように本発明は、溝上部の絶縁膜形成時に
従来のように熱酸化を行なわずに、またホトリソグラフ
ィー技術を用いずに絶縁膜を形成できるので、溝周辺の
ストレスが低減し、トランジスタ等の素子が不良となる
ストレスの高い領域が狭められて、従来例では、溝とト
ランジスタのエミッタの距離が４μｍ以上必要であった
のに対し、この距離を２μｍ程度まで縮めることができ
、比較的簡単なプロセスで半導体装置の微細化が容易に
なるという効果がある。
従来のように熱酸化を行なわずに、またホトリソグラフ
ィー技術を用いずに絶縁膜を形成できるので、溝周辺の
ストレスが低減し、トランジスタ等の素子が不良となる
ストレスの高い領域が狭められて、従来例では、溝とト
ランジスタのエミッタの距離が４μｍ以上必要であった
のに対し、この距離を２μｍ程度まで縮めることができ
、比較的簡単なプロセスで半導体装置の微細化が容易に
なるという効果がある。
第１図（ａ）〜（ｄ）及び第２図（ａ＞〜＜ｃ）はそれ
ぞれ本発明の第１及び第２の実施例を説明するための断
面図、第３図（ａ）〜（ｆ＞は従来の半導体装置の製造
方法の一例を説明するための断面図である。 １°・・・半導体基板、２．２ａ、２ｂ、２ｃ・・・酸
化膜、３・・・窒化膜、４・・・多結晶シリコン層、５
・・・窒化膜、６・・・塗布膜。 代理人 弁理士 内 原 晋 上［呂
ぞれ本発明の第１及び第２の実施例を説明するための断
面図、第３図（ａ）〜（ｆ＞は従来の半導体装置の製造
方法の一例を説明するための断面図である。 １°・・・半導体基板、２．２ａ、２ｂ、２ｃ・・・酸
化膜、３・・・窒化膜、４・・・多結晶シリコン層、５
・・・窒化膜、６・・・塗布膜。 代理人 弁理士 内 原 晋 上［呂
Claims (1)
- 半導体基板表面に第１の絶縁膜で覆われた所定のパター
ンの溝を形成する工程、前記溝を所定の深さまで埋込む
半導体層を形成する工程、第２の絶縁膜及び塗布膜を順
次堆積して前記半導体基板表面を覆い前記溝を埋込工程
並びに前記塗布膜及び第２の絶縁膜を順次エッチングし
て前記溝内の前記半導体層上にのみ第２の絶縁膜を残す
工程を含み、前記半導体基板表面を平坦にすることを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25843388A JPH02105552A (ja) | 1988-10-14 | 1988-10-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25843388A JPH02105552A (ja) | 1988-10-14 | 1988-10-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105552A true JPH02105552A (ja) | 1990-04-18 |
Family
ID=17320143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25843388A Pending JPH02105552A (ja) | 1988-10-14 | 1988-10-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105552A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6027983A (en) * | 1994-06-02 | 2000-02-22 | Hitachi, Ltd. | Method of manufacturing trench isolate semiconductor integrated circuit device |
-
1988
- 1988-10-14 JP JP25843388A patent/JPH02105552A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6027983A (en) * | 1994-06-02 | 2000-02-22 | Hitachi, Ltd. | Method of manufacturing trench isolate semiconductor integrated circuit device |
| US6432799B1 (en) | 1994-06-02 | 2002-08-13 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit device |
| US6649487B2 (en) | 1994-06-02 | 2003-11-18 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit device |
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