JP2010258471A - 寄生容量が低減されたｓｏｉボディ・コンタクト型ｆｅｔのための方法 - Google Patents
寄生容量が低減されたｓｏｉボディ・コンタクト型ｆｅｔのための方法 Download PDFInfo
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Abstract
【課題】
ボディ・コンタクトを半導体オン・インシュレータ・デバイスに設け、それにより、デバイスに寄生容量の低減をもたらすこと。
【解決手段】
１つの実施形態において、本発明は、絶縁層の上を覆うように配置された半導体層を含む基板であって、半導体層は、半導体ボディと、半導体ボディの外周の周りに存在する分離領域とを含む基板と、基板の半導体層の上を覆うゲート構造体であって、半導体ボディの上面の第１の部分上に存在するゲート構造体と、非シリサイド半導体領域によって半導体ボディの第１の部分から分離される半導体ボディの第２の部分と直接物理的に接触しているシリサイド・ボディ・コンタクトとを含む、半導体デバイスの製造方法を提供する。
【選択図】図１
ボディ・コンタクトを半導体オン・インシュレータ・デバイスに設け、それにより、デバイスに寄生容量の低減をもたらすこと。
【解決手段】
１つの実施形態において、本発明は、絶縁層の上を覆うように配置された半導体層を含む基板であって、半導体層は、半導体ボディと、半導体ボディの外周の周りに存在する分離領域とを含む基板と、基板の半導体層の上を覆うゲート構造体であって、半導体ボディの上面の第１の部分上に存在するゲート構造体と、非シリサイド半導体領域によって半導体ボディの第１の部分から分離される半導体ボディの第２の部分と直接物理的に接触しているシリサイド・ボディ・コンタクトとを含む、半導体デバイスの製造方法を提供する。
【選択図】図１
Description
本発明は、半導体オン・インシュレータ（ＳＯＩ）デバイスを製造する方法に関する。より具体的には、ボディ・コンタクトを半導体オン・インシュレータ・デバイスに設け、それにより、デバイスに寄生容量の低減をもたらすことができる。
シリコン・オン・インシュレータ（ＳＯＩ）技術は、半導体デバイスの製造及び生産に用いられる、ますます重要な技術になってきている。ＳＯＩ技術は、絶縁層の上を覆う比較的薄い単結晶半導体層におけるトランジスタの形成を取り扱う。換言すれば、デバイスのバルク半導体内ではなく、絶縁体層上に配置された薄い半導体内に、活性デバイスが形成される。
典型的なＳＯＩトランジスタにおいて、ボディは、一般に、シリコン基板から分離され、通常は浮遊したままである。典型的には、ボディは、前回トランジスタが使われたときからの電荷を保持するので、このことが、電流感知回路用途に関する問題をもたらすことがある。保持されているボディ内の電荷が、次のデバイスの使用の妨げとなる。ＳＯＩ半導体デバイスと関連した問題に対処するために、種々の解決法が提案されてきた。例えば、ＳＯＩデバイスにおけるボディ・コンタクトの使用は、この問題に対処するものであり、閾値電圧を変更して、低電力の用途のために待機電力を低減することを可能にする。従来より、ＳＯＩデバイス内のボディ・コンタクトは、活性領域上にＴ形状又はＨ形状のポリシリコン構造体を用いて作製され、これにより、ソース領域、ドレイン領域及びボディ・コンタクト領域を含む３つの別個の領域が生成される。
Ｔ形状又はＨ形状のポリシリコン層は、ポリシリコンのゲート部分と、大きいゲート・キャパシタンスを生じさせ、一般的に不十分な性能をもたらすポリシリコンのダミー部分とを含む。
１つの態様において、絶縁層の上を覆う半導体層を有する基板を含む半導体デバイスが提供され、ここでは、シリサイド・ボディ・コンタクトが、寄生容量及びゲート漏れの改善によるフローティング・ゲートの影響を低減させ、これは、従来技術の半導体構造体においては提供されない。
大まかに言うと、
絶縁層の上を覆うように配置された半導体層を含む基板であって、半導体層は、第１の部分及び第２の部分を有する半導体ボディを含む、基板と、
半導体ボディの外周の周りに存在する分離領域と、
半導体ボディの第１の部分の上面の上を覆うゲート構造体と、
非シリサイド半導体領域によって半導体ボディの第１の部分から分離された、半導体ボディの第２の部分と直接物理的に接触しているシリサイド・ボディ・コンタクトと
を含む半導体デバイスが提供される。
絶縁層の上を覆うように配置された半導体層を含む基板であって、半導体層は、第１の部分及び第２の部分を有する半導体ボディを含む、基板と、
半導体ボディの外周の周りに存在する分離領域と、
半導体ボディの第１の部分の上面の上を覆うゲート構造体と、
非シリサイド半導体領域によって半導体ボディの第１の部分から分離された、半導体ボディの第２の部分と直接物理的に接触しているシリサイド・ボディ・コンタクトと
を含む半導体デバイスが提供される。
別の態様において、上述の半導体デバイスを形成する方法が提供される。大まかに言うと、この方法は、
絶縁層の上を覆うように配置された半導体層を含む基板を準備するステップであって、半導体層は、半導体ボディと、半導体ボディの外周の周りに存在する分離領域とを含む、ステップと、
半導体ボディの部分の上を覆うようにゲート構造体を形成するステップと、
前記ゲート構造体に当接した状態で、半導体ボディの上に誘電体スペーサを形成するステップであって、半導体ボディの残りの部分が露出される、ステップと、
半導体ボディの残りの部分上にシリサイドを形成するステップと、
シリサイドに隣接した誘電体スペーサの部分を除去し、ゲート構造体とシリサイドとの間の半導体ボディの上面の部分を露出させるステップと
を含む。
絶縁層の上を覆うように配置された半導体層を含む基板を準備するステップであって、半導体層は、半導体ボディと、半導体ボディの外周の周りに存在する分離領域とを含む、ステップと、
半導体ボディの部分の上を覆うようにゲート構造体を形成するステップと、
前記ゲート構造体に当接した状態で、半導体ボディの上に誘電体スペーサを形成するステップであって、半導体ボディの残りの部分が露出される、ステップと、
半導体ボディの残りの部分上にシリサイドを形成するステップと、
シリサイドに隣接した誘電体スペーサの部分を除去し、ゲート構造体とシリサイドとの間の半導体ボディの上面の部分を露出させるステップと
を含む。
別の例においては、半導体デバイスを形成する方法は、
絶縁層の上を覆うように配置された半導体層を含む基板を準備するステップであって、半導体層は、半導体ボディと、半導体ボディの外周の周りに存在する分離領域とを含む、ステップと、
半導体ボディの部分の上を覆うようにゲート構造体を形成するステップと、
ゲート構造体の上を覆うように、かつ、ゲート構造体の下にある半導体ボディの上面の部分と隣接した半導体ボディの上面の部分の上に、誘電体層を形成するステップと、
誘電体層の部分を除去するステップであって、誘電体層の残りの部分はゲート構造体の側壁上に配置される、ステップと、
誘電体層の残りの部分に隣接した半導体ボディ上にシリサイドを形成するステップと
を含む。
絶縁層の上を覆うように配置された半導体層を含む基板を準備するステップであって、半導体層は、半導体ボディと、半導体ボディの外周の周りに存在する分離領域とを含む、ステップと、
半導体ボディの部分の上を覆うようにゲート構造体を形成するステップと、
ゲート構造体の上を覆うように、かつ、ゲート構造体の下にある半導体ボディの上面の部分と隣接した半導体ボディの上面の部分の上に、誘電体層を形成するステップと、
誘電体層の部分を除去するステップであって、誘電体層の残りの部分はゲート構造体の側壁上に配置される、ステップと、
誘電体層の残りの部分に隣接した半導体ボディ上にシリサイドを形成するステップと
を含む。
以下の詳細な説明は、一例として与えられ、本発明をそれだけに限定することを意図するものではなく、同じ参照番号が同じ要素及び部品を示す添付の図面と併せて最も良く理解されるであろう。
ここに本発明の詳細な実施形態が開示されるが、開示される実施形態は、種々の形態で具体化することができる本発明を例証するものにすぎないことを理解すべきである。さらに、本発明の種々の実施形態と関連して与えられる例の各々は、例証となることが意図され、制限することを意図するものではない。さらに、図面は必ずしも縮尺通りではなく、特定の構成要素の細部を示すために、幾つかの特徴を誇張していることがある。従って、ここで開示される具体的な構造上及び機能上の詳細は、制限として解釈されるべきではなく、本発明を様々に用いるために当業者に教示するための代表的な基礎として解釈されるべきである。
本発明の実施形態は、半導体デバイスへのボディ・コンタクトに関する新規な方法及び構造体に関し、本発明のボディ・コンタクトは、寄生抵抗及びゲート漏れを低減させる。以下の構造体及び方法を説明するとき、特に指定のない限り、以下の用語は以下の意味を有する。
ここで用いられる「半導体ボディ」とは、ドープされた、即ち、その中にドーパントが導入された真性半導体材料を指し、真性半導体材料とは異なる電気的特性が与えられる。ドーピングは、真性半導体にドーパント原子を付加し、真性半導体の電子キャリア濃度及び正孔キャリア濃度を変えること含む。外因性半導体における支配的なキャリア濃度により、ｐ型半導体又はｎ型半導体のいずれかとして分類される。
ここで用いられる「Ｐ型」とは、ホウ素、アルミニウム、又はガリウムのような、真性半導体に価電子の欠乏を生じさせる三価の不純物を真性Ｓｉ基板に添加することを指す。
ここで用いられる「Ｎ型」とは、アンチモン、ヒ素、又はリンのドーパントのような、真性半導体基板に自由電子を与える五価の不純物を真性Ｓｉ基板に添加することを指す。
ここで用いられる「ドーパント領域」とは、材料の導電率がｎ型ドーパント又はｐ型のドーパントに依存している、半導体ボディの部分を指す。
「ボディ・コンタクト」は、半導体ボディへの導電性構造体であり、デバイスのソース領域及びドレイン領域の上を覆うようには存在してはいない。ボディ・コンタクトは、電気的に接触される。
ここで用いられる「ドレイン」という用語は、電界効果トランジスタ内のチャネルの端部に配置された、半導体基板内のドープされた領域を意味し、そこで、キャリアはトランジスタの中から外にドレインを通って流れる。
ここで用いられる「ソース」という用語は、大部分のキャリアがチャネル内に流れ込む、ドープされた領域である。
ここで用いられる「チャネル」という用語は、トランジスタが作動されたときに導電性になる、金属酸化膜半導体トランジスタのソースとドレインとの間の領域である。
「ゲート構造体」は、電界効果トランジスタ（ＦＥＴ）のような半導体デバイスの出力電流（即ち、チャネル内のキャリアの流れ）を制御するために用いられる構造体を意味する。
ここで用いられる「ゲート誘電体」とは、半導体デバイスの基板とゲート導体との間の絶縁体の層である。
ここで用いられる「金属」は、金属原子が金属結合の力で互いに保持され、金属の伝導帯及び価電子帯のエネルギー帯構造が重なり合い、よって、エネルギーがない、導電性材料である。
ここで用いられる「絶縁」及び／又は「誘電体」は、約１０−１０（Ω・ｍ）−１より小さい室温導電率を有する材料を示す。
「異方性エッチング」は、エッチングされる表面に対して垂直な方向のエッチング速度が、エッチングされる表面に対して平行な方向におけるよりも大きい、材料除去プロセスを示す。
本開示を通して用いられる「導電性の」及び／又は「電気的に連通する」は、１０−８（Ω・ｍ）−１より大きい室温導電率を有する材料を意味する。
以下の説明のために、「上側（upper）」、「下側（lower）」、「右（right）」、「左（left）」、「垂直方向（vertical）」、「水平方向(horizontal)」、「上部（top）」、「下部（bottom）」及びこれらの派生語は、図面の図において配向されるように本発明に関連するものとする。さらに、層、領域、又は基板としての要素が、別の要素の「上に（atop）」若しくは「上方に（over）」、又は「上を覆う（overlying）」、或いは「下方に（below）」、又は「下にある（underlying）」（ある）ものとして言及されるとき、その要素が、他の要素の直接上にあってもよく、又は、介在する要素が存在してもよいことが理解されるであろう。対照的に、要素が、別の要素の「直接上に（directly
on）」又は「直接上方に（directly over）」、又は別の要素と「直接物理的に接触している」（ある）ものとして言及されるとき、介在する要素は存在しない。
on）」又は「直接上方に（directly over）」、又は別の要素と「直接物理的に接触している」（ある）ものとして言及されるとき、介在する要素は存在しない。
本明細書における「１つの実施形態」、「一実施形態」、「一例」等への言及は、説明される実施形態が、特定の特徴、構造、又は特性を含み得るが、必ずしも全ての実施形態が、その特定の特徴、構造、又は特性を含むとは限らないことを示す。さらに、このような語句が、必ずしも同じ実施形態に言及しているとは限らない。さらに、特定の特徴、構造、又は特性が一実施形態と関連して説明されたとき、明示的に記載されても、されなくても、そのような特徴、構造、又は特性を他の実施形態と関連して行うことは、当業者の知識の範囲内にあると言える。
図１（Ａ）及び図１（Ｂ）は、本発明による、半導体デバイス１００の１つの実施形態を示す。半導体デバイス１００は、絶縁層４の上を覆うように配置された半導体層６を含む基板５を含むことができる。示されるような半導体層６は、半導体ボディ１０を含む。分離領域１１もまた、半導体ボディ１０の外周の周りに示される。つまり、分離領域１１は、半導体ボディ１０に横方向に当接している。本発明の構造体はまた、基板５の半導体層６の上を覆うゲート構造体５０を含むことができる。ゲート構造体５０は、半導体ボディ１０の上面の第１の部分１５、及び、非シリサイド半導体領域７０によって半導体ボディ１０の第１の部分１５から分離される半導体ボディ１０の第２の部分２５と直接物理的に接触しているシリサイド・ボディ・コンタクト６０上に存在することができる。
図１（Ｂ）に示されるように、基板５は、半導体オン・インシュレータ基板としてもよい。半導体ボディ１０の上面に存在するゲート構造体５０は、半導体ボディ１０の上面の一部上に存在するゲート誘電体５１と、ゲート誘電体５１の上に存在するゲート導体５２とを含むことができる。ゲート・コンタクト・シリサイド５３は、ゲート導体５２の上に存在することができる。
ゲート構造体５０は、シリサイド・ボディ・コンタクト６０に最も近接したゲート構造体５０の部分の反対側にある、分離領域１１の表面の上に延びる部分を含むことができる。分離領域１１の上を覆うゲート構造体５０の部分は、約５ｎｍから約３０ｎｍまでの範囲にわたる寸法Ｄ１を有することができる。１つの実施形態においては、分離領域１１の上を覆うゲート構造体５０の部分は、実質的に同一平面上にある側壁Ｓ１を含む。実質的に同一平面上にある垂直側壁Ｓ１を説明するために用いられる「同一平面上にある」という用語は、ゲート誘電体５１の側壁が、ゲート導体５２の側壁と位置合わせされて平坦な表面を形成することを意味する。ゲート誘電体５１は、典型的には、第１の幅Ｗ１を有し、ゲート導体５２は第２の幅Ｗ２を有し、第１の幅Ｗ１は第２の幅Ｗ２より広い。
誘電体スペーサ４５ｂが、シリサイド・ボディ・コンタクト６０に最も近接したゲート構造体５０の部分の反対側にある、ゲート構造体５０の側壁Ｓ１に当接した状態で存在し得る。
シリサイド・ボディ・コンタクト６０は、半導体ボディ１０の第２の部分２５の上面上に存在することができ、シリサイド・ボディ・コンタクト６０を形成するシリサイド化プロセス中に消費される半導体ボディ１０の深さまで延びる。シリサイド・ボディ・コンタクト６０は、半導体ボディ１０のソース領域１０１、ドレイン１０２領域及びチャネル領域に隣接した半導体ボディ１０の部分上に配置することができる。シリサイド・ボディ・コンタクト６０は、ＮｉＳｉ２、ＴｉＳｉ２、ＣｏＳｉ２、ＭｏＳｉ２、ＰｔＳｉ２、ＴａＳｉ２、ＷＳｉ、又はそれらの組み合わせから成ることが可能である。
半導体ボディ１０の第２の部分２５から半導体ボディ１０の第１の部分１５を分離する非シリサイド半導体領域７０は、ｐ型半導体領域とすることができる。非シリサイド半導体領域７０は、約５ｎｍから約１００ｎｍまでの範囲にわたる幅Ｗ４を有することができる。１つの実施形態においては、非シリサイド半導体領域７０は、約１０ｎｍから約５０ｎｍまでの範囲にわたる幅Ｗ４を有することができる。更に別の実施形態においては、非シリサイド半導体領域７０は、約１０ｎｍから約２０ｎｍまでの範囲にわたる幅Ｗ４を有することができる。
図２（Ａ）及び図２（Ｂ）は、誘電体スペーサ８０が非シリサイド半導体領域７０の上に存在する、本発明の半導体デバイスの一実施形態を示す。
ここで、図１（Ａ）−図１（Ｂ）に示される種々の構成要素、及び、これらを形成するのに用いることができる方法の１つの実施形態が、図３（Ａ）−図１０Ｂを参照してより詳細に説明される。
図３（Ａ）−図５（Ｂ）は、図１（Ａ）−図１（Ｂ）に示される半導体デバイス１００に類似した半導体デバイスを形成する１つの方法を示す。半導体デバイスを形成する方法は、半導体ボディ１０を含む、絶縁層４の上を覆うように配置された半導体層６を含む基板５を準備することから開始することができる。分離領域１１が、半導体ボディ１０の外周の周りに存在する。次のプロセス・ステップにおいて、ゲート構造体５０が、半導体ボディ１０の部分の上を覆うように形成される。ゲート構造体５０は、半導体ボディ１０の部分の上面上に存在するゲート誘電体５１と、ゲート誘電体５１の上を覆うように存在するゲート導体５２とを含むことができる。その後、誘電体スペーサ４５ａ、４５ｂが、ゲート構造体５０に当接した状態で半導体ボディ１０の上に形成され、半導体ボディ１０の残りの部分が露出される。次のプロセス・ステップにおいて、半導体ボディ１０の残りの部分上に、シリサイド・ボディ・コンタクト６０が形成される。その後、シリサイド・ボディ・コンタクト６０に隣接した誘電体４５ａの部分を除去し、ゲート構造体５０とシリサイド・ボディ・コンタクト６０との間の、半導体ボディ１０の上面の部分を露出させる。
図３（Ａ）及び図３（Ｂ）を参照すると、基板５の上にゲート構造体５０を含む最初の構造体の一例が示される。基板５は、絶縁層４の上に半導体層６を含むことができる。基板５は、シリコン・オン・インシュレータ基板とすることができ、ここで、ＳＯＩ基板の上側Ｓｉ含有層により半導体層６が提供され、ＳＯＩ基板の埋込み絶縁層により絶縁層４が提供される。基板５は、以下、ＳＯＩ基板５と呼ばれ、半導体層６は、以下、上側Ｓｉ含有層６と呼ばれ、絶縁層４は、以下、埋込み絶縁層４と呼ばれる。
１つの実施形態において、ＳＯＩ基板５は、下部Ｓｉ含有層（図示せず）と、下部Ｓｉ含有層の上面上に配置された、酸化物又は窒化物などの埋込み絶縁層４と、埋込み絶縁層４上に配置された上側Ｓｉ含有層６（ＳＯＩ層６とも呼ばれる）とを含む。「Ｓｉ含有層」という用語は、シリコンを含む何らかの材料を示す。Ｓｉ含有材料の説明に役立つ実例は、これらに限られるものではないが、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、ポリシリコン即ちポリＳｉ、エピタキシャル・シリコン即ちエピＳｉ、アモルファス・シリコン即ちａ：Ｓｉ、及びそれらの多層構造を含む。
基板５の上側Ｓｉ含有層６は、ｎ型ドーパント又はｐ型ドーパントを含むことができるドープされた層とすることができる。ＳＯＩ基板５の形成の前又は後に、ドーパントをＳＯＩ層６内に導入することができる。上側Ｓｉ含有層６内のドーパント濃度は、約１×１０１７原子／ｃｍ３から約１×１０１９原子／ｃｍ３までの範囲にわたることができる。１つの実施形態においては、ＳＯＩ層６の第１の部分１５は、ｎ型ドーパント即ちｎ＋ドーパントでドープされ、ＳＯＩ層６の第１の部分１５は、デバイスのソース領域１０１及びドレイン領域１０２を含む。別の実施形態においては、ＳＯＩ層６の第２の部分２５が、ｐ型ドーパント即ちｐ＋ドーパントでドープされ、上側Ｓｉ含有層６の第２の部分２５は、後に形成されるデバイスへのシリサイド・ボディ・コンタクト６０を含む。更に別の実施形態においては、非シリサイド半導体領域を形成するように引き続き処理される上側Ｓｉ含有層６の部分が、ｐ型ドーパント即ちｐ＋ドーパントでドープされる。
ＳＯＩ基板５の上側Ｓｉ含有層６は、約１０ｎｍから約１０００ｎｍまでの範囲にわたる厚さを有することができる。別の実施形態においては、ＳＯＩ基板５の上側Ｓｉ含有層６は、約５０ｎｍから約５００ｎｍまでの範囲にわたる厚さを有することができる。埋込み絶縁層４の厚さは、約１００ｎｍから約１０００ｎｍまでの範囲にわたることができる。別の実施形態においては、埋込み絶縁層４は、約１２０ｎｍから約２００ｎｍまでの範囲にわたる厚さを有する。
ＳＯＩ基板５は、層転写プロセス又は接合プロセスを用いて形成することができる。別の実施形態においては、典型的には酸素又は窒素のイオンをバルクＳｉ含有基板内に注入し、次いで、埋込み絶縁層４を形成することができる条件下で、注入されたイオンを含む基板をアニールする、ｓｅｐａｒａｔｉｏｎ ｂｙ ｉｍｐｌａｎｔｅｄ ｏｘｙｇｅｎ（ＳＩＭＯＸ）と呼ばれる技術を用いることができる。
基板５を準備した後、典型的には、熱酸化プロセスによって、ＳＯＩ基板５の上側露出面上に、パッド酸化物層（図示せず）が形成される。パッド酸化物層は、化学気相堆積（ＣＶＤ）、プラズマ支援化学気相堆積、蒸着、又は溶液堆積等の堆積プロセスによって形成することもできる。本発明のこの時点で形成されたパッド酸化物層は、典型的には、約５ｎｍから約２０ｎｍまでの範囲にわたる厚さを有する。パッド酸化物層が省略された本発明の実施形態が考慮された。
次のプロセス・ステップにおいて、パッド酸化物層の表面上にハードマスク（図示せず）を形成し、次いで、リソグラフィ及びエッチングを用いることによって、ＳＯＩ基板５内に分離領域１１を形成することができる。本発明に用いられるリソグラフィ・ステップは、ハードマスク材料層にフォトレジスト（図示せず）を適用し、フォトレジストを放射のパターン（本件の場合、トレンチ・パターンが用いられる）に露光させ、従来のレジスト現像液を用いてパターンをフォトレジスト内に現像することを含むことができる。トレンチ・パターンを最初にハードマスク内に、次にパッド酸化物層及びＳＯＩ基板５内に転写するのに用い得るエッチング・ステップは、反応性イオン・エッチング、イオンビーム・エッチング、プラズマ・エッチング、レーザ・アブレーション、又はそれらのいずれかの組み合わせのような任意の乾式エッチング・プロセスを含む。ＳＯＩ基板５内にトレンチを形成するために、１つの実施形態においては単一のエッチング・プロセスを用いることができ、又は別の実施形態においては１つより多いエッチング・プロセスを用いることができる。ハードマスク内にパターンを転写した後、典型的には、構造体からフォトレジストが除去され、次いで、エッチング・マスクとしてハードマスクを用いてパターン転写が続く。１つの実施形態においては、形成されるトレンチの深さは、ＳＯＩ基板５のＳＯＩ層６内で停止してもよく、又は別の実施形態においては、トレンチの深さは、埋込み絶縁層４まで延びることができる。
ＳＯＩ基板５内にトレンチを形成した後、堆積プロセスを用いて、トレンチが、高密度プラズマ（ＨＤＰ）酸化物又はＴＥＯＳ（テトラエチルオルトシリケート）のようなトレンチ誘電体材料で充填される。充填されたトレンチは、構造体内に、種々のデバイス領域を互いから分離するように働く分離領域１１を形成する。本発明の幾つかの実施形態においては、トレンチ充填材料で充填する前に、ＳｉＯ２又はＳｉ３Ｎ４のようなライナ材料で、トレンチの壁の内側が覆われる。充填プロセスの後、構造体上に、平坦化プロセス及び／又は緻密化を行うことができる。平坦化プロセスは、ハードマスク上で停止することができ、その後、構造体からハードマスク材料を選択的に除去するエッチング・プロセスを用いることによって、ハードマスクを除去することができる。パッド酸化物層が存在する本発明の実施形態においては、酸化物を除去する際に高度に選択的な剥離プロセスを用いて、基板５の表面からパッド酸化物層を除去することができる。
更に図３（Ａ）及び図３（Ｂ）を参照すると、堆積プロセス、フォトリソグラフィ・プロセス及び選択的エッチング・プロセスを用いて、ゲート構造体５０を形成することができる。ゲート構造体５０は、ゲート誘電体５１の上にゲート導体５２を含む。１つの実施形態においては、ゲート導体５２の材料はポリシリコンである。別の実施形態においては、ゲート導体５２は、元素状金属、金属合金、金属シリサイド、又は他の導電性材料から成ることができる。ゲート導体５２層は、プラズマ強化化学気相堆積のような化学気相堆積、或いは、めっき又はスパッタリングのような物理気相堆積を用いて形成することができる。ゲート導体５２層は、約１０ｎｍから約１００ｎｍまでの範囲にわたる厚さを有することができる。
ゲート誘電体５１は、ＳｉＯ２又はＳｉＯＮのような低ｋ誘電体材料（４．０以下の誘電率を有する）としてもよく、或いは、Ｔａ、Ｚｒ、Ａｌ、又はそれらの組み合わせの酸化物のような高ｋ誘電体（約４．０より大きい誘電率を有する）としてもよい。Ｈｆ含有高ｋ誘電体も考慮され、本発明の範囲内にある。ゲート誘電体層５１の厚さは、典型的には、約１ｎｍから約１０ｎｍまでである。より典型的には、ゲート誘電体層５１は、約１．５ｎｍから約２．５ｎｍまでの厚さを有する。ゲート誘電体５１は、化学気相堆積のような堆積法を用いて形成することができる。熱酸化のような熱成長法を用いて、ゲート誘電体層８を形成することもできる。
ゲート構造体５０は、フォトリソグラフィ及びエッチング処理ステップを用いて、ゲート誘電体５１及びゲート導体５２の材料層から形成することができる。例えば、エッチングされる表面にフォトレジストを適用し、フォトレジストを放射のパターンに露光させ、次いで、従来のレジスト現像液を用いてフォトレジスト内にパターンを現像することによって、パターンが生成される。フォトレジストのパターン形成が完了すると、フォトレジストで覆われている区域を保護しながら、保護されていない領域を除去する選択的エッチング・プロセスを用いて、露出された領域を除去する。
図４（Ａ）及び図４（Ｂ）は、本発明の１つの実施形態による、ゲート構造体５０の側壁Ｓ１、Ｓ２に隣接した誘電体スペーサ４５ａ、４５ｂの形成を示す。誘電体スペーサ４５ａ、４５ｂは、酸化物材料、窒化物材料、又は酸窒化物材料から成ることができる。誘電体スペーサ４５ａ、４５ｂは、典型的には、窒化シリコンから成り、ゲート導体５２の側壁と直接物理的に接触した状態で形成される。誘電体スペーサ４５ａ、４５ｂは、堆積プロセス及びエッチング・プロセスを用いて形成することができ、約２ｎｍから約７０ｎｍまでの範囲にわたる幅Ｗ３を有することができる。別の実施形態においては、誘電体スペーサ４５ａ、４５ｂは、堆積プロセス及びエッチング・プロセスを用いて形成することができ、約６ｎｍから約３０ｎｍまでの範囲にわたる幅Ｗ３を有することができる。誘電体スペーサ４５ａ、４５ｂの厚さは、後に形成されるシリサイド・ボディ・コンタクト６０とゲート構造体５０との間の分離の寸法を決定づけるように選択することができる。
誘電体スペーサ４５ａ、４５ｂを形成する前に、ゲート構造体５０の側壁上に、薄いスペーサ（図示せず）を形成することができる。誘電体スペーサ４５ａ、４５ｂが窒化シリコンから成る１つの実施形態においては、誘電体スペーサ４５ａ、４５ｂを形成する前に、ゲート構造体５０の側壁上に、共形の（conformal）堆積プロセスを用いて、酸化物から成る薄いスペーサを形成することができる。薄いスペーサは、熱酸化を用いて形成することができ、約１ｎｍから約５ｎｍまでの範囲にわたる厚さを有することができる。
次のプロセス・ステップにおいて、スペーサ４５ａ、４５ｂ又はゲート構造体５０で覆われていない半導体ボディ１０の上面の部分上に、シリサイド・ボディ・コンタクト６０を提供するシリサイドが形成される。シリサイドの形成は、典型的には、Ｓｉ含有材料の表面上に、高融点金属のような金属層を堆積させることを含む。金属層は、めっき又はスパッタリングなどの物理気相堆積（ＰＶＤ）を用いて堆積させてもよく、或いは、化学気相堆積（ＣＶＤ）を用いて堆積させてもよい。金属層は、Ｎｉ、Ｔｉ、Ｃｏ、Ｍｏ、Ｐｔ、Ｔａ、Ｗ、又はそれらの組み合わせから成ることができる。堆積に続いて、次に、これに限られるものではないが、高速熱アニールのような従来のプロセスを用いるアニール・ステップを構造体に施す。熱アニール中、堆積された金属はＳｉと反応し、金属シリサイドとも呼ばれる金属半導体合金を形成する。１つの実施形態においては、シリサイド、即ちシリサイド・ボディ・コンタクト６０は、ＮｉＳｉ２、ＴｉＳｉ２、ＣｏＳｉ２、ＭｏＳｉ２、ＰｔＳｉ２、ＴａＳｉ２、ＷＳｉ、又はそれらの組み合わせから成ることができる。ゲート導体５２の上に、ゲート・コンタクト・シリサイド５３を形成することもできる。熱アニールに続いて、選択的エッチング・プロセスを用いて、金属層の未反応の部分を除去することができる。
また、図４（Ａ）及び図４（Ｂ）は、シリサイド・ボディ・コンタクト６０に隣接した誘電体スペーサ４５ａ、４５ｂの部分を除去するためにフォトレジスト・マスク９０を形成し、ゲート構造体５０とシリサイド・ボディ・コンタクト６０との間に存在する半導体ボディ１０の上面を露出させる、１つの実施形態を示す。誘電体スペーサ４５ａ、４５ｂの部分を除去するステップは、ゲート構造体５０の上を覆うフォトレジスト・マスク９０を形成し、除去されるべき誘電体スペーサ４５ａ、４５ｂの部分を露出させて、ゲート構造体５０とシリサイド・ボディ・コンタクト６０との間の半導体ボディ１０の上面を露出させることを含むことができる。
このプロセス・ステップ中に露出される半導体ボディ１０の上面の部分は、半導体ボディ１０の第２の部分２５から半導体ボディ１０の第１の部分１５を分離する非シリサイド半導体領域７０に対応することが留意される。フォトマスク９０はまた、ゲート構造体５０の部分を露出させることもできる。１つの実施形態においては、ゲート構造体５０の露出された部分は、フォトレジスト・マスク９０によって露出された誘電体スペーサ４５ａ、４５ｂの部分４５ｂに隣接したゲート構造体５０の側壁から測定されたとき、約２ｎｍから約６０ｎｍまでの範囲にわたる長さを有する。別の実施形態においては、ゲート構造体５０の露出された部分は、フォトレジスト・マスク９０によって露出された誘電体スペーサ４５ａ、４５ｂの部分４５ｂに隣接したゲート構造体５０の側壁から測定されたとき、約５ｎｍから約２０ｎｍまでの範囲にわたる長さを有する。
フォトレジスト・マスク９０を生成するためのプロセス・シーケンスは、スピン・コーティング又は類似したプロセスを介して、エッチングされる表面の上にフォトレジスト材料の層を堆積させることから開始することができる。フォトレジスト材料は、炭素、酸素及び種々の無機材料を含む誘電体から成ることができる。フォトレジスト層の適用に続いて、フォトレジストは、加熱によってフォトレジスト層の溶剤が蒸着される半焼成（soft-baked）が、フォトレジストに施される。
次のプロセス・ステップにおいて、次に、フォトリソグラフィ及び現像プロセス・ステップを用いて、フォトレジストの層がパターン形成され、フォトレジスト・マスク９０を形成する。具体的には、レチクル又はフォトマスクを用いてパターンを形成し、該パターンをフォトレジストの層の表面内に転写することができる。最初に、レチクル又はフォトマスク上のパターンが、エッチングされる表面のフォトレジスト層の上に転写され、ここで、光がレチクルの不透明なパターンを通過し、フォトレジスト層上にパターン形成されたイメージを生成する。フォトレジスト層は、光感受性又は放射線感受性材料であり、露光により、フォトレジスト構造の変化が引き起こされる。例えば、露光は、フォトレジストの露出された部分を可溶な状態から不溶な状態に変えることができる。
露光に続いて、化学溶剤などのレジスト現像液を用いて、パターンを現像する。現像液は、レジスト層内に、レチクルの不透明なパターンに対応する孔を残す。ネガ型レジストと一般的に呼ばれる代替的なレジスト戦略は、マスク上のものとは反対側のレジスト内にパターンを残すものである。パターンの現像は、これらに限られるものではないが、連続的なスプレー現像及びパドル現像を含む現像技術を用いて行なわれる。現像に続いて、シリサイド・ボディ・コンタクト６０に隣接した誘電体スペーサ４５ａの部分が露出され、フォトレジスト層の残りの部分が、シリサイド・ボディ・コンタクト６０及びゲート構造体５０の少なくとも一部の上を覆うように存在する。
図５（Ａ）及び図５（Ｂ）は、シリサイド・ボディ・コンタクト６０に隣接した誘電体スペーサ４５ａ、４５ｂの部分４５ａを除去し、非シリサイド半導体領域７０に対応する半導体ボディ１０の上面を露出し、ゲート構造体５０からシリサイド・ボディ・コンタクト６０を分離する、エッチング・ステップを示す。エッチング・プロセスは、選択的エッチングとすることができる。ここで用いられる、材料除去プロセスに関連した「選択的な」という用語は、第１の材料に関する材料除去速度が、材料除去プロセスを適用する構造体の少なくとも別の材料に関する除去速度よりも速いことを示す。シリサイド・ゲート・コンタクト５３が存在する１つの実施形態においては、エッチング・ステップは、フォトレジスト・エッチング・マスク９０、シリサイド・ゲート・コンタクト５３、半導体ボディ１０に対して選択的に、誘電体スペーサ４５ａの露出された部分を除去する。誘電体スペーサ４５ａが窒化シリコンから成るとき、選択的エッチング・プロセスのエッチング化学物質は、湿式熱リン酸、或いは、ＣＨ３、ＣＨ４、又はＮＦ３を含むことができるエッチング化学物質を用いる反応性イオン・エッチングを含むことができる。次のプロセスにおいて、選択的エッチング・ステップを行い、フォトレジスト・マスク９０、ゲート誘電体５１及び半導体ボディ１０に対して選択的に、シリサイド・ゲート・コンタクト５３の露出された部分、及び、シリサイド・ゲート・コンタクト５３の露出された部分の下にあるゲート導体５２の部分を除去する。シリサイド・ゲート・コンタクト５３がＮｉＳｉ２から成り、ゲート導体５２がシリコンから成り、ゲート誘電体５１がＳｉＯ２から成るとき、選択的エッチング化学物質は、ＨＢｒ／Ｏ２から成ることができる。
エッチング・プロセスは、反応性イオン・エッチング（ＲＩＥ）のような異方性エッチング・プロセスとすることができる。反応性イオン・エッチングは、エッチング中、エッチングされる表面がＲＦ出力の電極上に配置される、プラズマ・エッチングの形態であり、エッチングされる表面は、プラズマからエッチングされる表面に向けて抽出されるエッチング種を加速させる電位を帯び、化学エッチング反応は、その表面に対して垂直な方向に行なわれる。次のプロセス・ステップにおいては、酸素アッシングのような剥離プロセスを用いて、フォトレジスト・マスク９０を除去し、図１（Ａ）及び図１（Ｂ）に示される最終的な構造体を提供することができる。
図６（Ａ）−図９（Ｂ）は、図２（Ａ）−図２（Ｂ）に示される半導体デバイスと類似した半導体デバイス１００を形成する方法の１つの実施形態を示す。半導体デバイスを形成する方法は、絶縁層４の上を覆うように配置された半導体層６を含む基板５を準備することから開始することができる。基板の半導体層６は、半導体ボディ１０を含むことができる。半導体ボディ１０の外周の周りに、分離領域１１が存在する。その後、半導体ボディ１０の部分の上を覆うように、ゲート構造体５０を形成することができる。ゲート構造体５０は、半導体ボディ１０の部分の上面上に存在するゲート誘電体５１と、ゲート誘電体５１の上を覆うように存在するゲート導体５２とを含むことができる。次のステップにおいて、ゲート構造体５０の上を覆うように、かつ、ゲート構造体５０の下にある半導体ボディ１０の上面の部分に隣接した半導体ボディの上面の部分の上に、誘電体層５５を形成することができる。次いで、誘電体層５５の部分を除去することができ、ここで、誘電体層５５の残りの部分５６が、ゲート構造体５０の側壁Ｓ２上に配置される。その後、誘電体層５５の残りの部分５６に隣接した半導体ボディ１０上にシリサイド・ボディ・コンタクト６０を形成することができる。
誘電体層５５の部分を除去するステップは、除去される誘電体層５５の部分を露出させるフォトレジスト・エッチング・マスク９５を形成し、誘電体層の露出された部分をエッチングすることを含むことができ、ゲート構造体５０の側壁Ｓ２上に配置された誘電体層の残りの部分５６を形成するために、エッチング・マスク９５の下にある誘電体層５５の部分が保護される。
図６（Ａ）及び図６（Ｂ）は、図３（Ａ）に示される構造体の上に誘電体層５５を形成し、続いてフォトレジスト・マスク９５を形成することを示す。図３（Ａ）に対応する上記の説明は、本発明の本実施形態にも適用可能であることが留意される。
誘電体層５５は、酸化物、窒化物、又は酸窒化物から成ることができる。誘電体層５５は、応力誘起材料とすることができる。一例においては、誘電体層５５は、窒化シリコンから成る。誘電体層５５は、プラズマ強化化学気相堆積のような化学気相堆積、又は熱成長を用いて形成することができる。１つの実施形態においては、誘電体層５５は、約１０ｎｍから約１００ｎｍまでの範囲にわたる厚さを有する。別の実施形態においては、誘電体層５５は、約３０ｎｍから約６０ｎｍまでの範囲にわたる厚さを有する。
フォトレジスト・マスク９５は、フォトリソグラフィ及び現像プロセス・ステップを用いて形成することができる。エッチングされる表面にフォトレジスト層を適用し、フォトレジスト層を放射のパターンに露光させ、次いで、レジスト現像液を用いてフォトレジスト内にパターンを現像することによって、パターンが生成される。フォトレジスト層のパターン形成が完了すると、フォトレジスト層で覆われた区域が保護され、誘電体層５５の露出された領域が除去される。
図７（Ａ）及び図７（Ｂ）は、誘電体層５５をエッチングし、ハードマスクを形成することを示す。フォトレジスト・マスク９５によって露光された誘電体層５５の部分を除去するエッチング・ステップは、フォトレジスト・マスク９５、ゲート導体５２及び半導体ボディ１０に対して選択的に、誘電体層５５の露光された部分を除去する選択的エッチング・ステップとすることができる。誘電体層５５が窒化シリコンから成るとき、選択的エッチング・プロセスのエッチング化学物質は、湿式熱リン酸、或いは、ＣＨ３、ＣＨ４、又はＮＦ３を含むことができるエッチング化学物質を用いる反応性イオン・エッチングを含むことができる。エッチング・プロセスは、異方性エッチング・プロセスとすることができ、反応性イオン・エッチング（ＲＩＥ）を含むことができる。次のプロセスにおいて、酸素アッシングのような剥離プロセスを用いて、フォトレジスト・マスク９５が除去される。
図８（Ａ）及び図８（Ｂ）は、ゲート構造体５０の側壁Ｓ２に当接する誘電体層の残りの部分５６に隣接した半導体ボディ１０の上面の上にシリサイド・ボディ・コンタクト６０を形成し、ゲート導体５２の上面の上を覆う誘電体層５５の残りの部分に隣接したゲート導体５２の露出された部分の上にシリサイド・ゲート・コンタクト５３を形成することを示す。シリサイド・ボディ・コンタクト６０及びシリサイド・ゲート・コンタクト５３を提供するシリサイドは、誘電体層５５の残りの部分５６で覆われていない、半導体ボディ１０及びゲート導体５２の上面上に配置することができる。シリサイドの形成は、典型的には、Ｓｉ含有材料の表面の上に、高融点金属のような金属層を堆積させることを含む。金属層は、めっき又はスパッタリングなどの物理気相堆積（ＰＶＤ）を用いて堆積させることができ、或いは、化学気相堆積（ＣＶＤ）を用いて堆積させることができる。金属層は、Ｎｉ、Ｔｉ、Ｃｏ、Ｍｏ、Ｐｔ、Ｔａ、Ｗ、又はそれらの組み合わせから成ることができる。堆積に続いて、次に、これに限られるものではないが、高速熱アニールのような従来のプロセスを用いるアニール・ステップを構造体に施す。熱アニール中、堆積された金属はＳｉと反応し、金属シリサイドとも呼ばれる金属半導体合金を形成する。１つの実施形態においては、シリサイド、即ちシリサイド・ボディ・コンタクト６０及びシリサイド・ゲート・コンタクト５３は、ＮｉＳｉ２、ＴｉＳｉ２、ＣｏＳｉ２、ＭｏＳｉ２、ＰｔＳｉ２、ＴａＳｉ２、ＷＳｉ、又はそれらの組み合わせから成る。
図９（Ａ）及び図９（Ｂ）は、ゲート構造体５０の側壁Ｓ２上に配置された誘電体層の残りの部分５６をくぼませる（recess）ことを示す。誘電体層の残りの部分５６がシリサイド・ゲート・コンタクト５３に隣接したゲート構造体５０の上面から除去されるまで、残りの部分５６をくぼませることができる。選択的エッチング・プロセスを用いて、誘電体層５５の残りの部分５６をくぼませることができる。誘電体層５５の残りの部分５６は、ゲート導体５２、シリサイド・ゲート・コンタクト５３及びシリサイド・ボディ・コンタクト６０に対して選択的に誘電体層５５の材料を除去するエッチング化学物質を用いてくぼませられる。１つの実施形態においては、誘電体層５５の残りの部分５６は、約２ｎｍから約２０ｎｍまでの範囲にわたる高さまでくぼませられる。くぼませられた誘電体層の残りの部分５６は、以下、誘電体スペーサ８０と呼ばれる。
次のプロセス・ステップにおいて、異方性エッチング・ステップが、シリサイド・ゲート・コンタクト５３の下にはないゲート導体５２の部分を除去し、ここで、異方性エッチング・ステップは、反応性イオン・エッチングを含むことができる。異方性エッチング・ステップは、シリサイド・ゲート・コンタクト５３、シリサイド・ボディ・コンタクト６０、又は誘電体スペーサ８０を実質的にエッチングすることなくゲート導体５２を除去する、選択的エッチング化学物質を含むことができる。シリサイド・ボディ・コンタクト６０がＮｉＳｉ２から成り、シリサイド・ゲート・コンタクト５３がＮｉＳｉ２から成り、誘電体スペーサ８０が窒化シリコンから成り、ゲート導体５２がポリシリコンから成る、１つの実施形態においては、異方性エッチングは、ＣＦ３、ＣＨ４、及び／又はＮＦ３から成るエッチング化学物質を含む。図２（Ａ）及び図２（Ｂ）に示されるように、異方性エッチング・ステップは、ゲート誘電体５１の一部分を露出させることができる。
この時点で、ＢＥＯＬ（バックエンド・オブ・ザ・ライン）プロセスを実行し、図１（Ａ）−図２（Ｂ）に示される最終的な構造体を提供することができる。例えば、堆積及び平坦化によって、構造体の上に、ＢＰＳＧ（ホウ素ドープ・リン・シリケート・ガラス）のような絶縁材料の層を形成することができる。リソグラフィ及びエッチングによって絶縁層内にコンタクト開口部を形成し、その後、コンタクトの開口部を、例えばＣｕ、Ａｌ、Ｗ、ポリシリコン及び他の同様の導電性材料のような導電性材料で充填することができる。
本発明は、その好ましい実施形態に関して具体的に示され説明されたが、当業者であれば、本発明の精神及び範囲から逸脱することなく、形態及び細部における上記の及び他の変更を行い得ることを理解するであろう。従って、本発明は、説明され示された正確な形態及び細部に限定されるものではなく、添付の特許請求の範囲に含まれることが意図されている。
４：絶縁層
５：基板
６：半導体層
１０：半導体ボディ
１１：分離領域
１５：第１の部分
２５：第２の部分
４５ａ、４５ｂ、８０：誘電体スペーサ
５０：ゲート構造体
５１：ゲート誘電体
５２：ゲート導体
５３：シリサイド・ゲート・コンタクト
５５：誘電体層
６０：シリサイド・ボディ・コンタクト
７０：非シリサイド半導体領域
９０、９５：フォトレジスト・マスク
１００：半導体デバイス
１０１：ソース領域
１０２：ドレイン領域
５：基板
６：半導体層
１０：半導体ボディ
１１：分離領域
１５：第１の部分
２５：第２の部分
４５ａ、４５ｂ、８０：誘電体スペーサ
５０：ゲート構造体
５１：ゲート誘電体
５２：ゲート導体
５３：シリサイド・ゲート・コンタクト
５５：誘電体層
６０：シリサイド・ボディ・コンタクト
７０：非シリサイド半導体領域
９０、９５：フォトレジスト・マスク
１００：半導体デバイス
１０１：ソース領域
１０２：ドレイン領域
Claims (11)
- 半導体デバイスを形成する方法であって、
絶縁層の上を覆うように配置された半導体層を含む基板を準備するステップであって、
前記半導体層は、半導体ボディと、前記半導体ボディの外周の周りに存在する分離領域とを含む、ステップと、
前記半導体ボディの部分の上を覆うようにゲート構造体を形成するステップと、
前記ゲート構造体に当接した状態で、前記半導体ボディの上に誘電体スペーサを形成するステップであって、前記半導体ボディの残りの部分が露出される、ステップと、
前記半導体ボディの前記残りの部分上にシリサイドを形成するステップと、
前記シリサイドに隣接した前記誘電体スペーサの部分を除去し、前記ゲート構造体と前記シリサイドとの間の前記半導体ボディの前記上面の部分を露出させるステップとを含む方法。 - 前記半導体層の前記残りの部分上にシリサイドを形成するステップは、前記半導体層の前記残りの部分の上に金属層を堆積させ、アニールを行なって金属半導体合金を形成するステップを含む、請求項１に記載の方法。
- 前記金属層は、Ｎｉ、Ｔｉ、Ｃｏ、Ｍｏ、Ｐｔ、Ｔａ、Ｗ、又はそれらの組み合わせを含む、請求項２に記載の方法。
- 前記シリサイドに隣接した前記誘電体スペーサの前記部分を除去し、前記ゲート構造体と前記シリサイドとの間の前記半導体ボディの前記上面の部分を露出させるステップは、
前記ゲート構造体の上を覆うようにフォトレジスト・マスクを形成し、除去される前記誘電体スペーサの前記部分を露出させ、前記ゲート構造体と前記シリサイドとの間の前記半導体ボディの前記上面を露出させるステップと、
前記フォトレジスト・マスクに対して選択的にエッチングするステップと、
前記フォトレジスト・マスクを除去するステップと
を含む、請求項１に記載の方法。 - 前記フォトレジスト・マスクは前記ゲート構造体の部分を露出させ、前記フォトレジスト・マスクに対して選択的にエッチングする前記ステップは、前記ゲート導体の露出された部分を除去する、請求項２に記載の方法。
- 半導体デバイスを形成する方法であって、
絶縁層の上を覆うように配置された半導体層を含む基板を準備するステップであって、前記半導体層は、半導体ボディと、前記半導体ボディの外周の周りに存在する分離領域とを含む、ステップと、
前記半導体ボディの部分の上を覆うようにゲート構造体を形成するステップと、
前記ゲート構造体の上を覆うように、かつ、前記ゲート構造体の下にある前記半導体ボディの前記上面の前記部分と隣接した前記半導体ボディの前記上面の部分の上に、誘電体層を形成するステップと、
前記誘電体層の部分を除去するステップであって、前記誘電体層の残りの部分は前記ゲート構造体の側壁上に配置される、ステップと、
前記誘電体層の前記残りの部分に隣接した前記半導体ボディ上にシリサイドを形成するステップと
を含む方法。 - 前記ゲート構造体の上を覆うように、かつ、前記ゲート構造体の下にある前記半導体ボディの前記上面の前記部分と隣接した前記半導体ボディの上面の部分の上に誘電体層を形成する前記ステップは、窒化物層を堆積させるステップを含む、請求項６に記載の方法。
- 前記誘電体層の前記部分を除去するステップは、フォトレジスト・エッチング・マスクを形成し、前記誘電体層の前記部分をエッチングするステップを含む、請求項７に記載の方法。
- 前記ゲート構造体の前記側壁上に配置された前記誘電体層の前記残りの部分をくぼませるステップをさらに含む、請求項６に記載の方法。
- 前記ゲート構造体は、前記半導体ボディの上のゲート誘電体と、前記ゲート誘電体の上のゲート導体とを含む、請求項９に記載の方法。
- 前記誘電体層の前記残りの部分をくぼませる前記ステップは、前記ゲート導体の部分を除去するステップをさらに含む、請求項１０に記載の方法。
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