WO2019031316A1 - 半導体装置 - Google Patents

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WO2019031316A1
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transistor
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lead
gate
semiconductor device
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平野　博茂
寛明 栗山
山田　隆順
立岩　健二
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パナソニック・タワージャズセミコンダクター株式会社
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    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
    • H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact

Definitions

  • the present disclosure relates to a semiconductor device provided with a connection portion connecting the potential of a body region in which a transistor is formed.
  • An SOI substrate is a substrate in which a thin semiconductor layer is formed on an insulating layer, and complete isolation between elements can be achieved by forming an element isolation film reaching the insulating layer.
  • the impurity diffusion layer in the region up to the insulating layer, the junction leak current and the junction capacitance can be significantly reduced, which is suitable for a semiconductor device that requires high-speed operation.
  • the potential of the body region is in a floating state, so that the change in the potential of the body region affects the operation of the MOSFET.
  • Variations in body potential cause variations in element characteristics, making it difficult to design circuit margins.
  • Various measures have been considered for the floating body effect, but the method of providing an electrode in the body region to fix the potential is the most reliable and is a commonly used method.
  • Patent Document 1 discloses a region (body contact region) of the opposite conductivity type to the source / drain region of the MOSFET in the same device region as the device region forming the MOSFET. Describes a method of separating an element region and a body contact portion by providing a gate electrode covered with a T-shaped, L-shaped or H-shaped gate electrode.
  • FIG. 45 shows a structure called T-shaped described in Patent Document 1.
  • One element region 100 includes a source region 102, a drain region 104, and a body contact region 106 by a T-shaped gate electrode 108. And are separated.
  • the element region (body region: region of the channel portion of the transistor) under the gate electrode 108 is formed of a semiconductor layer of the same conductivity type as the body contact region 106, and is electrically connected to the body contact region 106.
  • the gate electrode 108 is extended to separate the source region 102 or the drain diffusion layer 104 and the body contact region 106 from the salified (Self Aligned Silicide) process.
  • the silicide film covers the gate electrode 108 and the element region 100 in the region where the sidewall insulating film formed on the side wall thereof is not formed. Therefore, if the gate electrode 108 is not formed so as to separate the source region 102 or the drain region 104 and the body contact region 106, these regions are electrically connected via the silicide film.
  • the body contact region can be separated from the source or drain region.
  • the width W 1 of the connection portion with the body contact region 106 and the width W 2 of the body contact region 106 are larger than the distance L between the source and drain contact portions of the transistor. , the width W 3 of the gate 108b separating the source and drain and the body contact region 106 is further increased.
  • FIG. 46 shows a case where a 3-input NAND circuit is laid out using the T-shaped gate transistor shown in FIG. 45 although not described in Patent Document 1.
  • the upper three transistors are P-channel transistors, and the lower three transistors are P-channel transistors.
  • the lateral portion 108b of the T-shaped gate electrode which separates the body contact region 106 has a structure which protrudes from the active region of the transistor. Therefore, the laterally adjacent transistors need to ensure isolation of the gate portion 108b, and this gate portion 108b will limit the layout area.
  • Patent Document 2 describes a semiconductor device having a structure in which a body contact region is drawn from a body region of a transistor.
  • FIG. 47 shows a semiconductor device described in Patent Document 2, in which a body contact region 203 is connected to a body region 201 of a transistor via a lead portion 202.
  • the body contact region 203, the width W 2 of the gate 206 separating the source 204 and drain 205, the distance L is smaller than between the contact portions of the source 204 and drain 205, the drawer the width W 1 of the part 202, which is the length of more than 3 times.
  • the width W 3 of the body contact region 203 is substantially the same as the width W 2 of the gate 206.
  • Patent Document 3 In addition, in a circuit used for a switch circuit or the like, a configuration in which transistors are connected in series is used to improve the withstand voltage, but such a case is shown in Patent Document 3.
  • the circuit configuration is shown in FIG. 6 of Patent Document 3, and the layout configuration is a configuration in which the respective sources and drains of the transistors in series are connected by a wire as shown in FIG. 19 of Patent Document 3. It is the structure which is not comprised by one activation area
  • the gate electrode also extends from the source region 102 or the drain region 104 over the gate electrode 108 b separating the body contact region 106 via the gate insulating film, so this region
  • the capacitance of the MOSFET is increased, such as the capacitance with the body portion via the gate insulating film, the contact connected to the source or drain via the sidewall next to the gate, and the wiring capacitance. Therefore, in the semiconductor device having the body contact region 106, extra gate capacitance and junction capacitance increase, and a parasitic capacitance reduction effect which is an advantage of using the SOI substrate can not be sufficiently obtained.
  • the gate length of the MOSFET is defined by the gate electrode 108 at one end and the device region 100 at the other end, alignment with the device region 100 is required in the lithography process for forming the gate electrode 108. There is a problem that the gate length fluctuates if it is shifted.
  • the pitch that can be arranged is equal to the length of the horizontal portion 108b of the T-shaped gate. Due to the limitation, there is a problem that the layout area becomes large.
  • the capacitance of the lead portion via the gate insulating film is Is smaller than the T-shaped gate described in Patent Document 1.
  • the width W 1 of the gate 206 separating the body contact region 203 and the source 204 and the drain 205 is three or more times larger than the width W 2 of the lead portion 202, the gate region and the body contact region or between the wafer substrate Capacity will increase. Therefore, there is a problem that the reduction effect of the parasitic capacitance which is an advantage of using the SOI substrate can not be sufficiently obtained.
  • the present disclosure has been made in view of the above problems, and in a semiconductor device having a connection portion (body contact) connecting a potential of a body region in which a transistor is formed, gate capacitance is reduced and speed performance of the transistor is degraded.
  • a semiconductor device that can be suppressed will be described.
  • the semiconductor device is a semiconductor device in which the first transistor and the second transistor are formed in the same active region defined by the element isolation region, and the active region is the first transistor. And a connection portion connecting the potential of the body region, and a lead portion connecting the body region and the connection portion.
  • Each of the first transistor and the second transistor formed in the body region is formed to sandwich the channel region, the gate electrode formed on the channel region via the gate insulating film, and the channel region.
  • a source region and a first drain region are provided, and source regions or drain regions of the first transistor and the second transistor are formed in a common region and are at the same potential.
  • the lead-out portion extends separately from each channel region of the first transistor and the second transistor in the direction orthogonal to the channel direction, and the gate electrode extends above the lead-out portion
  • the width of the lead portion is smaller than the distance between the contact portions of the source region and the drain region of the first transistor and the second transistor, and the width of the connection portion is the width of the gate electrode extended onto the lead portion. It is less than the width.
  • a semiconductor device having a body contact it is possible to provide a semiconductor device capable of reducing gate capacitance and suppressing deterioration in speed performance of a transistor.
  • FIG. 1 is a plan view schematically showing a configuration of a semiconductor device in a first embodiment of the present disclosure.
  • FIG. 2 is a cross-sectional view taken along the line A-A ′ of FIG.
  • FIG. 2 is a cross-sectional view taken along the line B-B ′ of FIG.
  • FIG. 2 is a cross-sectional view taken along the line C-C ′ of FIG.
  • FIG. 16 is a plan view showing the configuration of the semiconductor device in Modification 1 of the first embodiment.
  • FIG. 16 is a plan view showing the configuration of the semiconductor device in Modification 2 of the first embodiment. It is the top view which showed the structure of the semiconductor device in the application example 1 of 1st Embodiment.
  • FIG. 13 is a cross-sectional view of FIG. 12 taken along the line A-A ′.
  • FIG. 13 is a cross-sectional view of FIG. 12 taken along the line B-B ′.
  • FIG. 19 is a cross-sectional view taken along the line B-B 'of FIG. 18; It is the top view which showed the structure of the semiconductor device in the modification of 4th Embodiment.
  • FIG. 21 is a cross-sectional view of FIG. 20 taken along the line B-B ′.
  • FIG. 21 is a plan view showing an eighth embodiment of the present disclosure.
  • FIG. 26 is a plan view showing another example of the eighth embodiment of the present disclosure. It is the top view which showed the structure of the semiconductor device in 9th Embodiment of this indication. It is an equivalent circuit schematic of the semiconductor device in a 9th embodiment of this indication.
  • FIG. 21 is an enlarged plan view showing a configuration of a semiconductor device in a ninth embodiment of the present disclosure.
  • FIG. 31 is a cross-sectional view of FIG. 30 taken along the line A-A '. It is the top view which showed the structure of the semiconductor device in 10th Embodiment of this indication.
  • FIG. 21 is an enlarged plan view showing a configuration of a semiconductor device in a tenth embodiment of the present disclosure.
  • FIG. 34 is a cross-sectional view of FIG. 33 taken along the line A-A '. It is the top view which showed the structure of the semiconductor device in 11th Embodiment of this indication. It is an equivalent circuit schematic of the semiconductor device in 11th Embodiment of this indication.
  • FIG. 21 is an enlarged plan view showing a configuration of a semiconductor device in a twelfth embodiment of the present disclosure.
  • FIG. 39 is a cross-sectional view of FIG. 38 taken along the line A-A '. It is the top view which showed the structure of the semiconductor device in 12th Embodiment of this indication. It is an equivalent circuit schematic of the semiconductor device in a 12th embodiment of this indication.
  • FIG. 14 is a cross-sectional view showing a configuration of a semiconductor device in another embodiment of the present disclosure.
  • FIG. 14 is a cross-sectional view showing a configuration of a semiconductor device in another embodiment of the present disclosure.
  • FIG 14 is a cross-sectional view showing a configuration of a semiconductor device in another embodiment of the present disclosure. It is the top view which showed the structure of the conventional semiconductor device. It is the top view which showed the application example of the conventional semiconductor device. It is the top view which showed the structure of the conventional semiconductor device.
  • First Embodiment 1 to 4 are diagrams schematically showing the configuration of the semiconductor device according to the first embodiment of the present disclosure, FIG. 1 is a plan view, and FIGS. 2 to 4 are AA respectively of FIG. FIG. 6 is a cross-sectional view taken along the 'line, the BB' line, and the CC 'line.
  • FIG. 6 is a cross-sectional view taken along the 'line, the BB' line, and the CC 'line.
  • the present invention is not limited to this.
  • the first transistor 11 and the second transistor 21 are formed in the same active region 1 defined by the element isolation region 303.
  • the active region 1 includes a body region 10 forming the first transistor 11 and the second transistor 21, connections 18 and 28 connecting the potential of the body region 10, and the body region 10 and the connections 18 and 28. It has the drawing parts 17 and 27 to connect.
  • the first transistor 11 and the second transistor 21 formed in the body region 10 are gate electrodes formed on the channel regions 12 and 22 and the channel regions 12 and 22 via the gate insulating films 13 and 23, respectively. 14, and source regions 15, 25 and drain regions 16, 26 formed to sandwich the channel regions 12, 22.
  • the drain regions 16 and 26 of the first transistor 11 and the second transistor 21 are formed in the common region and are at the same potential.
  • the N + diffusion layers forming the drain regions 16 and 26 are shared.
  • the drain regions 16 and 26 are formed in the common region, but the source regions 15 and 25 may be formed in the common region.
  • the lead portions 17 and 27 are separately extended from the channel regions 12 and 22 of the first transistor 11 and the second transistor 21 in the direction orthogonal to the channel direction. Further, gate electrodes 14 and 24 extend above the lead portions 17 and 27.
  • the width W 1 of the lead portions 17 and 27 is smaller than the distance L between the contact portions 306 of the source regions 15 and 25 and the drain regions 16 and 26 of the first transistor 11 and the second transistor 21. It has become. Further, the width W 3 of the connection portions 18 and 28 is equal to or less than the gate width W 2 of the gate electrodes 14 and 24 extended onto the lead portions 17 and 27.
  • the gate width W 2 of the gate electrodes 14 and 24 includes the sidewall insulating film 304. It means the width.
  • the SOI substrate is formed of an insulating layer 302 formed of a silicon oxide film formed on a silicon substrate 301 and an SOI layer formed of a single crystal silicon layer formed on the insulating layer 302.
  • an element isolation film 303 which defines the active region 1 is formed.
  • Gate electrodes 14 and 24 are formed on the active region 1 with the gate insulating films 13 and 23 interposed therebetween.
  • the first transistor 11 and the second transistor 21 are configured by a co-channel transistor. Although the N-channel transistor is illustrated in this embodiment, the transistor may be a P-channel transistor.
  • the channel regions 12 and 22 of the first transistor 11 and the second transistor 21 are P ⁇ diffusion layers, and the source regions 15 and 25 and the drain regions 16 26 are N + diffusion layers. Note that the N + diffusion layer preferably reaches the insulating layer 302.
  • the lead portions 17 and 27 are made of a P ⁇ diffusion layer, and the connection portions 18 and 28 are made of a P + diffusion layer. The connection portions 18 and 28 are connected to each other by the wiring layer 307 through the contacts 306.
  • the element isolation film 303 is preferably formed using a so-called shallow trench isolation (STI) method in which an insulating film is embedded in a trench after forming a shallow trench.
  • STI shallow trench isolation
  • the width W 1 of the lead portions 17 and 27 is equal to or less than the distance L between the source regions 15 and 25 of the transistors 11 and 21 and the contact portion 306 of the drain regions 16 and 26. In comparison, the gate capacitance is reduced.
  • the width of the mask shift width of the above is made equal to or less than the expanded width.
  • the mask displacement width can be set to 1/2 or less of the minimum processing dimension.
  • the minimum feature size if the width W 1 of the lead portions 17 and 27, the width W 1 is the case of 200 nm, a mask shift width may be an 100nm or less.
  • the gate width W 2 of the gate electrodes 14 and 24 on the lead portions 17 and 27, by as short as possible, it is also possible to reduce such capacitance between the silicon substrate 301 of the gate.
  • the width W 3 of the connection portions 18 and 28 is equal to or less than the gate width W 2 of the gate electrodes 14 and 24 on the lead portions 17 and 27. Thereby, the arrangement pitch of the first transistor 11 and the second transistor 21 can be minimized. Moreover, since it is W 3 is short setting the connection portions 18 and 28, has a configuration that can be set small capacitance between gate.
  • the gate capacitance can be reduced, the arrangement pitch of the transistors can be reduced, and the layout area can be reduced.
  • a semiconductor device capable of suppressing deterioration in speed performance of the transistor can be provided.
  • the width W 1 of the entire lead portions 17 and 27 is equal to or less than the gate width W 2 of the gate electrodes 14 and 24.
  • connection portion 18 and the connection portion 28 respectively extend upward and are connected to the wiring layer 307 by the contacts 306. That is, the connection portion 18 and the connection portion 28 are connected via the wiring layer 307.
  • connection 18 and the connection 28 may be directly connected by the active region.
  • Reference numeral 310 denotes a non-active region, which needs to be a region of a certain size for processing convenience in the manufacturing process of a semiconductor device. Therefore, the connecting portions of width W 3 are often arranged with a certain distance. It is also possible to have a configuration in which the connection portion 18 and the connection portion 28 are directly connected by the active region after such a distance is opened.
  • FIG. 5 is a plan view schematically showing the configuration of the semiconductor device in Modification 1 of the first embodiment.
  • the width W 3 of the connecting portions 18 and 28 has been larger than the width W 1 of the lead portions 17 and 27, in the first modification, the width W 3 of the connecting portion 18, 28, The same size as the width W1 of the lead portions 17, 27 is used. This simplifies the layout and stabilizes the processability. Furthermore, since the gate capacitance is further reduced, higher speed can be achieved.
  • FIG. 6 is a plan view schematically showing the configuration of the semiconductor device in Modification 2 of the first embodiment.
  • connection portion 18 of the first transistor 11 and the connection portion 28 of the second transistor 21 are connected to each other by the wiring layer 307 via the contact 306.
  • the connection portions 18 and 28 are connected to each other by the P + diffusion layer 30.
  • FIG. 7 is a plan view schematically showing the configuration of the semiconductor device in the application 1 of the first embodiment.
  • the present application example is an application example in which a logic circuit is configured using the transistor having the configuration shown in the first embodiment. Specifically, two 3-input NAND circuits 41 and 42 are arranged. 43 is a ground voltage signal, 44 is a power supply voltage signal. The circuit 41 is a circuit that outputs 40D to the three inputs 40A, 40B, and 40C.
  • three transistors are formed in each of the four body regions 10A to 10D, and the source region and the drain region of each transistor are shared by the diffusion layers. Thereby, the arrangement pitch of the transistors is minimized, and the layout area can be designed small.
  • FIG. 8 is a plan view schematically showing the configuration of the semiconductor device in the application example 2 of the first embodiment.
  • the 3-input NAND circuits 41 and 42 are not separated in the element isolation region, but are connected between the body regions 10A and 10B, and the transistors are turned off on the body regions 10A and 10B.
  • the gate electrodes 51 and 52 are formed. Thereby, the two NAND circuits 41 and 42 are electrically separated.
  • the gate electrode 51 is connected to the ground voltage signal 43, and the gate electrode 52 is connected to the power supply voltage signal 44.
  • FIG. 9 is a plan view schematically showing the configuration of the semiconductor device in the application example 3 of the first embodiment.
  • a logic circuit is configured using the transistor having the configuration shown in the first embodiment. Specifically, two inverter circuits 61 and 62 are connected in series. 63 is a ground voltage signal, 64 is a power supply voltage signal.
  • the drive capability of the transistor of the inverter circuit 62 is doubled with respect to the drive capability of the transistor of the inverter circuit 61.
  • the transistors of the inverter circuit 62 are divided into two, and their gates are connected by a gate layer.
  • the P-channel type transistor and the N-channel type transistor are connected on the side of the facing region, but a layout in which they are connected on the connection side is also possible.
  • FIG. 10 is a plan view schematically showing the configuration of the semiconductor device according to the second embodiment of the present disclosure.
  • the first transistor 11 and the second transistor 21 are disposed in the direction perpendicular to the gate direction, but in the present embodiment, the gate to the first transistor 11 is used.
  • the third transistor 31 is further disposed in the direction. In the present embodiment, the third transistor 31 is formed in the same region as the active region 1 in which the first transistor 11 is formed.
  • a second body region 10B forming the third transistor 31 a second connecting portion 38 connecting the potential of the second body region 10B, a second body region 10B, and a second body region 10B.
  • a second lead-out portion 37 for connecting with the connection portion 38 is extended from the channel region of the third transistor 31 in the opposite direction to the lead-out portion 17 of the first transistor 11, and the second connection portion 38 is the first transistor 11.
  • the connection portion 18 is formed in the common region and has the same potential. In the present embodiment, the connection portion 18 of the first transistor 11 and the second connection portion 38 of the third transistor 11 are formed of the same diffusion layer.
  • the layout area can be reduced by sharing the two connecting portions 18 and 38.
  • the size of the element isolation region may not be processed to a certain size or less in the process. As described above, by sharing the two connection portions 18 and 38, the size of the element isolation region can be secured, and stable formation becomes possible.
  • FIG. 11 is a plan view schematically showing a configuration of a semiconductor device in an application example of the second embodiment.
  • the present application example is an application example in which a logic circuit is configured using the configuration of the semiconductor device according to the second embodiment. Specifically, two 3-input NAND circuits 41 and 43 are arranged.
  • the layout area is reduced by sharing the connection portion 18 of the transistor formed in the body region 10A in the circuit 41 and the connection portion 38 of the transistor formed in the body region 10B in the circuit 43. can do.
  • only the connecting portion 18 and the connecting portion 38 are shared in the vertical direction, but it is also possible to share the connecting portions of adjacent transistors by the active region.
  • FIG. 12 is a plan view
  • FIGS. 13 and 14 are AA ′ in FIG.
  • FIG. 7 is a cross-sectional view taken along the line BB ′.
  • the two transistors formed in the body region are constituted by the same channel type transistor, but in the present embodiment, the two transistors formed in the body region are constituted by complementary transistors.
  • the semiconductor device in this embodiment is an application example in which a logic circuit (inverter circuit) is configured using complementary transistors.
  • Active region 1 includes body region 10 forming transistors 11 and 21, connecting portions 18 and 28 connecting the potential of body region 10, and lead portions 17 and 27 connecting body region 10 and connecting portions 18 and 28. And.
  • the transistors 11 and 21 formed in the body region 10 respectively include the channel regions 12 and 22, the gate electrodes 14 and 24 formed on the channel regions 12 and 22 via the gate insulating film, and the channel regions 12 and 22. Source regions 15 and 25 and drain regions 16 and 26 formed so as to sandwich them.
  • the drain regions 16 and 26 of the transistors 11 and 21 are formed in the common region and are at the same potential.
  • the silicide layer 305 is formed on the drain region 16 formed of the N + diffusion layer and the drain region 26 formed of the P + diffusion layer, and is set to the same potential.
  • the input signal is connected to the gate electrodes 14, 24 of the respective transistors, the shared drain regions 16, 26 being the output.
  • the connection portions 18 and 28 are drawn out in the same direction, and are respectively connected to the power supply potential and the ground potential.
  • a logic circuit can be formed in one active region 1, and the logic circuit can be configured in a compact region.
  • FIG. 15 is a plan view schematically showing the configuration of a semiconductor device according to a modification of the third embodiment.
  • connection portions 18 and 28 of the two transistors are drawn in different directions. Accordingly, since the power supply potential and the ground potential can be drawn in different directions, when arranging a plurality of logic circuits, it becomes easy to share and arrange the connecting portions in each logic circuit.
  • FIG. 16 is a plan view schematically showing the configuration of the semiconductor device in the application 1 of the third embodiment.
  • This application example is an example in which a two-input NAND is configured by two P-channel transistors and two N-channel transistors.
  • the gate electrodes 140A and 140D are first input signals
  • the gate electrodes 140B and 140C are second input signals.
  • FIG. 17 is a plan view schematically showing a configuration of a semiconductor device in application 2 of the third embodiment.
  • This application example is a configuration example in which two two-input NAND circuits 151 and 152 are arranged in a folded manner. Such a configuration enables a compact layout.
  • FIG. 18 is a plan view
  • FIG. 19 is a cross section taken along the line BB ′ of FIG. FIG.
  • the lead-out portion 17 is extended from the channel region 12 of the transistor formed in the body region 10 in the direction orthogonal to the channel direction.
  • the configuration is such that the lead-out portion 17B is further extended from the side opposite to the side where the lead-out portion 17 extends.
  • the gate electrode 14 extended on the lead-out portion 17 and the gate electrode 14 extended on the lead-out portion 17B have the same shape.
  • the lead portions 17 and 17B also contribute slightly to the operation as a channel. Therefore, by providing the lead-out portions 17 and 17B symmetrically with respect to the body region 10 in the direction orthogonal to the channel direction, even when mask misalignment occurs in the direction orthogonal to the channel direction during gate processing, Variation of transistor characteristics can be suppressed. This enables design with stable transistor characteristics.
  • FIG. 20 is a plan view
  • FIG. 21 is a cross section taken along the line BB 'of FIG. FIG.
  • a connecting portion 18B for connecting the potential of the body region 10 is further connected to the lead-out portion 17B.
  • Fifth Embodiment 22 and 23 are plan views schematically showing the configuration of the semiconductor device according to the fifth embodiment of the present disclosure.
  • the width of the gate electrode 14 formed on the channel region is the same as the width of the gate electrode 14 extended on the lead-out portion 17, but in the present embodiment, it is on the channel region.
  • the width of the formed gate electrode 14A is different from the width of the gate electrode 14B extended onto the lead-out portion 17.
  • the width of the gate electrode 14A is wider than the width of the gate electrode 14B
  • the width of the gate electrode 14A is narrower than the width of the gate electrode 14B.
  • the boundary P between the gate electrode 14A formed on the channel region and the gate electrode 14B extending on the lead-out portion 17 is located outside the boundary of the body region 10 in which the transistor is formed.
  • the gate electrode 14A formed on the channel region is orthogonal to the boundary of the body region 10. As a result, even when the mask displacement occurs in the direction orthogonal to the channel direction during gate processing, it is possible to suppress the fluctuation of the transistor characteristics.
  • the sidewall insulating film of the gate electrode 14 is obtained by making the gate electrode 14B orthogonal to the boundary of the lead portion 17.
  • the capacity by 304 can be reduced.
  • FIG. 24 is a plan view schematically showing the configuration of the semiconductor device according to the sixth embodiment of the present disclosure.
  • the width of the gate electrode 14A formed on the channel region is different from the width of the gate electrode 14B extended on the lead-out portion 17, and the boundary S between the gate electrode 14A and the gate electrode 14B is , Located inside the boundary of the body region 10 in which the transistor is formed.
  • the boundary S between the gate electrode 14A formed on the channel region and the gate electrode 14B extended on the lead-out portion 17 forms an angle of 135 degrees or more.
  • the angle between the source region 15 and the drain region 16 of the transistor with respect to the gate electrode 14A is 135 degrees or more, and therefore, even when a high voltage is applied between the source and drain, the generation of breakdown at the gate edge is suppressed. can do.
  • FIG. 25 is a plan view schematically showing the configuration of the semiconductor device according to the seventh embodiment of the present disclosure.
  • the gate electrode 14A formed on the channel region, the boundary S 1 of the gate electrode 14B extending over the lead portions 17, a body region 10 in which a transistor is formed, the lead portions 17 boundary S 2 and is, are perpendicular to each other.
  • a high voltage may be applied, and in order to cope with this, a configuration in which a plurality of transistors are connected in series is taken.
  • it is required to reduce the capacitance at various places to ensure high-speed characteristics.
  • FIG. 26 is a plan view showing an application example of such a circuit.
  • a plurality of transistors are arranged in series in the body region 10, and the source region and the drain region of adjacent transistors are connected by a diffusion layer.
  • a signal line is connected to each of the connection portions 18 connected to the body region 10 through the lead-out portion 17 through the high resistance R 1 .
  • the gate electrode 14, and the signal lines are connected through a high resistance R 2.
  • the source region and the drain region of adjacent transistors are not connected by a wire, but are connected by a diffusion layer, thereby connecting to each source region and drain region, a wire and a gate Capacity between the wafer and the substrate can be greatly reduced.
  • the capacitance between the gate and the gate can be largely reduced by eliminating the contact or wiring, thereby reducing parasitic capacitance. be able to.
  • the first to fourth gate electrodes G0A, G1A, G2A, and G3A of the first transistor group are disposed between the source region and the drain region from the left end.
  • fourth to first gate electrodes G3B, G2B, G1B, G0B of the second transistor group are arranged between the drain region and the source region.
  • the gate electrodes of the respective transistor groups are shared by the wirings G0, G1, G2, and G3 in the upper layer.
  • the channel regions of the respective transistor groups are shared by the wirings Sub0, Sub1, Sub2, and Sub3 in the upper layer through the lead-out portion and the connection portion under the gate electrode.
  • FIG. 30 is an enlarged view of the upper left of FIG.
  • a cross-sectional view taken along the line A-A 'in this drawing is shown in FIG.
  • a second wiring layer is formed in the upper layer.
  • the second wiring layers are Source 0 (M2A), Drain 3 (M2 B), and Source 0 (M2 C) from the left of the cross-sectional view, and a wiring capacitance between Source 0 and Drain 3 exists.
  • This capacitance is particularly large as the thickness of the wiring increases, and affects the operation speed, so it is generally desired to reduce the capacitance.
  • FIG. 32 the wiring capacitance between Source 0 and Drain 3 is reduced as compared with the ninth embodiment.
  • FIG. 33 is an enlarged view of the upper left of FIG. A sectional view taken along the line AA 'in this drawing is shown in FIG.
  • the second wiring layer is formed in the upper layer, but in the AA ′ cross section, only Source 0 (M 2 A) and Source 0 (M 2 C) are from the left of the cross sectional view, and Drain 3 does not exist. Therefore, the wiring capacitance between Source 0 and Drain 3 is significantly reduced, which leads to an improvement in the operating speed.
  • each of source 0 and drain 3 formed of the second wiring layer is reinforced by forming the third wiring layer with respect to the above-mentioned eleventh embodiment. It has a configuration with reduced resistance.
  • FIG. 38 is an enlarged view of the upper left of FIG. A cross-sectional view taken along the line AA 'in this drawing is shown in FIG. As can be seen from this sectional view, Source0 (M2A) and Source0 (M2C) are connected by the third wiring layer.
  • Drain 3 formed in the second wiring layer is connected by the third wiring layer. Since Source 0 and Drain 3 formed of the third wiring layer are formed with a space in a plane, they have a configuration with a small capacity, which leads to an improvement in the operating speed.
  • the capacitance between Source 0 and Drain 3 also shown in FIG. 37 of the twelfth embodiment has a certain capacitance C such as the capacitance between the third wiring layers.
  • C the capacitance between the third wiring layers.
  • the capacitance C decreases as much as the distance between the source 0 and drain 3 of the first wiring increases.
  • the reduction in capacitance between the thick third wiring layers is small. Therefore, the capacitance C is not reduced, and the capacitance 2C is, for example, about twice as large as the distance of the third wiring layer between Source 0 and Drain 3 is increased.
  • the present disclosure has been described above by the preferred embodiments, such descriptions are not restrictive and, of course, various modifications are possible.
  • the transistor may be formed on a normal silicon substrate.
  • plan view of the semiconductor device in the present disclosure is the same as the configuration shown in FIG. 1, and the cross-sectional views taken along the lines AA ′, BB ′ and CC ′ in FIG.
  • the configuration is as shown in FIGS.
  • An element isolation film 303 for defining an active region 1 is formed on a P ⁇ silicon substrate 301, and gate electrodes 14 and 24 are formed on the active region 1 via gate insulating films 13 and 23.
  • the channel regions 12 and 22 of the first transistor 11 and the second transistor 21 are made of a P ⁇ silicon substrate (or a P ⁇ well region formed on a silicon substrate), and source regions 15 and 25 and a drain region 16 , 26 consists of N + diffusion layers.
  • the lead portions 17 and 27 are made of a P ⁇ silicon substrate (or P ⁇ well region formed on a silicon substrate) and a P ⁇ diffusion layer, and the connection portions 18 and 28 are made of a P + diffusion layer.

Abstract

活性領域（１）は、第１及び第２のトランジスタを形成するボディ領域（１０）、ボディ領域の電位を接続する接続部（１８、２８）及びボディ領域と接続部とを接続する引き出し部（１７、２７）を有する。ボディ領域に形成された第１及び第２のトランジスタのソース領域又はドレイン領域は共通領域に形成されている。引き出し部は、チャネル領域からそれぞれ分離して延出し且つその上にゲート電極１４が延出している。引き出し部の幅は、第１及び第２のトランジスタのソース領域及びドレイン領域のコンタクト部間の距離より狭い。接続部の幅は、引き出し部上に延出したゲート電極のゲート幅以下である。

Description

半導体装置
　本開示は、トランジスタが形成されたボディ領域の電位を接続する接続部を備えた半導体装置に関する。
　近年、半導体集積回路の高性能化・低消費電力化が図られており、ＳＯＩ（Silicon On Insulator）基板を用いることが検討されている。ＳＯＩ基板は、絶縁層上に薄い半導体層が形成された基板であり、絶縁層に達する素子分離膜を形成することにより素子間の完全分離が可能となる。また、絶縁層に至る領域に不純物拡散層を形成することにより、接合リーク電流や接合容量を大幅に低減できることから、高速動作が要求される半導体装置に好適である。
　一方、ＳＯＩ基板を用いたＭＯＳＦＥＴでは、ボディ領域の電位が浮遊状態となるため、ボディ領域の電位の変化がＭＯＳＦＥＴの動作に影響を与えることになる。ボディ電位の変動（フローティングボディ効果）は、素子特性のばらつきの原因となり、回路のマージン設計を困難にする。フローティングボディ効果に対しては様々な対策が考えられているが、ボディ領域に電極を設けて電位を固定する方法が最も確実であり、一般的に用いられている手法である。
　ボディ領域へコンタクトを形成する１つの方法として、特許文献１には、ＭＯＳＦＥＴを形成する素子領域と同一の素子領域内に、ＭＯＳＦＥＴのソース／ドレイン領域とは逆導電型の領域（ボディコンタクト領域）を設け、その境界をＴ字、Ｌ字あるいはＨ字に形成されたゲート電極で覆うことで、素子領域とボディコンタクト部とを分離する方法が記載されている。
　図４５は、特許文献１に記載されたＴ字型と呼ばれる構造であり、Ｔ字型のゲート電極１０８によって、１つの素子領域１００が、ソース領域１０２と、ドレイン領域１０４と、ボディコンタクト領域１０６とに分離されている。ゲート電極１０８下の素子領域（ボディ領域：トランジスタのチャネル部の領域）は、ボディコンタクト領域１０６と同一導電型の半導体層によって構成されており、ボディコンタクト領域１０６と電気的に接続されている。
　特許文献１に記載された半導体装置において、ゲート電極１０８を延在して、ソース領域１０２あるいはドレイン拡散層１０４と、ボディコンタクト領域１０６とを分離しているのは、サリサイド（Self Aligned Silide）プロセスを考慮したものである。すなわち
、サリサイドプロセスを適用した場合、ゲート電極１０８及びその側壁に形成されたサイドウォール絶縁膜を形成していない領域の素子領域１００上は、シリサイド膜によって覆われる。そのため、ソース領域１０２あるいはドレイン領域１０４と、ボディコンタクト領域１０６とを分離するように、ゲート電極１０８を形成しなければ、これら領域がシリサイド膜を介して電気的に接続されるからである。このように、ゲート電極を延在することにより、ソース領域あるいはドレイン領域からボディコンタクト領域を分離することができる。
　特許文献１に記載された半導体装置では、トランジスタのソースとドレインのコンタクト部間の距離Ｌより、ボディコンタクト領域１０６との接続部の幅Ｗ１、及び、ボディコンタクト領域１０６の幅Ｗ２は大きく、ボディコンタクト領域１０６とソースおよびドレインを分離しているゲート１０８ｂの幅Ｗ３は、さらに大きくなっている。
　また、図４６は、特許文献１には記載されていないが、図４５に示したＴ字型のゲートのトランジスタを用いて、３入力のＮＡＮＤ回路をレイアウトした場合を示したものである。上部の３個のトランジスタがＰチャネル型トランジスタ、下部の３個のトランジスタがＰチャネル型トランジスタである。この場合、ボディコンタクト領域１０６を分離しているＴ字型のゲート電極の横部分１０８ｂが、トランジスタの活性領域をはみ出した構造となっている。そのため、横に隣接するトランジスタは、このゲート部分１０８ｂの分離を確保する必要があり、このゲート部分１０８ｂが、レイアウト面積を律速することになる。
　ボディ領域へコンタクトを形成する他の方法として、特許文献２には、トランジスタのボディ領域から、ボディコンタクト領域を引き出した構造の半導体装置が記載されている。
　図４７は、特許文献２に記載された半導体装置で、ボディコンタクト領域２０３が、トランジスタのボディ領域２０１と、引き出し部２０２を介して接続されている。図４７に示した半導体装置では、ボディコンタクト領域２０３と、ソース２０４およびドレイン２０５を分離しているゲート２０６の幅Ｗ２は、ソース２０４とドレイン２０５のコンタクト部間の距離Ｌより小さいが、引き出し部２０２の幅Ｗ１に対して、３倍以上の長さになっている。また、ボディコンタクト領域２０３の幅Ｗ３は、ゲート２０６の幅Ｗ２と同程度になっている。
　また、スイッチ回路などに用いられる回路において、その耐圧を向上させるためにトランジスタを直列に接続する構成が用いられるが、特許文献３にその事例が示されている。回路構成は特許文献３の図６に示されおり、レイアウト構成は特許文献３の図１９に示されているように、直列するトランジスタのそれぞれのソースとドレインは配線で接続された構成であり、１つの活性化領域で構成されていない構成である。
特開２００２－１３４７５５ 号公報 特開平９－２５２１３０ 号公報 特開２０１１－２４９４６６ 号公報
　特許文献１に記載された半導体装置では、ソース領域１０２あるいはドレイン領域１０４から、ボディコンタクト領域１０６を分離するゲート電極１０８ｂ上にも、ゲート絶縁膜を介してゲート電極が延在するため、この領域のゲート絶縁膜を介してのボディ部との容量や、ゲート横のサイドウォールを介してのソースやドレインへ接続されたコンタクトおよび配線容量などＭＯＳＦＥＴの容量が増加されることになる。したがって、ボディコンタクト領域１０６を有する半導体装置では、余分なゲート容量や接合容量が増えることとなり、ＳＯＩ基板を用いるメリットである寄生容量の低減効果を十分に得ることができない。
　また、ＭＯＳＦＥＴのゲート長は、その一端がゲート電極１０８によって規定され、他端が素子領域１００によって規定されるため、ゲート電極１０８を形成する際のリソグラフィー工程において、素子領域１００との位置合わせがずれると、ゲート長が変動するという課題がある。
　また、図４６に示したように、Ｔ字型のゲートのトランジスタを複数個配置して、ロジック回路を構成しようとする場合、Ｔ字型ゲートの横部分１０８ｂの長さで、配置できるピッチが制限されるため、レイアウト面積が大きくなるという課題がある。
　また、特許文献２に記載された半導体装置では、トランジスタのボディ領域２０１と、ボディコンタクト領域２０３とを接続する引き出し部２０２の幅Ｗ２が細いため、ゲート絶縁膜を介しての引き出し部の容量は、特許文献１に記載されたＴ字型のゲートに較べて小さくなる。しかしながら、ボディコンタクト領域２０３と、ソース２０４およびドレイン２０５を分離しているゲート２０６の幅Ｗ１は、引き出し部２０２の幅Ｗ２より３倍以上大きいため、ゲート領域とボディコンタクト領域やウエハ基板間の容量が大きくなる。したがって、ＳＯＩ基板を用いるメリットである寄生容量の低減効果を十分に得ることができないという課題がある。
　本開示は、上記課題に鑑みなされたものであり、トランジスタが形成されたボディ領域の電位を接続する接続部（ボディコンタクト）を有する半導体装置において、ゲート容量を低減し、トランジスタの速度性能劣化を抑えることができる半導体装置を説明する。
　本開示に係る半導体装置は、第１のトランジスタと第２のトランジスタとが、素子分離領域によって画定された同一の活性領域内に形成された半導体装置であって、活性領域は、第１のトランジスタ及び第２のトランジスタを形成するボディ領域と、該ボディ領域の電位を接続する接続部と、ボディ領域と接続部とを接続する引き出し部とを有している。
　ボディ領域に形成された第１のトランジスタ及び第２のトランジスタは、それぞれ、チャネル領域と、該チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、チャネル領域を挟むように形成されたソース領域及び第１のドレイン領域とを有し、第１のトランジスタ及び第２のトランジスタのソース領域またはドレイン領域は、共通領域に形成されて、同電位になっている。
　引き出し部は、第１のトランジスタ及び第２のトランジスタの各チャネル領域から、チャネル方向と直交する方向に、それぞれ分離して延出しており、かつ、引き出し部の上には、ゲート電極が延出しており、引き出し部の幅は、第１のトランジスタ及び第２のトランジスタのソース領域及びドレイン領域のコンタクト部間の距離よりも狭く、接続部の幅は、引き出し部上に延出したゲート電極の幅以下である。
　本開示によれば、ボディコンタクトを有する半導体装置において、ゲート容量を低減し、トランジスタの速度性能劣化を抑えることができる半導体装置を提供することができる。
本開示の第１の実施形態における半導体装置の構成を模式的に示した平面図である。 図１のＡ－Ａ’線に沿った断面図である。 図１のＢ－Ｂ’線に沿った断面図である。 図１のＣ－Ｃ’線に沿った断面図である。 第１の実施形態の変形例１における半導体装置の構成を示した平面図である。 第１の実施形態の変形例２における半導体装置の構成を示した平面図である。 第１の実施形態の応用例１における半導体装置の構成を示した平面図である。 第１の実施形態の応用例２における半導体装置の構成を示した平面図である。 第１の実施形態の応用例３における半導体装置の構成を示した平面図である。 本開示の第２の実施形態における半導体装置の構成を示した平面図である。 第２の実施形態の応用例における半導体装置の構成を模式的に示した平面図である。 本開示の第３の実施形態における半導体装置の構成を示した平面図である。 図１２のＡ－Ａ’線に沿った断面図である。 図１２のＢ－Ｂ’線に沿った断面図である。 第３の実施形態の変形例における半導体装置の構成を示した平面図である。 第３の実施形態の応用例１における半導体装置の構成を示した平面図である。 第３の実施形態の応用例２における半導体装置の構成を示した平面図である。 本開示の第４の実施形態における半導体装置の構成を示した平面図である。 図１８のＢ－Ｂ’線に沿った断面図である。 第４の実施形態の変形例における半導体装置の構成を示した平面図である。 図２０のＢ－Ｂ’線に沿った断面図である。 本開示の第５の実施形態における半導体装置の構成を示した平面図である。 本開示の第５の実施形態における半導体装置の構成を示した平面図である。 本開示の第６の実施形態における半導体装置の構成を示した平面図である。 本開示の第７の実施形態における半導体装置の構成を模式的に示した平面図である。 本開示の第８の実施形態を示した平面図である。 本開示の第８の実施形態の他の例を示した平面図である。 本開示の第９の実施形態における半導体装置の構成を示した平面図である。 本開示の第９の実施形態における半導体装置の等価回路図である。 本開示の第９の実施形態における半導体装置の構成を示した平面拡大図である。 図３０のＡ－Ａ’線に沿った断面図である。 本開示の第１０の実施形態における半導体装置の構成を示した平面図である。 本開示の第１０の実施形態における半導体装置の構成を示した平面拡大図である。 図３３のＡ－Ａ’線に沿った断面図である。 本開示の第１１の実施形態における半導体装置の構成を示した平面図である。 本開示の第１１の実施形態における半導体装置の等価回路図である。 本開示の第１２の実施形態における半導体装置の構成を示した平面図である。 本開示の第１２の実施形態における半導体装置の構成を示した平面拡大図である。 図３８のＡ－Ａ’線に沿った断面図である。 本開示の第１２の実施形態における半導体装置の構成を示した平面図である。 本開示の第１２の実施形態における半導体装置の等価回路図である。 本開示の他の実施形態における半導体装置の構成を示した断面図である。 本開示の他の実施形態における半導体装置の構成を示した断面図である。 本開示の他の実施形態における半導体装置の構成を示した断面図である。 従来の半導体装置の構成を示した平面図である。 従来の半導体装置の応用例を示した平面図である。 従来の半導体装置の構成を示した平面図である。
　以下、本開示の実施形態を図面に基づいて詳細に説明する。なお、本開示の技術は、以下の実施形態に限定されるものではない。また、本開示の効果を奏する範囲を逸脱しない範囲で、適宜変更は可能である。
　（第１の実施形態）
　図１～図４は、本開示の第１の実施形態における半導体装置の構成を模式的に示した図で、図１は平面図、図２～図４は、それぞれ、図１のＡ－Ａ’線、Ｂ－Ｂ’線、Ｃ－Ｃ’線に沿った断面図である。なお、本実施形態では、ＳＯＩ基板を用いた例で説明するが、これに限定されるものではない。
　本実施形態における半導体装置は、素子分離領域３０３によって画定された同一の活性領域１内に、第１のトランジスタ１１と第２のトランジスタ２１とが形成されている。活性領域１は、第１のトランジスタ１１及び第２のトランジスタ２１を形成するボディ領域１０と、ボディ領域１０の電位を接続する接続部１８、２８と、ボディ領域１０と接続部１８、２８とを接続する引き出し部１７、２７とを有している。
　ボディ領域１０に形成された第１のトランジスタ１１及び第２のトランジスタ２１は、それぞれ、チャネル領域１２、２２と、チャネル領域１２、２２上にゲート絶縁膜１３、２３を介して形成されたゲート電極１４、２４と、チャネル領域１２、２２を挟むように形成されたソース領域１５、２５及びドレイン領域１６、２６とを有している。また、第１のトランジスタ１１及び第２のトランジスタ２１のドレイン領域１６、２６は、共通領域に形成されて、同電位になっている。なお、本実施形態では、ドレイン領域１６、２６を形成するＮ＋拡散層を共通にしている。また、本実施形態では、ドレイン領域１６、２６を、共通領域に形成しているが、ソース領域１５、２５を、共通領域に形成してもよい。
　引き出し部１７、２７は、第１のトランジスタ１１及び第２のトランジスタ２１の各チャネル領域１２、２２から、チャネル方向と直交する方向に、それぞれ分離して延出している。また、引き出し部１７、２７の上には、ゲート電極１４、２４が延出している。
　本実施形態において、引き出し部１７、２７の幅Ｗ１は、第１のトランジスタ１１及び第２のトランジスタ２１のソース領域１５、２５及びドレイン領域１６、２６のコンタクト部３０６間の距離Ｌよりも狭くなっている。また、接続部１８、２８の幅Ｗ３は、引き出し部１７、２７上に延出したゲート電極１４、２４のゲート幅Ｗ２以下である。なお、本実施形態のように、ゲート電極１４、２４の側面に、サイドウォール絶縁膜３０４が形成されている場合は、ゲート電極１４、２４のゲート幅Ｗ２は、サイドウォール絶縁膜３０４を含む幅を意味する。
　以下、図１～図４を参照しながら、本実施形態における半導体装置の具体的な構成を詳しく説明する。
　ＳＯＩ基板は、シリコン基板３０１上に形成されたシリコン酸化膜よりなる絶縁層３０２と、絶縁層３０２上に形成された単結晶シリコン層よりなるＳＯＩ層によって構成されている。ＳＯＩ層には、活性領域１を画定する素子分離膜３０３が形成されている。活性領域１上には、ゲート絶縁膜１３、２３を介してゲート電極１４、２４が形成されている。
　第１のトランジスタ１１と第２のトランジスタ２１とは、同チャネル型のトランジスタで構成されている。本実施形態では、Ｎチャネル型のトランジスタを例示しているが、Ｐチャネル型のトランジスタで構成されていてもよい。
　第１のトランジスタ１１及び第２のトランジスタ２１のチャネル領域１２、２２は、Ｐ－拡散層からなり、ソース領域１５、２５、及びドレイン領域１６、２６は、Ｎ＋拡散層からなる。なお、Ｎ＋拡散層は、絶縁層３０２まで達していることが好ましい。また、引き出し部１７、２７は、Ｐ－拡散層からなり、接続部１８、２８は、Ｐ＋拡散層からなる。また、接続部１８、２８は、コンタクト３０６を介して、配線層３０７で互いに接続されている。
　素子分離膜３０３は、浅い溝を形成した後に、この溝内に絶縁膜を埋め込んだ、いわゆるシャロートレンチ（ＳＴＩ：Shallow Trench Isolation）法を用いて形成することが好ましい。
　本実施形態において、引き出し部１７、２７の幅Ｗ１は、トランジスタ１１、２１のソース領域１５、２５とドレイン領域１６、２６のコンタクト部３０６間の距離Ｌ以下とすることによって、従来の構成に比べて、ゲート容量を低減した構成としている。
　また、引き出し部１７、２７上のゲート電極１４、２４のゲート幅Ｗ２は、引き出し部１７、２７の幅Ｗ１に対して、マスクずれ幅分を拡大した幅であれば十分であるので、ゲートのマスクずれ幅分を拡大した幅以下としている。ここで、マスクずれ幅は、最小加工寸法の１／２以下とすることができる。例えば、最小加工寸法を、引き出し部１７、２７の幅Ｗ１とすると、この幅Ｗ１が、２００ｎｍである場合、マスクずれ幅は、１００ｎｍ以下とすることができる。
　このように、引き出し部１７、２７上のゲート電極１４、２４のゲート幅Ｗ２を、できるだけ短くすることによって、ゲートのシリコン基板３０１との間の容量なども低減することができる。
　また、第１のトランジスタ１１と第２のトランジスタ２１の配置ピッチは、引き出し部１７、２７上のゲート電極１４、２４の分離幅で律速される場合を考慮して、レイアウト面積を最小とするため、接続部１８、２８の幅Ｗ３は、引き出し部１７、２７上のゲート電極１４、２４のゲート幅Ｗ２以下としている。これにより、第１のトランジスタ１１と第２のトランジスタ２１の配置ピッチを最小とすることができる。また、接続部１８、２８のＷ３も短く設定されているため、ゲートとの容量も小さく設定できる構成となっている。
　本実施形態によれば、ゲート容量を低減できるとともに、トランジスタの配置ピッチを小さくすることができ、レイアウト面積を小さくすることができる。これにより、トランジスタの速度性能劣化を抑えることができる半導体装置を提供することができる。
　尚、図１の例では、引き出し部１７、２７の全体について幅Ｗ１がゲート電極１４、２４のゲート幅Ｗ２以下となっている。
　また、ここでは、接続部１８及び接続部２８は、それぞれ上方部に延び、配線層３０７に対してコンタクト３０６によって接続されている。つまり、接続部１８と接続部２８とは、配線層３０７を介して接続されている。
　これに対し、接続部１８と接続部２８とは活性領域によって直接接続されていても良い。３１０は非活性領域であり、半導体装置の製造工程において加工上の都合から、ある程度の広さの領域であることが必要である。従って、幅Ｗ３の接続部同士は、ある程度の距離を開けて配置される場合が多い。このような距離を開けた上で、接続部１８と接続部２８とが活性領域によって直接接続された構成とすることも可能である。
　（第１の実施形態の変形例１）
　図５は、第１の実施形態の変形例１における半導体装置の構成を模式的に示した平面図である。
　第１の実施形態では、接続部１８、２８の幅Ｗ３を、引き出し部１７、２７の幅Ｗ１よりも広くしたが、本変形例１では、接続部１８、２８の幅Ｗ３を、引き出し部１７、２７の幅Ｗ１と同じ大きさにしたものである。これにより、レイアウトが簡単になるため、加工性が安定する。さらに、ゲート容量をより低減した構成としているため、より高速化を図ることができる。
　（第１の実施形態の変形例２）
　図６は、第１の実施形態の変形例２における半導体装置の構成を模式的に示した平面図である。
　第１の実施形態では、第１のトランジスタ１１における接続部１８と、第２のトランジスタ２１における接続部２８とは、コンタクト３０６を介して、配線層３０７で互いに接続したが、本変形例２では、接続部１８、２８を、Ｐ＋拡散層３０で互いに接続している。これにより、一方の接続部２８には、コンタクト部３０６や配線層３０７を配置する必要がなくなるため、別の配線領域として活用することも可能となり、レイアウトの設計自由度を向上させることができる。
　（第１の実施形態の応用例１）
　図７は、第１の実施形態の応用例１における半導体装置の構成を模式的に示した平面図である。
　本応用例は、第１の実施形態で示した構成のトランジスタを用いて、ロジック回路を構成した応用例である。具体的には、３入力のＮＡＮＤ回路４１、４２が２つ配置された構成である。４３は接地電圧信号、４４は電源電圧信号である。回路４１については、３つの入力４０Ａ，４０Ｂ、４０Ｃに対して、４０Ｄを出力とする回路である。
　本応用例では、４つのボディ領域１０Ａ～１０Ｄには、それぞれ、３つのトランジスタが形成されており、各トランジスタのソース領域とドレイン領域とが、拡散層で共有化されている。これにより、トランジスタの配置ピッチが最小化され、レイアウト面積を小さく設計することができる。
　（第１の実施形態の応用例２）
　図８は、第１の実施形態の応用例２における半導体装置の構成を模式的に示した平面図である。
　本応用例では、３入力のＮＡＮＤ回路４１と４２の間を、素子分離領域で分離するのではなく、その間をボディ領域１０Ａ、１０Ｂで繋ぎ、そのボディ領域１０Ａ、１０Ｂ上に、トランジスタをオフとするゲート電極５１、５２を形成したものである。これにより、２つのＮＡＮＤ回路４１、４２間が電気的に分離される。なお、ゲート電極５１は、接地電圧信号４３に接続され、ゲート電極５２は、電源電圧信号４４に接続されている。このようなレイアウトとすることにより、ボディ領域１０Ａ、１０Ｂを単純化することができるため、加工安定性も向上し、ひいては製品の歩留まりも向上させることができる。
　（第１の実施形態の応用例３）
　図９は、第１の実施形態の応用例３における半導体装置の構成を模式的に示した平面図である。
　本応用例においても、第１の実施形態で示した構成のトランジスタを用いて、ロジック回路を構成した応用例である。具体的には、２つのインバーター回路６１、６２が直列に接続された構成である。６３は接地電圧信号、６４は電源電圧信号である。
　本応用例では、インバーター回路６１のトランジスタの駆動能力に対して、インバーター回路６２のトランジスタの駆動能力を２倍にした構成である。インバーター回路６２のトランジスタは、２つに分割されたものを用いたもので、それらのゲートはゲート層で接続された構成である。
　本応用例では、Ｐチャネル型トランジスタとＮチャネル型トランジスタとが、対向する領域部側で接続された構成であるが、接続部側で接続するレイアウトも可能である。
　（第２の実施形態）
　図１０は、本開示の第２の実施形態における半導体装置の構成を模式的に示した平面図である。
　第１の実施形態では、第１のトランジスタ１１と第２のトランジスタ２１は、ゲート方向に対して垂直方向に配置したものであるが、本実施形態では、第１のトランジスタ１１に対して、ゲート方向に第３のトランジスタ３１をさらに配置したものである。なお、本実施形態において、第３のトランジスタ３１は、第１のトランジスタ１１が形成された活性領域１と同じ領域に形成されている。
　活性領域１には、第３のトランジスタ３１を形成する第２のボディ領域１０Ｂと、第２のボディ領域１０Ｂの電位を接続する第２の接続部３８と、第２のボディ領域１０Ｂと第２の接続部３８とを接続する第２の引き出し部３７とを有している。第２の引き出し部３７は、第３のトランジスタ３１のチャネル領域から、第１のトランジスタ１１の引き出し部１７と反対方向に延出されており、第２の接続部３８は、第１のトランジスタ１１の接続部１８と、共通領域に形成されて、同電位になっている。本実施形態では、第１のトランジスタ１１の接続部１８と、第３のトランジスタ１１の第２の接続部３８とは、同じ拡散層で形成されている。
　本実施形態では、２つの接続部１８、３８を共通することによって、レイアウト面積を小さくすることができる、また、プロセス上、素子分離領域の大きさをあるサイズ以下に加工できない場合があるが、このように、２つの接続部１８、３８を共有することにより、素子分離領域の大きさを確保することができ、安定した形成が可能となる。
　（第２の実施形態の応用例）
　図１１は、第２の実施形態の応用例における半導体装置の構成を模式的に示した平面図である。
　本応用例は、第２の実施形態における半導体装置の構成を用いて、ロジック回路を構成した応用例である。具体的には、３入力のＮＡＮＤ回路４１、４３が、２つ配置された構成である。
　本応用例では、回路４１において、ボディ領域１０Ａに形成されたトランジスタの接続部１８と、回路４３において、ボディ領域１０Ｂに形成されたトランジスタの接続部３８とを共有することによって、レイアウト面積を小さくすることができる。尚、本実施形態では接続部１８と接続部３８とを縦方向に共有しているのみであるが、隣接したトランジスタの接続部とも活性領域によって共有化することも可能である。
　（第３の実施形態）
　図１２～図１４は、本開示の第３の実施形態における半導体装置の構成を模式的に示した図で、図１２は平面図、図１３、１４は、それぞれ、図１２のＡ－Ａ’線、Ｂ－Ｂ’線に沿った断面図である。
　第１の実施形態では、ボディ領域に形成した２つのトランジスタを、同チャネル型のトランジスタで構成したが、本実施形態では、ボディ領域に形成した２つのトランジスタを、相補型のトランジスタで構成している。そして、本実施形態における半導体装置は、相補型のトランジスタを用いて、ロジック回路（インバータ回路）を構成した応用例である。
　本実施形態において、素子分離領域３０３によって画定された同一の活性領域１内に、Ｐチャネルのトランジスタ１１と、Ｎチャネルのトランジスタ２１とが形成されている。活性領域１は、トランジスタ１１、２１を形成するボディ領域１０と、ボディ領域１０の電位を接続する接続部１８、２８と、ボディ領域１０と接続部１８、２８とを接続する引き出し部１７、２７とを有している。
　ボディ領域１０に形成されたトランジスタ１１、２１は、それぞれ、チャネル領域１２、２２と、チャネル領域１２、２２上にゲート絶縁膜を介して形成されたゲート電極１４、２４と、チャネル領域１２、２２を挟むように形成されたソース領域１５、２５及びドレイン領域１６、２６とを有している。また、トランジスタ１１、２１のドレイン領域１６、２６は、共通領域に形成されて、同電位になっている。なお、本実施形態では、Ｎ＋拡散層からなるドレイン領域１６と、Ｐ＋拡散層からなるドレイン領域２６との上に、シリサイド層３０５を形成して、同電位としている。
　入力信号は、それぞれのトランジスタのゲート電極１４、２４に接続され、共有化されたドレイン領域１６、２６が出力である。本実施形態では、接続部１８、２８は同じ方向に引き出され、それぞれ、電源電位と接地電位に接続されている。
　本実施形態では、１つの活性領域１内に、ロジック回路が形成可能であり、コンパクトな領域でにロジック回路を構成することができる。
　（第３の実施形態の変形例）
　図１５は、第３の実施形態の変形例における半導体装置の構成を模式的に示した平面図である。
　本変形例は、２つのトランジスタの接続部１８、２８が、異なる方向に引き出された構成をなす。これにより、電源電位及び接地電位を異なる方向に引き出すことができるため、ロジック回路を複数個配置するときに、各ロジック回路における接続部を共有化して配置することが容易となる。
　（第３の実施形態の応用例１）
　図１６は、第３の実施形態の応用例１における半導体装置の構成を模式的に示した平面図である。
　本応用例は、２つのＰチャネル型トランジスタと、２つのＮチャネル型トランジスタで２入力ＮＡＮＤを構成した例である。ゲート電極１４０Ａ、１４０Ｄは、第１の入力信号、ゲート電極１４０Ｂ、１４０Ｃは、第２の入力信号である。このような構成により、高さ方向を小さくしたコンパクトなレイアウトが可能となる。
　（第３の実施形態の応用例２）
　図１７は、第３の実施形態の応用例２における半導体装置の構成を模式的に示した平面図である。
　本応用例は、２つの２入力ＮＡＮＤ回路１５１、１５２を、折り返して配置した構成例である。このような構成により、コンパクトなレイアウトが可能となる。
　（第４の実施形態）
　図１８、１９は、本開示の第４の実施形態における半導体装置の構成を模式的に示した図で、図１８は平面図、図１９は、図１８のＢ－Ｂ’線に沿った断面図である。
　第１の実施形態では、図１に示したように、ボディ領域１０に形成されたトランジスタのチャネル領域１２から、チャネル方向と直交する方向に引き出し部１７を延出させたが、本実施形態では、引き出し部１７が延出した側と反対側からも引き出し部１７Ｂをさらに延出させた構成としている。なお、引き出し部１７の上に延出したゲート電極１４と、引き出し部１７Ｂの上に延出したゲート電極１４とは、同一形状をなしている。
　トランジスタとしては、引き出し部１７、１７Ｂもチャネルとして動作に少し寄与する。このため、引き出し部１７、１７Ｂを、ボディ領域１０に対して、チャネル方向と直交する方向に対称的に設けることによって、ゲート加工時に、チャネル方向と直交する方向にマスクずれが発生した場合でも、トランジスタ特性の変動を抑制することができる。これにより、安定したトランジスタ特性で設計が可能となる。
　（第４の実施形態の変形例）
　図２０、２１は、第４の実施形態の変形例における半導体装置の構成を模式的に示した図で、図２０は平面図、図２１は、図２０のＢ－Ｂ’線に沿った断面図である。
　本変形例では、引き出し部１７Ｂに、ボディ領域１０の電位を接続する接続部１８Ｂをさらに接続した構成をなす。これにより、ボディ領域１０の電位を、ボディ領域１０の両側に形成した接続部１８、１８Ｂで共有することができるため、より安定したトランジスタ特性が得ることができる。
　（第５の実施形態）
　図２２、２３は、本開示の第５の実施形態における半導体装置の構成を模式的に示した平面図である。
　第１の実施形態では、チャネル領域上に形成されたゲート電極１４の幅と、引き出し部１７上に延出したゲート電極１４の幅とは同一であるが、本実施形態では、チャネル領域上に形成されたゲート電極１４Ａの幅と、引き出し部１７上に延出したゲート電極１４Ｂの幅とが異なっている。図２２では、ゲート電極１４Ａの幅が、ゲート電極１４Ｂの幅よりも広く、図２３では、ゲート電極１４Ａの幅が、ゲート電極１４Ｂの幅よりも狭くなっている。また、チャネル領域上に形成されたゲート電極１４Ａと、引き出し部１７上に延出したゲート電極１４Ｂとの境界Ｐは、トランジスタが形成されたボディ領域１０の境界より外側に位置している。
　本実施形態において、チャネル領域上に形成されたゲート電極１４Ａは、ボディ領域１０の境界と直交している。これにより、ゲート加工時に、チャネル方向と直交する方向にマスクずれが発生した場合でも、トランジスタ特性の変動を抑制することができる。
　また、図２３に示すように、ゲート電極１４Ａの幅が、ゲート電極１４Ｂの幅よりも狭い場合、ゲート電極１４Ｂを、引き出し部１７の境界と直交させることによって、ゲート電極１４のサイドウォール絶縁膜３０４による容量を低減することができる。
　（第６の実施形態）
　図２４は、本開示の第６の実施形態における半導体装置の構成を模式的に示した平面図である。
　本実施形態では、チャネル領域上に形成されたゲート電極１４Ａの幅と、引き出し部１７上に延出したゲート電極１４Ｂの幅とが異なり、かつ、ゲート電極１４Ａとゲート電極１４Ｂとの境界Ｓが、トランジスタが形成されたボディ領域１０の境界より内側に位置している。
　本実施形態において、チャネル領域上に形成されたゲート電極１４Ａと、引き出し部１７上に延出したゲート電極１４Ｂとの境界Ｓが、１３５度以上の角度をなしている。これにより、トランジスタのソース領域１５及びドレン領域１６のゲート電極１４Ａに対する角度が１３５度以上になるため、ソース・ドレイン間に高電圧が印加された場合でも、ゲートのエッジ部にける破壊発生を抑制することができる。
　（第７の実施形態）
　図２５は、本開示の第７の実施形態における半導体装置の構成を模式的に示した平面図である。
　本実施形態では、チャネル領域上に形成されたゲート電極１４Ａと、引き出し部１７上に延出したゲート電極１４Ｂとの境界Ｓ１と、トランジスタが形成されたボディ領域１０と、引き出し部１７との境界Ｓ２とが、互いに直交している。これにより、ゲート加工時に、チャネル方向と直交する方向にマスクずれが発生した場合でも、トランジスタ特性の変動を抑制することができる。さらに、ソース・ドレイン間に高電圧が印加された場合でも、ゲートのエッジ部における破壊発生を抑制することができる。
　（第８の実施形態）
　アンテナへの信号を分離するスイッチ回路では、高電圧が印加される場合があり、これに対応するために、複数のトランジスタを直列に接続する構成がとられる。ただし、これらのスイッチ回路においても、各所の容量を低減し高速特性を確保することが求められている。
　図２６は、このような回路の応用例を示した平面図である。本応用例では、ボディ領域１０に、複数のトランジスタを直列に配列し、隣接するトランジスタのソース領域とドレイン領域を、拡散層で接続した構成としている。また、ボディ領域１０に引き出し部１７を介して接続された各接続部１８には、高抵抗Ｒ１を介して信号線が接続されている。また、各ゲート電極１４にも、高抵抗Ｒ２を介して信号線が接続されている。
　本応用例のように、隣接するトランジスタのソース領域とドレイン領域を、配線で接続するのではなく、拡散層で接続することによって、各ソース領域およびドレイン領域に接続されるコンタクトや、配線とゲート間の容量、ウエハ基板間の容量を大幅に低減することができる。
　また、図２７に示すように、複数のトランジスタのソース領域またはドレイン領域の共有する部分Ｑにおいて、コンタクトや配線をなくすことによって、これらとゲート間の容量を大きく低減でき、寄生容量の低減を図ることができる。
　（第９の実施形態）
　第８の実施形態では、４つのトランジスタを直列に接続した１つのトランジスタ群を示しているが、本実施形態では、図２８に示すように、これらを複数群配置した構成をなす。
　図２８では、左端からソース領域とドレイン領域の間に、第１のトランジスタ群の第１から第４のゲート電極G0A,G1A,G2A,G3Aが配置される。次に、ドレイン領域とソース領域の間に、第２のトランジスタ群の第４から第１のゲート電極G3B,G2B,G1B,G0Bが配置される。このように配置することによって、大きなゲート長さのものを構成できる。それぞれのトランジスタ群のゲート電極は、上層の配線G0,G1,G2,G3で共通化されている。また、それぞれのトランジスタ群のチャネル領域は、ゲート電極下の引き出し部および接続部を経由し、上層の配線Sub0,Sub1,Sub2,Sub3で共有化される。
　ここでは図示していないが、Sub0,Sub1,Sub2,Sub3からそれぞれ抵抗体を介してBODY信号に接続する等の構成をとることができる。また、本実施形態では、チャネル領域の電位は、図面の上側の配線層にのみSub0,Sub1,Sub2,Sub3と示しているが、図面の下側からも引き出す構成としており、上下両側からチャネル領域の電位を設定する構成とすることによって、チャネル領域の浮きを抑制できる構成としている。本実施形態の等価回路は、図２９に示すようになる。
　図３０は、図２８の左上の拡大図である。この図面におけるＡ－Ａ’線に沿った断面図を図３１に示す。この断面図からわかるように、まず、トランジスタのゲート電極G0A,G1A,G2A,G3A,G0B,G1B,G2B,G3Bがあり、その上層に第１の配線層（図面に記号なし）があり、さらに上層に第２の配線層が形成されている。ここで、第２の配線層は、断面図の左からSource0(M2A),Drain3(M2B),Source0(M2C)となっており、Source0とDrain3間の配線容量が存在する。この容量は特に配線層厚が厚くなると大きくなり、動作速度にも影響を与えるものであるため、一般的には小さくすることが望まれる。
　（第１０の実施形態）
　本実施形態では、図３２に示すように、上記第９の実施形態に対して、Source0とDrain3間の配線容量を低減した構成をなす。図３３は、図３２の左上の拡大図である。この図面におけるＡ－Ａ’線に沿った断面図を図３４に示す。この断面図からわかるように、まず、トランジスタのゲート電極G0A,G1A,G2A,G3A,G0B,G1B,G2B,G3Bがあり、その上層に第１の配線層（図面に記号なし）があり、さらに上層に第２の配線層が形成されているが、Ａ－Ａ’断面においては、断面図の左からSource0(M2A),Source0(M2C)のみとなっており、Drain3は存在しない。このためSource0とDrain3間の配線容量は大幅に低減された構成であり、動作速度の改善にもつながる構成である。
　（第１１の実施形態）
　本実施形態では、図３５に示すように、１つのトランジスタ群にある直列に接続された４つのトランジスタの中間ノードについて、それぞれのトランジスタ群間のノードを接続した構成をなす。図中のN1,N2,N3と示されたところが、それぞれのノードを接続した配線である。本実施形態の等価回路は図３６に示すようになる。本構成により、各トランジスタ群において、トランジスタの特性や容量ばらつきにより印加電位などが異なるなどの状況が発生した場合でも、それぞれのトランジスタ群間のノードが接続された構成であるため、その影響度が抑制されるという効果がある。
　（第１２の実施形態）
　本実施形態では、図３７に示すように、上記第１１の実施形態に対して、第３の配線層を形成することにより、第２の配線層で形成されたsource0およびDrain3のそれぞれを強化し抵抗を低減した構成をなす。図３８は、図３７の左上の拡大図である。この図面におけるＡ－Ａ’線に沿った断面図を図３９に示す。この断面図からわかるように、Source0(M2A)とSource0(M2C)が、第３配線層で接続された構成である。図示されていないが、図３８の図面の下方での断面では、第２の配線層で形成されたDrain3が、第３の配線層で接続された構成である。第３の配線層で形成されたSource0とDrain3は、平面的にスペースをもって形成されているので、容量も少ない構成であり、動作速度の改善にもつながる構成である。
　（第１３の実施形態）
　本実施形態では、図４０に示すように、上記第１２の実施形態を２つ接続することにより、全体として８個のトランジスタを直列に接続した構成をなす。本実施形態の等価回路は、図４１に示すようになる。
　第１２の実施形態の図３７でも示されているSource0とDrain3間の容量は、第３の配線層間の容量など、ある一定の容量Cを持つ。８段の直列接続のトランジスタを考える場合、４段のトランジスタを８段にする構成も考えられるが、その場合でも、容量Cは第１の配線のSource0とDrain3との距離が離れる分は容量低減するが、例えば、厚膜の第３の配線層間の容量の低減は少ない。このため、容量Cを低減せず、Source0とDrain3間の第３の配線層の距離が大きくなる分、例えば、２倍程度の容量2Cとなる。これに対して、４段構成のものを２つ接続する構成では、全体容量は容量の直列接合となるため1/2*Cとすることができる。このため、多段接続では、全体容量の低減も重視したい場合は、第９から第１２の実施形態で示した構成と、これらを直列接続する構成との複合構成が好ましい場合があり、設計的に適切に選択することにより、より容量低減した構成をえることができる。
　以上、本開示を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、もちろん、種々の改変が可能である。例えば、上記実施形態では、ＳＯＩ基板にトランジスタを形成する例を説明したが、これに限定されず、通常のシリコン基板にトランジスタを形成してもよい。
　この場合、本開示における半導体装置の平面図は、図１に示した構成と同じで、図１のＡ－Ａ’線、Ｂ－Ｂ’線、Ｃ－Ｃ’線に沿った断面図は、図４２～４４に示した構成となる。
　Ｐ－シリコン基板３０１上に、活性領域１を画定する素子分離膜３０３が形成され、活性領域１上には、ゲート絶縁膜１３、２３を介してゲート電極１４、２４が形成されている。第１のトランジスタ１１及び第２のトランジスタ２１のチャネル領域１２、２２は、Ｐ－シリコン基板（若しくは、シリコン基板に形成されたＰ－ウェル領域）からなり、ソース領域１５、２５、及びドレイン領域１６、２６は、Ｎ＋拡散層からなる。引き出し部１７、２７は、Ｐ－シリコン基板（若しくは、シリコン基板に形成されたＰ－ウェル領域）Ｐ－拡散層からなり、接続部１８、２８は、Ｐ＋拡散層からなる。
　　　１　　　活性領域 
　　１０　　　ボディ領域 
　　１１　　　第１のトランジスタ 
　　１２、２２　　　チャネル領域 
　　１３、２３　　　ゲート絶縁膜 
　　１４、２４　　　ゲート電極 
　　１５、２５　　　ソース領域 
　　１６、２６　　　ドレイン領域 
　　１７、２７、３７　　　引き出し部 
　　１８、２８、３８　　　接続部 
　　２１　　　第２のトランジスタ 
　　３１　　　第３のトランジスタ 
　　３０１　　シリコン基板 
　　３０２　　絶縁層 
　　３０３　　素子分離膜 
　　３０４　　サイドウォール絶縁膜 
　　３０５　　シリサイド層 
　　３０６　　コンタクト部 
　　３０７　　配線層

Claims (16)

  1. 　第１のトランジスタと第２のトランジスタとが、素子分離領域によって画定された同一の活性領域内に形成された半導体装置であって、
    　前記活性領域は、前記第１のトランジスタ及び前記第２のトランジスタを形成するボディ領域と、該ボディ領域の電位を接続する接続部と、前記ボディ領域と前記接続部とを接続する引き出し部とを有し、
    　前記ボディ領域に形成された前記第１のトランジスタ及び前記第２のトランジスタは、それぞれ、チャネル領域と、該チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記チャネル領域を挟むように形成されたソース領域及びドレイン領域とを有し、
    　前記第１のトランジスタ及び前記第２のトランジスタのソース領域またはドレイン領域は、共通領域に形成されて、同電位になっており、
    　前記引き出し部は、前記第１のトランジスタ及び前記第２のトランジスタの各チャネル領域から、チャネル方向と直交する方向に、それぞれ分離して延出しており、かつ、前記引き出し部の上には、前記ゲート電極が延出しており、
    　前記引き出し部の幅は、前記第１のトランジスタ及び前記第２のトランジスタのソース領域及びドレイン領域のコンタクト部間の距離よりも狭く、
    　前記接続部の幅は、前記引き出し部上に延出した前記ゲート電極のゲート幅以下である、半導体装置。
  2. 　前記引き出し部上に延出した前記ゲート電極のゲート幅は、前記引き出し部に対して、前記ゲート電極のマスクずれ幅を拡大した幅以下である、請求項１に記載の半導体装置。
  3. 　前記接続部の幅は、前記引き出し部の幅と同じ大きさである、請求項１に記載の半導体装置。
  4. 　前記第１のトランジスタ及び前記第２のトランジスタの各引き出し部は、各チャネル領域から、同一方向に延出している、請求項１に記載の半導体装置。
  5. 　前記活性領域は、基板上に形成された絶縁層上の半導体層からなる、請求項１に記載の半導体装置。
  6. 　前記第１のトランジスタ及び前記第２のトランジスタは、同チャネル型のトランジスタで構成されている、請求項１に記載の半導体装置。
  7. 　前記チャネル領域上に形成されたゲート電極の幅と、前記引き出し部上に延出したゲート電極の幅とは、同一である、請求項１に記載の半導体装置。
  8. 　前記活性領域は、第３のトランジスタを形成する第２のボディ領域と、該第２のボディ領域の電位を接続する第２の接続部と、前記第２のボディ領域と前記第２の接続部とを接続する第２の引き出し部とをさらに有し、
    　前記第２の引き出し部は、前記第３のトランジスタのチャネル領域から、前記第１のトランジスタまたは前記第２のトランジスタの引き出し部と反対方向に延出されており、
    　前記第２の接続部は、前記第１のトランジスタまたは前記第２のトランジスタの接続部と、共通領域に形成されて、同電位になっている、請求項１に記載の半導体装置。
  9. 　前記第１のトランジスタ及び前記第２のトランジスタの各チャネル領域において、前記引き出し部が延出した側と反対側から、第３の引き出し部が延出しており、
    　前記引き出し部の上に延出した前記ゲート電極と、前記第３の引き出し部の上に延出した前記ゲート電極とは、同一形状をなしている、請求項１に記載の半導体装置。
  10. 　前記第３の引き出し部には、前記ボディ領域の電位を接続する第３の接続部がさらに接続されている、請求項９に記載の半導体装置。
  11. 　前記チャネル領域上に形成されたゲート電極の幅と、前記引き出し部上に延出したゲート電極の幅とが異なり、かつ、前記チャネル領域上に形成されたゲート電極と、前記引き出し部上に延出したゲート電極との境界が、前記第１のトランジスタ及び前記第２のトランジスタが形成されたボディ領域の境界より外側に位置している場合、前記チャネル領域上に形成されたゲート電極は、前記ボディ領域の境界と直交している、請求項１に記載の半導体装置。
  12. 　前記チャネル領域上に形成されたゲート電極の幅と、前記引き出し部上に延出したゲート電極の幅とが異なり、かつ、前記チャネル領域上に形成されたゲート電極と、前記引き出し部上に延出したゲート電極との境界が、前記第１のトランジスタ及び前記第２のトランジスタが形成されたボディ領域の境界より内側に位置している場合、前記チャネル領域上に形成されたゲート電極と、前記引き出し部上に延出したゲート電極との境界が、１３５度以上の角度をなしている、請求項１に記載の半導体装置。
  13. 　前記活性領域内に形成された第１のトランジスタ群は、ソース領域とドレイン領域を有し、前記ソース領域とドレイン領域の間にある第１のゲートに接続された第１のトランジスタおよび第２のゲートに接続された第２のトランジスタとを含むトランジスタがソース領域側から直列に接続された構成である、請求項１に記載の半導体装置。
  14. 　前記活性領域内に形成された第１のトランジスタ群はソース領域とドレイン領域を有し、前記ソース領域とドレイン領域の間に第１のゲートに接続された第１のトランジスタおよび第２のゲートに接続された第２のトランジスタとを含むトランジスタがソース領域側から直列に接続され、
    　前記活性領域内に形成された第２のトランジスタ群は、前記ソース領域と同ノードのソース領域と前記ドレイン領域と同ノードのドレイン領域を有し、前記ソース領域とドレイン領域の間に前記第１のゲートに接続された第３のトランジスタおよび前記第２のゲートに接続された第４のトランジスタとを含むトランジスタがソース領域側から直列に接続された構成である、請求項１に記載の半導体装置。
  15. 　活性領域内に形成された第１のトランジスタ群はソース領域とドレイン領域を有し、前記ソース領域とドレイン領域の間に第１のゲートに接続された第１のトランジスタおよび第２のゲートに接続された第２のトランジスタとを含むトランジスタがソース領域側から直列に接続された構成であって、前記第１のトランジスタおよび前記第２のトランジスタのそれぞれのチャネル電位は、前記ゲートの下層の活性領域からそれぞれの電位を引き出した構成とする、半導体装置。
  16. 　活性領域内に形成された第１のトランジスタ群はソース領域とドレイン領域を有し、前記ソース領域とドレイン領域の間に第１のゲートに接続された第１のトランジスタおよび第２のゲートに接続された第２のトランジスタとを含むトランジスタがソース領域側から直列に接続され、
    　前記活性領域内に形成された第２のトランジスタ群は、前記ソース領域と同ノードのソース領域と前記ドレイン領域と同ノードのドレイン領域を有し、前記ソース領域とドレイン領域の間に前記第１のゲートに接続された第３のトランジスタおよび前記第２のゲートに接続された第４のトランジスタとを含むトランジスタがソース領域側から直列に接続された構成であって、前記第１のトランジスタおよび前記第２のトランジスタのそれぞれのチャネル電位は前記ゲートの下層の活性領域からそれぞれの電位を引き出した構成とする、半導体装置。
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