JPS6153777A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPS6153777A JPS6153777A JP59175416A JP17541684A JPS6153777A JP S6153777 A JPS6153777 A JP S6153777A JP 59175416 A JP59175416 A JP 59175416A JP 17541684 A JP17541684 A JP 17541684A JP S6153777 A JPS6153777 A JP S6153777A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
- H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＭＯ８型半導体装置の製造方法に関する。
従来、ＭＯＳ ）ランジスタからなる半導体装置は、第
３図（５）に示す如く、ケ°−ト電極１．ソース−ドレ
インのコンタクトホール２を配置している。而して、同
図中）に示す如（、サファイアからなる絶縁基板３上に
、ソース４．ドレイン５等を形成した半導体層６を設け
たものでは、基板領域７の電位を固定させることができ
ない。
３図（５）に示す如く、ケ°−ト電極１．ソース−ドレ
インのコンタクトホール２を配置している。而して、同
図中）に示す如（、サファイアからなる絶縁基板３上に
、ソース４．ドレイン５等を形成した半導体層６を設け
たものでは、基板領域７の電位を固定させることができ
ない。
このため以下の第４図及び第５図にて示す構造の半導体
装置が開発されている。なお、第３図ω）中８はｆｆ−
）絶縁膜９上に形成されたゲート電極、ｚｏは、ノ臂ツ
シペーション膜、′１ノはソース４．ドレイン５に接続
された取出電極である。
装置が開発されている。なお、第３図ω）中８はｆｆ−
）絶縁膜９上に形成されたゲート電極、ｚｏは、ノ臂ツ
シペーション膜、′１ノはソース４．ドレイン５に接続
された取出電極である。
第４図及び第５図に示す半導体装置ユヱ、１３は、いず
れも半導体基板の素子領域を大きくして基板電位を得る
ようにしている。第４図に示す半導体装置１２は、ゲー
ト電極１４を広げて絶縁している。同図中１５は基板電
位取出部、１６はソース、１７はドレインである。この
ような構造の半導体装置皿は、ゲート電極１４の広がり
部１４ｍを設けているため、素子面積は大幅に増加する
。特にソース１６．ドレイン１７と基板電位取出部１５
は逆導電型になるため、それぞれの領域を形成するため
のイオン注入マスクは、他方を完全に覆わなければなら
ず、そのための余裕として広がり部１４ｈを相当大きく
しなげればならない。また、ｆ−）電極１４の広がり部
１４ｈの分だけトランジスタのチャネル幅が減少し、電
流が減少する。チャネル幅を通常のトランジスタと同じ
に保とうとすると、素子面積が増大することになる。更
に、１個の素子の凹凸が大きくなるため、複数個のトラ
ンジスタをコンパクトに配置することが回能である。そ
の結果、集積度が大幅に低下すると共に、所ｉＶＪ Ｖ
ＬＳＩに採用できず、しかも素子構造が複雑であるため
設計に多くの手間と時間を要する問題がある。
れも半導体基板の素子領域を大きくして基板電位を得る
ようにしている。第４図に示す半導体装置１２は、ゲー
ト電極１４を広げて絶縁している。同図中１５は基板電
位取出部、１６はソース、１７はドレインである。この
ような構造の半導体装置皿は、ゲート電極１４の広がり
部１４ｍを設けているため、素子面積は大幅に増加する
。特にソース１６．ドレイン１７と基板電位取出部１５
は逆導電型になるため、それぞれの領域を形成するため
のイオン注入マスクは、他方を完全に覆わなければなら
ず、そのための余裕として広がり部１４ｈを相当大きく
しなげればならない。また、ｆ−）電極１４の広がり部
１４ｈの分だけトランジスタのチャネル幅が減少し、電
流が減少する。チャネル幅を通常のトランジスタと同じ
に保とうとすると、素子面積が増大することになる。更
に、１個の素子の凹凸が大きくなるため、複数個のトラ
ンジスタをコンパクトに配置することが回能である。そ
の結果、集積度が大幅に低下すると共に、所ｉＶＪ Ｖ
ＬＳＩに採用できず、しかも素子構造が複雑であるため
設計に多くの手間と時間を要する問題がある。
また、第５図に示す＃−導体装置１３は、ケ°−ト電極
１４の広がり部１４ａと同じ機能を厚い絶縁膜１８によ
りて行わせている。この絶縁膜１８は、Ｓｔを熱酸化し
て形成した５ＩＯ２°ｊ、Ｐで１が成するため製造工程
が複雑になる。この半導体装置１３では前述のものに比
べて素子面積の減少を達成できるが、熱軟化のためのマ
スク工程が増加し、蝕刻（ＰＥＰ ）工程１回、 ＳＩ
Ｎエッチング工程、酸化工程、剥り工程を必要とし、実
用に適さない。更に、前述の半導体装置１２と同様に基
板電位取出部１５はゲートの延長方向に長い距離を有す
るので、その分だけ抵抗が大ぎくなり、空乏層が伸びる
と基板電位を固定できない欠点がある。
１４の広がり部１４ａと同じ機能を厚い絶縁膜１８によ
りて行わせている。この絶縁膜１８は、Ｓｔを熱酸化し
て形成した５ＩＯ２°ｊ、Ｐで１が成するため製造工程
が複雑になる。この半導体装置１３では前述のものに比
べて素子面積の減少を達成できるが、熱軟化のためのマ
スク工程が増加し、蝕刻（ＰＥＰ ）工程１回、 ＳＩ
Ｎエッチング工程、酸化工程、剥り工程を必要とし、実
用に適さない。更に、前述の半導体装置１２と同様に基
板電位取出部１５はゲートの延長方向に長い距離を有す
るので、その分だけ抵抗が大ぎくなり、空乏層が伸びる
と基板電位を固定できない欠点がある。
本発明は、高い集積度の下に基板電位の固定」
を可能にした半導体装置を簡単な製造工程で容′易に得
ることができるＭＯ８型半導体装置の製造方法を提供す
ることをその目的とするものであ・る。
ることができるＭＯ８型半導体装置の製造方法を提供す
ることをその目的とするものであ・る。
本発明は、半導体基板の素子領域、上にマスク部羽とケ
゛−ト電４１とを所定間隔で形成し、これらをマスクに
して自己整合によりソース、ドレインを形成した後、マ
スク部材及びゲート電極を絶縁膜で−い、この絶縁膜に
マスク部材を洩含するコンタクトホールな開口すると共
に、マスク部材の直下の素子領域内に高諷度領域を形成
することにより、高い集積度の下に基板電位の固定を可
能にしたｂｉｏＳ型半導体装貨をｉｔ’：＋ｉ単な呉造
工程で容易に得ることができるＭＯ８型半導体装置の製
造方法である。
゛−ト電４１とを所定間隔で形成し、これらをマスクに
して自己整合によりソース、ドレインを形成した後、マ
スク部材及びゲート電極を絶縁膜で−い、この絶縁膜に
マスク部材を洩含するコンタクトホールな開口すると共
に、マスク部材の直下の素子領域内に高諷度領域を形成
することにより、高い集積度の下に基板電位の固定を可
能にしたｂｉｏＳ型半導体装貨をｉｔ’：＋ｉ単な呉造
工程で容易に得ることができるＭＯ８型半導体装置の製
造方法である。
以下、本発明の実施例について図面を参照して説明する
う 先ず、第１図（Ａ）に示す如（、サファイア基板２１上
にエピタキシャル成長させた厚さ約０．６μｍのＰ型シ
リコン眉２２の島の表面に、厚さ約１００Ｘのシリコン
熱酸化膜と厚さ約１００Ｘのシリコン窒化膜からなる２
層の７，１７肉のゲート絶縁膜２３を設ける。次いで、
ケ゛−ト絶縁膜２３上に厚さ約７０００１の多結晶シリ
コン層を形成し、この多結晶シリコン層にリンを拡散し
て抵抗値を下げてから、周知の写真蝕刻法によりパター
ニングを施し、所定形状のゲート電極２４とこのゲート
電極２４から所定の距離で離間したマスク部材２５を形
成する。次いで、マスク部材２５及びケ°−ト電極２４
をマスクにして、ソース、ドレインを形成するために例
えばリンを２９ＫｅＶ、２Ｘ１０ ｃｍ 個の条件
で注入し、素子領域内に低濃度ソース、ドレイン拡散層
２６を形成する。このリンの最終ｘｊは、約０．２μｍ
であり、サファイア基板２１には倒達しない。
う 先ず、第１図（Ａ）に示す如（、サファイア基板２１上
にエピタキシャル成長させた厚さ約０．６μｍのＰ型シ
リコン眉２２の島の表面に、厚さ約１００Ｘのシリコン
熱酸化膜と厚さ約１００Ｘのシリコン窒化膜からなる２
層の７，１７肉のゲート絶縁膜２３を設ける。次いで、
ケ゛−ト絶縁膜２３上に厚さ約７０００１の多結晶シリ
コン層を形成し、この多結晶シリコン層にリンを拡散し
て抵抗値を下げてから、周知の写真蝕刻法によりパター
ニングを施し、所定形状のゲート電極２４とこのゲート
電極２４から所定の距離で離間したマスク部材２５を形
成する。次いで、マスク部材２５及びケ°−ト電極２４
をマスクにして、ソース、ドレインを形成するために例
えばリンを２９ＫｅＶ、２Ｘ１０ ｃｍ 個の条件
で注入し、素子領域内に低濃度ソース、ドレイン拡散層
２６を形成する。このリンの最終ｘｊは、約０．２μｍ
であり、サファイア基板２１には倒達しない。
次に、同図（Ｂ）に示す如く、ケ°−ト絶縁膜２３の露
出面全面を覆うようにしてＣ，Ｖ、Ｄ、 （Ｃｈｅｍｉ
ｃａｌＶａｐｏｒ Ｉ：＠ｐｏａｉｔｌｏｎ ）法によ
り厚さ約４０００Ｘの絶縁部材２７を堆積し、これにＣ
Ｆ４とＨ２ガスを用いた反応性イオンエツチングで異方
性エツチングを施し、マスク部材２５とｆｆ−）電極２
４の間を埋めると共に、両者の側面を厚さ約０．４μｍ
の絶縁部材２７で覆う。次いで、絶縁部材２７、マスク
部材２５及びｒ−）電極２４をマスクにして、Ａ３イオ
ンを６０ ｋｅＶ、 ３Ｘ１０ ｃｍ個の条件で注入
し、熱処理後にサファイア基板２１に達する高濃度のソ
ース、ドレイン拡散層２８を形成する。
出面全面を覆うようにしてＣ，Ｖ、Ｄ、 （Ｃｈｅｍｉ
ｃａｌＶａｐｏｒ Ｉ：＠ｐｏａｉｔｌｏｎ ）法によ
り厚さ約４０００Ｘの絶縁部材２７を堆積し、これにＣ
Ｆ４とＨ２ガスを用いた反応性イオンエツチングで異方
性エツチングを施し、マスク部材２５とｆｆ−）電極２
４の間を埋めると共に、両者の側面を厚さ約０．４μｍ
の絶縁部材２７で覆う。次いで、絶縁部材２７、マスク
部材２５及びｒ−）電極２４をマスクにして、Ａ３イオ
ンを６０ ｋｅＶ、 ３Ｘ１０ ｃｍ個の条件で注入
し、熱処理後にサファイア基板２１に達する高濃度のソ
ース、ドレイン拡散層２８を形成する。
次に、同図Ｃ）に示す如く、絶縁部材２７、マスク部材
２５及びゲート電極２４を含むｒ−ト絶縁膜２３上にパ
ッシベーション膜２９として厚さ約１．５μｍのＳ ｉ
Ｏ２膜を形成する。次いで、このパッシベーション膜２
９に周知の写真蝕刻法によυ、マスク部材２５を包含す
るコンタクトホール、？ Ｏａ及び高濃度のソース、ド
レイン拡散層２８に通じるコンタクトホール３０ｂを開
口する。
２５及びゲート電極２４を含むｒ−ト絶縁膜２３上にパ
ッシベーション膜２９として厚さ約１．５μｍのＳ ｉ
Ｏ２膜を形成する。次いで、このパッシベーション膜２
９に周知の写真蝕刻法によυ、マスク部材２５を包含す
るコンタクトホール、？ Ｏａ及び高濃度のソース、ド
レイン拡散層２８に通じるコンタクトホール３０ｂを開
口する。
次に、同図（Ｄ）に示す如＜ 、ｉ４ ノシベーション
ｌｉｄ！ ２９をマスクにして全直にホウ素イオン３１
を３００ ｋｅＶ 、 Ｉ Ｘ １０１５ｃｍ−２個の
条件で注入する。
ｌｉｄ！ ２９をマスクにして全直にホウ素イオン３１
を３００ ｋｅＶ 、 Ｉ Ｘ １０１５ｃｍ−２個の
条件で注入する。
このホウ先イオンは、Ｒｐ（Ｐｒｏｊｅｃｔｉｏｎ Ｒ
ａｎｇｅ ）＝０．７２１１ｍであるので、マスク部制
２５をｒＩ通してその直下に高濃度領域３２が形成され
る。
ａｎｇｅ ）＝０．７２１１ｍであるので、マスク部制
２５をｒＩ通してその直下に高濃度領域３２が形成され
る。
１だ、マスク部材２５のないところではサファイア基板
２１にまで達する。
２１にまで達する。
次に、同図（ト））に示す如く、ＣＦ４＋０□の条件で
ドライエツチングを施し、コンタクトホール３０ａ内の
マスク部材２５を除去する。次いで、コンタクトホール
３０ｈ、３０ｂ内のタート絶縁膜２３を除去する。この
ケ０−ト絶縁膜２３の窒化シリコン膜は、ＣＦ４＋０２
十Ｎ２ｆスでドライエツチングにて除去し、酸化膜の方
は、ＫＦ ＋ Ｎ１（４Ｆの水溶液でウェットエツチン
グにより除去する。
ドライエツチングを施し、コンタクトホール３０ａ内の
マスク部材２５を除去する。次いで、コンタクトホール
３０ｈ、３０ｂ内のタート絶縁膜２３を除去する。この
ケ０−ト絶縁膜２３の窒化シリコン膜は、ＣＦ４＋０２
十Ｎ２ｆスでドライエツチングにて除去し、酸化膜の方
は、ＫＦ ＋ Ｎ１（４Ｆの水溶液でウェットエツチン
グにより除去する。
然る後、アルミニウムからなる取出電極の形成等を行な
い所定の仕様を満したＭＯ８型半導体装置を得る。なお
、第２図は、第１図（Ｅ）に示すＭＯ８型半導体装置の
要部の平面図である。
い所定の仕様を満したＭＯ８型半導体装置を得る。なお
、第２図は、第１図（Ｅ）に示すＭＯ８型半導体装置の
要部の平面図である。
このようにして得られたＭＯＳ型半導体装１６によ
１れば、ソース、ドレインのいずれか一方の電位に
基板電位を固定することが可能である。通常ＮＭＯＳで
はアース、ＰＭＯ８では、電源電圧に固定するので、こ
のような場合にはソースの電位に固定させるのが良い。
１れば、ソース、ドレインのいずれか一方の電位に
基板電位を固定することが可能である。通常ＮＭＯＳで
はアース、ＰＭＯ８では、電源電圧に固定するので、こ
のような場合にはソースの電位に固定させるのが良い。
基板取出し部は、チャネルのごく近傍に存在するため、
抵抗も小さく基板電位を確実に固定できる。また、本発
明方法では、写真蝕刻工程を増加することなく、単にマ
スク部材２５下への不純物の導入工程、コンタクトホー
ル３０ｔｔ 、３０ｂ内のマスク部材２５の除去をケ゛
−ト絶縁膜２３の除去工程のみが増加するだけであり、
製造工程そのものは極めて簡単なものである。
抵抗も小さく基板電位を確実に固定できる。また、本発
明方法では、写真蝕刻工程を増加することなく、単にマ
スク部材２５下への不純物の導入工程、コンタクトホー
ル３０ｔｔ 、３０ｂ内のマスク部材２５の除去をケ゛
−ト絶縁膜２３の除去工程のみが増加するだけであり、
製造工程そのものは極めて簡単なものである。
丘だ、通常サファイアを絶縁基板に用いた半嚢体装置で
は基板電位が電気的に浮いているため、キンクや寄生バ
イポーラブレークダウンによるドレイン耐圧の低下が問
題となる。これらはチャネルを流れるキャリアがドレイ
ン近傍の高電界で加速され、格子とイン／４’クトアイ
オニゼーシヨンを起こし、発生したキャリアーが基板に
溜ることが主な原因と考えられる。本発明方法で得られ
た半導体装低重Ｊは、素子を微細化しながら、しかも基
板電位を確実に固定できるので、このような問題を解消
ずろことができる０ また、ウェルを有する所謂ＣＭＯ８Ｋ本発明方法を適用
すれば、ウェルや基板の電極をチャネルの近傍に形成で
きるので、小さな抵抗の下にウェル電位を確実に固定し
て、ラッチアップ防止に極めて有効である。
は基板電位が電気的に浮いているため、キンクや寄生バ
イポーラブレークダウンによるドレイン耐圧の低下が問
題となる。これらはチャネルを流れるキャリアがドレイ
ン近傍の高電界で加速され、格子とイン／４’クトアイ
オニゼーシヨンを起こし、発生したキャリアーが基板に
溜ることが主な原因と考えられる。本発明方法で得られ
た半導体装低重Ｊは、素子を微細化しながら、しかも基
板電位を確実に固定できるので、このような問題を解消
ずろことができる０ また、ウェルを有する所謂ＣＭＯ８Ｋ本発明方法を適用
すれば、ウェルや基板の電極をチャネルの近傍に形成で
きるので、小さな抵抗の下にウェル電位を確実に固定し
て、ラッチアップ防止に極めて有効である。
なお、実施例では、マスク部材２５を貫通するようにボ
ロンのイオン注入を行なっているが配線とマスク部材２
５下のコンタクトが得られるものであれば特にイオン注
入をする必要はな〜）。
ロンのイオン注入を行なっているが配線とマスク部材２
５下のコンタクトが得られるものであれば特にイオン注
入をする必要はな〜）。
また、ゲート絶縁膜２３は、酸化膜と窒化シリコン膜の
二層構造のものを使用したが、−４３の酸化膜としても
良い。この場合には、ケ゛−ト電極２４等の側壁絶縁部
材を形成する際の異方性エツチング時に、オーバエツチ
ングされず素子領域の表面を覆っているようにすれば良
い。
二層構造のものを使用したが、−４３の酸化膜としても
良い。この場合には、ケ゛−ト電極２４等の側壁絶縁部
材を形成する際の異方性エツチング時に、オーバエツチ
ングされず素子領域の表面を覆っているようにすれば良
い。
また、ｒ−）電極２４は、多結晶シリコンの他にもマス
ク部材２５を除去する際に選択的にエツチングできるも
のを用いても良〜・。
ク部材２５を除去する際に選択的にエツチングできるも
のを用いても良〜・。
また、マスク部材２５とｅ−）電極２４との間隔は、側
壁絶縁部材で埋めることができる穆度のものであれば良
い。
壁絶縁部材で埋めることができる穆度のものであれば良
い。
また、実施例ではＮＭＯＳについて説明したが、この他
にも所定領域の導電型をＰ型とＮ型の間で相互に入れ替
えることにより、ＰＭＯ８にも適用できると共に、両者
を複合した０ＭＯ８にも適用できることは勿論である。
にも所定領域の導電型をＰ型とＮ型の間で相互に入れ替
えることにより、ＰＭＯ８にも適用できると共に、両者
を複合した０ＭＯ８にも適用できることは勿論である。
また、本発明は、絶縁基板にサファイアを採用しない通
常のバルクディックイスにも適用できることは勿論であ
る。
常のバルクディックイスにも適用できることは勿論であ
る。
以上説明した如く、本発明に係るＭＯＳ型半導体装置の
製造方法によれば、高い集積度の下に基板電位の固定を
可能にしたＭＯ８型半導体装置を簡単な製造工程で容易
に得ることができるものである。
製造方法によれば、高い集積度の下に基板電位の固定を
可能にしたＭＯ８型半導体装置を簡単な製造工程で容易
に得ることができるものである。
第１図（Ａ）乃至同図（ト））は、本発明方法を工程順
に示す説明図、第２図は、本発明方法で得られた半導体
装置の要部を示す平面図、第３図（５）は、従来の基板
取出しのないＳＯ８）ランノスタからなる半導体装置の
要部の平面図、同図（Ｂ）は、同半導体装置の要部の断
面図、第４図及び第５図は、従来の基板電位を固定させ
ることのできるｓｏｓ トｙンノスタからなる半導体装
置の要部の平面図である。 ２１・・・サファイア基板、２２・・・シリコン層、２
３・・・ゲート絶縁膜、２４・・・ゲート電極、２５・
・・マスク部材、２６・・・低濃度ソース、ドレイン拡
散層、２７・・・絶縁部材、２８・・・高濃度のソース
、ドレイン拡散ＮＩ、２９・・・パッシベーション膜、
３０ｈ 、３０ｂ・・・ジンタクトホール、３ノ・・・
ホウ素イオン、３２・・・高濃度領域。 出願人代理人 弁理士 鈴 江 武 彦−４Ｑ。
に示す説明図、第２図は、本発明方法で得られた半導体
装置の要部を示す平面図、第３図（５）は、従来の基板
取出しのないＳＯ８）ランノスタからなる半導体装置の
要部の平面図、同図（Ｂ）は、同半導体装置の要部の断
面図、第４図及び第５図は、従来の基板電位を固定させ
ることのできるｓｏｓ トｙンノスタからなる半導体装
置の要部の平面図である。 ２１・・・サファイア基板、２２・・・シリコン層、２
３・・・ゲート絶縁膜、２４・・・ゲート電極、２５・
・・マスク部材、２６・・・低濃度ソース、ドレイン拡
散層、２７・・・絶縁部材、２８・・・高濃度のソース
、ドレイン拡散ＮＩ、２９・・・パッシベーション膜、
３０ｈ 、３０ｂ・・・ジンタクトホール、３ノ・・・
ホウ素イオン、３２・・・高濃度領域。 出願人代理人 弁理士 鈴 江 武 彦−４Ｑ。
Claims (1)
- 半導体基板の素子領域上に薄肉絶縁膜を形成する工程と
、該薄肉絶縁膜上にマスク部材とゲート電極とを所定間
隔を設けて形成する工程と、該マスク部材及び該ゲート
電極をマスクにして自己整合にて不純物を前記半導体基
板内に導入してソース、ドレインを形成する工程と、前
記マスク部材と前記ゲート電極の間を絶縁部材で塞ぐ工
程と、該絶縁部材、前記マスク部材及び前記ゲート電極
を含む前記薄肉絶縁膜上に絶縁膜を形成する工程と、前
記絶縁膜に前記マスク部材を包含するコンタクトホール
を開口する工程と、前記マスク部材を貫通して前記半導
体基板内に高濃度不純物を導入する工程とを具備するこ
とを特徴とするＭＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59175416A JPS6153777A (ja) | 1984-08-23 | 1984-08-23 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59175416A JPS6153777A (ja) | 1984-08-23 | 1984-08-23 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6153777A true JPS6153777A (ja) | 1986-03-17 |
Family
ID=15995712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59175416A Pending JPS6153777A (ja) | 1984-08-23 | 1984-08-23 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6153777A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019031316A1 (ja) * | 2017-08-07 | 2019-02-14 | パナソニック・タワージャズセミコンダクター株式会社 | 半導体装置 |
-
1984
- 1984-08-23 JP JP59175416A patent/JPS6153777A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019031316A1 (ja) * | 2017-08-07 | 2019-02-14 | パナソニック・タワージャズセミコンダクター株式会社 | 半導体装置 |
| JPWO2019031316A1 (ja) * | 2017-08-07 | 2020-07-09 | パナソニック・タワージャズセミコンダクター株式会社 | 半導体装置 |
| US11217604B2 (en) | 2017-08-07 | 2022-01-04 | Tower Partners Semiconductor Co., Ltd. | Semiconductor device |
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