KR20140040606A - 박막 트랜지스터 및 표시 장치 - Google Patents

박막 트랜지스터 및 표시 장치 Download PDF

Info

Publication number
KR20140040606A
KR20140040606A KR1020130027023A KR20130027023A KR20140040606A KR 20140040606 A KR20140040606 A KR 20140040606A KR 1020130027023 A KR1020130027023 A KR 1020130027023A KR 20130027023 A KR20130027023 A KR 20130027023A KR 20140040606 A KR20140040606 A KR 20140040606A
Authority
KR
South Korea
Prior art keywords
layer
semiconductor layer
film
channel
conductive layer
Prior art date
Application number
KR1020130027023A
Other languages
English (en)
Other versions
KR101385913B1 (ko
Inventor
신타로 나카노
겐타로 미우라
노부요시 사이토
다츠노리 사카노
도모마사 우에다
하지메 야마구치
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20140040606A publication Critical patent/KR20140040606A/ko
Application granted granted Critical
Publication of KR101385913B1 publication Critical patent/KR101385913B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

일 실시 형태에 따르면, 표시 장치는 박막 트랜지스터를 포함한다. 박막 트랜지스터는 게이트 절연막, 반도체층, 게이트 전극, 제1 및 제2 채널 보호막, 제1 및 제2 도전층 및 패시베이션막을 포함한다. 반도체층은 게이트 절연막의 일 주면상 상에 제공된다. 반도체층은 제1 부분 내지 제7 부분을 포함한다. 게이트 절연막은 반도체층과 게이트 전극 사이에 배치된다. 제1 채널 보호막은 제3 부분을 피복한다. 제2 채널 보호막은 제5 및 제4 부분과, 제1 채널 보호막의 상부 표면을 피복한다. 제1 도전층은 제6 부분을 피복한다. 제2 도전층은 제7 부분을 피복한다. 패시베이션막은 제1 및 제2 부분, 제1 및 제2 도전층, 및 제2 채널 보호막을 피복한다.

Description

박막 트랜지스터 및 표시 장치{THIN FILM TRANSISTOR AND DISPLAY DEVICE}
관련 출원에 대한 상호 참조
본 출원은 2012년 9월 26일자로 출원된 일본 특허 출원 제2012-213081호의 우선권에 기초하여 주장하는 것이며, 그 전체 내용은 참조로서 결합된다.
본 발명의 실시 형태는 일반적으로 박막 트랜지스터 및 표시 장치에 관한 것이다.
박막 트랜지스터(TFTs)는 액정 표시 장치, 유기 전계 발광(EL) 표시 장치 등에 널리 이용되고 있다.
대형 표시 장치에 이용되고 있는 비정질 실리콘 TFT는 이동도가 1㎠/V·s이고 플라즈마 CVD(Chemical Vapor Depostion)에 의해 형성될 수 있기 때문에, 대면적에 걸쳐서 균일하면서도 저렴하게 형성될 수 있다.
중소형 표시 장치에 이용되고 있는 저온 폴리 실리콘 TFT는 이동도가 대략 100㎠/V·s이고 장시간 구동될 때 높은 신뢰성을 갖는다.
최근, 더욱 신뢰성이 높은 TFT가 요구되고 있다. 따라서, TFT의 반도체층 재료로서, 산화물 반도체가 주목받고 있다.
박막 트랜지스터(TFTs)에 이용하는 신뢰성이 높은 반도체 재료로서, 산화물 반도체가 주목받고 있다. 예를 들면, 인듐 갈륨 아연 산화물(In-Ga-Zn-O(이하, IGZO)) 등의 산화물 반도체가 주목받고 있다. 산화물 반도체는 예를 들면 스퍼터링법에 의해 실온에서 대면적에 걸쳐서 균일하게 성막할 수 있고, 가시 영역에서 투명하다. 따라서, 이 산화물 반도체를 이용한 TFT는 내열성이 낮은 플라스틱 필름 기판 상에 형성할 수 있고; 이러한 TFT를 이용하여 플렉시블한 표시 장치를 형성할 수 있다. 또한, 산화물 반도체는 비정질 실리콘에 대하여 약 10배 높은 전계 효과 이동도를 갖는다. 또한, 산화물 반도체에 300℃ 내지 400℃의 고온 포스트 어닐링을 실시함으로써, BTS(Bias Temperature Stress) 테스트에 대하여, 높은 신뢰성을 얻을 수 있다. 따라서, 산화물 반도체가 균일성이 높고, 전계 효과 이동도가 높으며, 제조 비용이 낮기 때문에, 산화물 반도체를 이용한 TFT는 표시 장치의 차세대 백플레인(backplane) 소자로서 유력 후보이다.
그러나, 산화물 반도체를 이용한 박막 트랜지스터를 저온 프로세스에서 형성할 경우, 그 신뢰성을 증가시키고자 하는 요구가 있다.
일 실시 형태에 따르면, 표시 장치는 박막 트랜지스터를 포함한다. 박막 트랜지스터는 게이트 절연막, 반도체층, 게이트 전극, 제1 채널 보호막, 제2 채널 보호막, 제1 도전층, 제2 도전층, 및 패시베이션막을 포함한다. 게이트 절연막은 하나의 주면을 갖는다. 반도체층은 주면의 일부 상에 제공된다. 반도체층은 제1 부분, 일 주면에 평행한 일 평면에서 제1 부분과 이격된 제2 부분, 제1 부분과 제2 부분 사이에 제공된 제3 부분, 제1 부분과 제3 부분 사이에 제공된 제4 부분, 제2 부분과 제3 부분 사이에 제공된 제5 부분, 제1 부분과 제4 부분 사이에 제공된 제6 부분, 및 제2 부분과 제5 부분 사이에 제공된 제7 부분을 포함한다. 게이트 절연막은 반도체층과 게이트 전극 사이에 배치된다. 제1 채널 보호막은 반도체층의 제3 부분을 피복한다. 제2 채널 보호막은 제5 부분, 제4 부분, 및 제1 채널 보호막의 상부 표면을 피복한다. 제1 도전층은 제6 부분을 피복한다. 제2 채널 보호막의 일부는 제1 도전층과 제4 부분 사이에 배치된다. 제2 도전층은 제7 부분을 피복한다. 제2 채널 보호막의 일부는 제2 도전층과 제5 부분 사이에 배치된다. 패시베이션막은 제1 부분, 제2 부분, 제1 도전층, 제2 도전층, 및 제2 채널 보호막을 피복한다. 패시베이션막은 1.0×1020원자/㎤ 이상의 수소를 포함한다.
일 실시 형태에 따르면, 박막 트랜지스터는 게이트 절연막, 반도체층, 게이트 전극, 제1 채널 보호막, 제2 채널 보호막, 제1 도전층, 제2 도전층, 및 패시베이션막을 포함한다. 게이트 절연막은 하나의 주면을 갖는다. 반도체층은 주면의 일부 상에 제공된다. 반도체층은 제1 부분, 일 주면에 평행한 일 평면에서 제1 부분과 이격된 제2 부분, 제1 부분과 제2 부분 사이에 제공된 제3 부분, 제1 부분과 제3 부분 사이에 제공된 제4 부분, 제2 부분과 제3 부분 사이에 제공된 제5 부분, 제1 부분과 제4 부분 사이에 제공된 제6 부분, 및 제2 부분과 제5 부분 사이에 제공된 제7 부분을 포함한다. 게이트 절연막은 반도체층과 게이트 전극 사이에 배치된다. 제1 채널 보호막은 반도체층의 제3 부분을 피복한다. 제2 채널 보호막은 제5 부분, 제4 부분, 및 제1 채널 보호막의 상부 표면을 피복한다. 제1 도전층은 제6 부분을 피복한다. 제2 채널 보호막의 일부는 제1 도전층과 제4 부분 사이에 배치된다. 제2 도전층은 제7 부분을 피복한다. 제2 채널 보호막의 일부는 제2 도전층과 제5 부분 사이에 배치된다. 패시베이션막은 제1 부분, 제2 부분, 제1 도전층, 제2 도전층, 및 제2 채널 보호막을 피복한다. 패시베이션막은 1.0×1020원자/㎤ 이상의 수소를 포함한다.
도 1은 제1 실시 형태에 따른 표시 장치를 나타내는 평면도.
도 2는 제1 실시 형태에 따른 박막 트랜지스터를 나타내는 평면도.
도 3은 제1 실시 형태에 따른 박막 트랜지스터를 나타내는 단면도.
도 4는 제1 실시 형태에 따른 박막 트랜지스터를 나타내는 다른 단면도.
도 5는 제1 실시 형태에 따른 표시 장치를 나타내는 부분 단면도.
도 6은 제1 실시 형태에 따른 박막 트랜지스터의 특성을 나타내는 그래프.
도 7은 비교예에 따른 박막 트랜지스터를 나타내는 평면도.
도 8은 비교예에 따른 박막 트랜지스터의 특성을 나타내는 그래프.
도 9는 제1 실시 형태의 제1 변형예에 따른 박막 트랜지스터를 나타내는 단면도.
도 10은 제1 실시 형태의 제2 변형예에 따른 박막 트랜지스터를 나타내는 단면도.
도 11은 제2 실시 형태에 따른 박막 트랜지스터를 나타내는 평면도.
도 12는 제2 실시 형태에 따른 박막 트랜지스터를 나타내는 단면도.
도 13a 내지 도 13f는 제3 실시 형태에 따른 박막 트랜지스터의 제조 방법을 나타내는 단면도.
도 14a 내지 도 14d는 제3 실시 형태에 따른 박막 트랜지스터의 제조 방법을 나타내는 단면도.
도 15는 제3 실시 형태에 따른 표시 장치의 제조 방법을 도시하는 흐름도.
이하, 본 발명의 실시 형태에 대해서 도면을 참조하여 상세히 설명한다.
도면은 모식적 또는 개념적인 것이며; 각 부분의 두께와 폭간의 관계, 부분간의 크기의 비율 등은 반드시 현실의 것과 동일하지 않다. 또한, 동일 부분을 나타낼 경우에도, 도면 사이에 치수 및/또는 비율이 상이하게 도시될 수도 있다.
본원 명세서와 각 도면에서, 상술한 도면에 관련하여 설명한 것과 유사한 구성요소에는 동일한 부호를 표시하였으며, 상세한 설명은 적절히 생략되어 있다.
제1 실시 형태
도 1은 제1 실시 형태에 따른 표시 장치를 나타내는 평면도이다. 표시 장치로서는 유기 EL 표시 장치나 액정 표시 장치를 들 수 있지만, 여기에서는 액티브 매트릭스형 유기 EL 표시 장치(200)를 이용하여 설명한다. 유기 EL 표시 장치(200)는 표시 영역에 매트릭스 형상으로 배치된 복수의 화소부(1)를 포함한다. 도 1은 1개의 화소부(1)를 확대해서 나타내고 있다. 유기 EL 표시 장치(200)는 복수의 화소부(1)가 배치된 표시 영역(100)과, 표시 영역(100)이외의 영역인 주변 영역(110)을 포함한다.
주변 영역(110)에는, 신호선 구동 회로(2), 제어선 구동 회로(3) 및 컨트롤러(4)가 제공된다. 컨트롤러(4)는 신호선 구동 회로(2)와 제어선 구동 회로(3)에 접속되어 있다. 컨트롤러(4)는 신호선 구동 회로(2)의 동작과 제어선 구동 회로(3)의 동작의 타이밍 제어를 행한다.
신호선 구동 회로(2)와 화소부(1)는 도면에서 열 방향을 따라 제공되는 복수의 신호선 DL에 의해 접속되어 있다. 제어선 구동 회로(3)와 화소부(1)는 도면에서 행 방향을 따라 제공되는 복수의 제어선 CL에 의해 접속되어 있다. 신호선 구동 회로(2)는 신호선 DL을 통해서 화소부(1)에 영상 신호에 대응하는 신호 전압을 공급한다. 제어선 구동 회로(3)는 제어선 CL을 통해서 화소부(1)에 주사선 구동 신호를 공급한다.
화소부(1)는 공급되는 전류에 따라 발광하는 유기 EL 소자(11), 기입 TFT(121), 구동 TFT(122), 및 캐패시터(123)를 포함한다. 기입 TFT(121)와 구동 트랜지스터(122)는 백 게이트형 TFT이다. 신호선 DL은 기입 TFT(121)의 소스 전극에 접속되고; 제어선 CL은 기입 TFT(121)의 게이트 전극에 접속되어 있다. 기입 TFT(121)의 드레인 전극은 구동 TFT(122)의 게이트 전극에 접속되어 있다.
유기 EL 소자는 유기 EL층, 애노드 전극, 및 캐소드 전극을 포함한다. 구동 TFT(122)의 소스 전극은 유기 EL 소자(11)의 애노드 전극에 접속되어 있다. 구동 TFT(122)의 드레인 전극에는 전원선(124)이 접속되고 있어, 포지티브 전원 전압 Vdd이 공급된다. 기입 TFT(121)의 드레인 전극과 구동 TFT(122)의 드레인 전극 사이에는 캐패시터(123)가 접속되어 있다. 유기 EL 소자(11)의 캐소드 전극의 전압을 Vss라고 한다. 예를 들면, 기입 TFT(121)의 구성은 구동 TFT(122)의 구성과 같다.
도 2 내지 도 4를 이용하여, 구동 TFT(122)의 예에 대해서 설명한다. 도 2는 제1 실시 형태에 따른 구동 TFT를 나타내는 평면도이다. 도 3은 제1 실시 형태에 따른 구동 TFT를 나타내는 단면도이다. 도 3의 단면도는 도 2의 Ａ-A선의 단면을 나타낸다. 도 4는 제1 실시 형태에 따른 구동 TFT를 나타내는 다른 단면도이다. 도 4의 단면도는 도 2의 B-B선의 단면을 나타낸다.
구동 TFT(122)는 제1 도전층(27), 제2 도전층(28), 게이트 전극(23), 게이트 절연막(24), 반도체층(25), 채널 보호막(26), 및 패시베이션막(29)을 포함한다.
게이트 전극(23)은 기판(20)상의 일부에 제공된다. 게이트 전극(23)은 예를 들면, 몰리브덴 텅스텐(MoW), 몰리브덴 탄탈(MoTa), 및 텅스텐(W) 등의 고융점 금속을 포함할 수도 있다. 게이트 전극(23)은 힐록(hillock) 방지책을 실시한 알루미늄(Al)을 주성분으로 하는 Al 합금을 포함할 수도 있고; Al과 고융점 금속의 적층 막이 사용될 수도 있다. 기판(20)은 주면(20a)을 갖는다(도 3 참조). 주면(20a)에는 게이트 전극(23)이 제공된다. 게이트 전극(23)이 제공된 기판(20)의 주면(20a)에 수직한 방향은 Z 방향이라고 한다. 기판(20)의 주면(20a)에 평행한 한 방향은 X 방향이라고 한다. 기판(20)의 주면(20a)에 평행하고 X 방향에 수직한 방향은 Y 방향이라고 한다. Z 방향을 따라, 기판(20), 게이트 전극(23), 및 게이트 절연막(24)이 적층되어 있다.
게이트 절연막(24)은 게이트 전극(23)상에 제공된다. 이 예에서, 게이트 절연막(24)은 게이트 전극(23)을 피복하면서 기판(20)의 전체에 걸쳐서 제공된다. 게이트 절연막(24)은 일 주면(24a)을 갖는다. 일 주면(24a)은 XY면에 평행하다. 게이트 절연막(24)은 예를 들면, 절연성과 광 투과성을 갖는 재료를 포함할 수도 있다. 게이트 절연막(24)은 절연 재료를 포함한다. 게이트 절연막(24)은 산화 실리콘, 질화 실리콘, 산질화 실리콘, 및 산화 알루미늄으로부터 선택된 적어도 하나를 포함한다. 게이트 절연막(24)은 예를 들면, 실리콘 산화막(SiOx, 여기서 X는 임의의 포지티브값이다), 실리콘 질화막(SiNx), 실리콘 산질화 막(SiON), 또는 알루미나막(Al2O3)을 포함할 수도 있다. 게이트 절연막(24)은 이들 막의 적층 막을 포함할 수도 있다.
반도체층(25)은 게이트 절연막(24)의 일 주면(24a) 상에 제공된다. 게이트 절연막(24)은 게이트 전극(23)과 반도체층(25)사이에 제공되어, 게이트 전극(23)과 반도체층(25)을 절연한다. 즉, 게이트 전극(23)은 게이트 절연막(24)을 개재하여 반도체층(25)과 대향한다. 반도체층(25)은 예를 들면, 인듐(In), 갈륨(Ga), 및 아연(Zn)으로부터 선택된 적어도 1종을 포함하는 산화물 반도체를 포함할 수도 있다. 즉, 반도체층(25)은 예를 들면, In-Ga-Zn-O 산화물 반도체, In-Ga-O 산화물 반도체, 및 In-Zn-O 산화물 반도체로부터 선택된 하나를 포함할 수도 있다. 산화물 반도체는 비정질 상태이거나 다결정 상태에 있을 수도 있다. 본 실시 형태에서는, 비정질 상태의 산화물 반도체를 이용한다. 반도체층(25)은 p형, n형, CMOS 등일 수도 있다. 반도체층(25)의 막 두께는 예를 들면, 5㎚ 이상 100㎚ 이하이며; 반도체층(25)의 막 두께는 5㎚ 이상 20 ㎚ 이하인 것이 바람직하다. 전기적 특성을 고려하면, 반도체층(25)의 막 두께는 예를 들면, 약 10㎚일 수도 있다.
비정질 산화물 반도체를 포함하는 반도체층(25)에 있어서는, 투과 전자 현미경(TEM)이나 X선 회절(XRD)로 관찰해도, 결정성을 나타내는 회절 패턴 등이 관찰되지 않는다. 반도체층(25)의 막질 및 형상은 주사형 전자 현미경(SEM)이나 TEM 등에 의해 관찰될 수 있다.
반도체층(25)은 상술한 비정질 산화물 반도체내에 상술한 산화물 반도체의 미결정(microcrystals)이 분산되어 있는 재료를 포함할 수도 있다.
반도체층(25) 상에는 채널 보호막(26)이 제공된다. 채널 보호막(26)은 반도체층(25) 및 게이트 절연막(24)을 피복하도록 제공된다. 채널 보호막(26)은 제1 채널 보호막(261)과 제2 채널 보호막(262)을 포함한다. 제1 채널 보호막(261)은 반도체층(25) 및 게이트 절연막(24)을 피복하도록 제공된다. 제2 채널 보호막(262)은 제1 채널 보호막(261) 상에 제공된다. 제1 채널 보호막(261) 및 제2 채널 보호막(262)은 반도체층(25)을 보호한다.
제1 채널 보호막(261) 및 제2 채널 보호막(262)은 산화 실리콘, 질화 실리콘, 산질화 실리콘 및 산화 알루미늄으로부터 선택된 적어도 1종을 포함한다. 제1 채널 보호막(261) 및 제2 채널 보호막(262)은 예를 들면, 실리콘 산화막(SiOx, X는 임의의 포지티브값이다), 실리콘 질화 막(SiNx), 실리콘 산질화막(SiON) 또는 알루미나막(Al2O3) 등의 절연 재료를 포함할 수도 있다. 제1 채널 보호막(261)은 반도체층(25)보다도 내산성이 강한, 예를 들면 산화 실리콘 등의 산소를 함유하는 절연 재료를 포함한다. 제2 채널 보호막(262)은 또한 반도체층(25)보다도 내산성이 강한 산화 실리콘 등을 포함한다. 제2 채널 보호막(262)은 제1 채널 보호막(261)보다도 산화도가 높은 막이다. 즉, 제2 채널 보호막(262)은 제1 채널 보호막(261)보다도 산소 원자를 많이 함유한다. 예를 들면, 제2 채널 보호막(262)의 산소 농도는, 제1 채널 보호막(261)의 산소 농도보다도 높다. 예를 들면, 제2 채널 보호막(262)의 실리콘 원자수에 대한 산소 원자수의 비는 제1 채널 보호막(261)의 실리콘 원자수에 대한 산소 원자수의 비보다도 높다.
채널 보호막(26)은 제1 개구(26a)와 제2 개구(26b)를 갖는다. 제1 개구(26a)와 제2 개구(26b)는 예를 들면, X 방향을 따라 서로 대향하도록 제공되고 있다. 도 3에 나타낸 바와 같이, 제1 개구(26a) 및 제2 개구(26b)는 반도체층(25)의 일부를 노출시킨다. 제1 채널 보호막의 일부(261a) 및 제2 채널 보호막의 일부(262a)는 X 방향에서 제1 개구(26a) 및 제2 개구(26b) 사이에 제공된다. 제1 개구(26a)의 제2 개구(26b)와 대향하는 측에서, 제1 채널 보호막의 측면(261s)은 제2 채널 보호막의 일부(262a)로 피복되어 있다. 제2 개구(26b)의 제1 개구(26a)와 대향하는 측에서, 제1 채널 보호막의 측면(261s)은 제2 채널 보호막의 일부(262a)로 피복되어 있다.
도 4에 나타낸 바와 같이, Y 방향에서 반도체층(25)의 측면(25t)은 제1 채널 보호막(261)으로 피복되어 있다. Y 방향에서, 제1 채널 보호막(261)의 측면(261t)은 제2 채널 보호막(262)으로부터 노출되어 있다.
제1 개구(26a)의 일부에는 제1 도전층(27)이 제공되고 있다. 제1 도전층(27)은 또한 제1 개구(26a) 측의 제2 채널 보호막의 일부(262p)를 피복한다. 제2 개구(26b)의 일부에는, 제2 도전층(28)이 제공되고 있다. 제2 도전층(28)은 또한 제2 개구(26b)측의 제2 채널 보호막의 일부(262p)를 피복한다. 제1 도전층(27) 및 제2 도전층(28)은 X 방향에서 채널 보호막(26)과 서로 대향한다.
제1 도전층(27)은 반도체층(25)과 전기적으로 접속되어 있다. 제2 도전층(28)은 반도체층(25)과 전기적으로 접속되어 있다. 제1 도전층(27) 및 제2 도전층(28)은 예를 들면, 티탄(Ti), Al 및 Mo 등을 포함할 수도 있다. 제1 도전층(27) 및 제2 도전층(28)은 예를 들면, Ti, Al 및 Mo으로부터 선택된 적어도 1종을 포함하는 적층체를 포함할 수도 있다. 제1 도전층(27) 및 제2 도전층(28)은 인듐 산화 주석(ITO)일 수도 있다. 또는, 제1 도전층(27) 및 제2 도전층(28)은 채널 보호막(26)으로 피복되어 있지 않은 반도체층(25)의 일부에 아르곤(Ar) 플라즈마 처리를 실시함으로써, 저저항화된 부분일 수도 있다. 제1 도전층(27)은 구동 TFT(122)의 소스 전극 및 드레인 전극으로부터 선택된 하나이다. 제2 도전층(28)은 구동 TFT(122)의 소스 전극 및 드레인 전극으로부터 선택된 다른 하나이다. 본 실시 형태에서, 제1 도전층(27)은 드레인 전극이며; 제2 도전층(28)은 소스 전극이다.
제1 도전층(27), 제2 도전층(28), 보호막(26), 제1 개구(26a) 및 제2 개구(26b)는 패시베이션막(29)으로 피복되어 있다. 도 3에 나타낸 바와 같이, X 방향에서 제1 도전층(27)과 제2 도전층(28) 사이에 제공되었던 제2 채널 보호막의 일부(262a)는 패시베이션막(29)으로 피복되어 있다. 도 4에 나타낸 바와 같이, Y 방향에서, 제2 채널 보호막(262)으로부터 노출된 제1 채널 보호막(261)의 측면(261t)은 패시베이션막(29)으로 피복되어 있다. 반도체층(25)의 일부는 채널 보호막(26)의 개구들(26a, 26b)를 통해 패시베이션막(29)과 접촉한다. 패시베이션막(29)은 예를 들면, 절연성과 광 투과성를 갖는 재료를 포함할 수도 있다. 패시베이션막(29)은 예를 들면, 산화 실리콘, 질화 실리콘 및 산질화 실리콘로부터 선택된 1종을 포함한다. 패시베이션막(29)은 예를 들면, 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막으로부터 선택된 1종을 포함할 수도 있다. 패시베이션막(29)은 수소를 포함한다. 패시베이션막(29)은 예를 들면, 1.0×1020원자/㎤ 이상의 수소를 함유한다.
게이트 전극(23)에 전압을 인가하면, 반도체층(25)에 채널이 형성되고; 제1 도전층(27)과 제2 도전층(28) 사이에 전류가 흐른다.
도 3에 나타낸 바와 같이, 반도체층(25)은 제1 부분(25a), X 방향에서 제1 부분(25a)과 대향하는 제2 부분(25b), 제1 부분(25a)과 제2 부분(25b) 사이에 제공된 제3 부분(25c), 제1 부분(25a)과 제3 부분(25c) 사이에 제공된 제4 부분(25d), 제2 부분(25b)과 제3 부분(25c) 사이에 제공된 제5 부분(25e), 제1 부분(25a)과 제4 부분(25d) 사이에 제공된 제6 부분(25f), 제2 부분(25b)과 제5 부분(25e) 사이에 제공된 제7 부분(25g)을 포함한다.
제1 채널 보호막(261)은 반도체층(25)의 제3 부분(25c)을 피복한다. 제2 채널 보호막(262)은 제1 채널 보호막(261)의 상면(261aT), 반도체층(25)의 제4 부분(25d) 및 반도체층(25)의 제5 부분(25e)을 피복한다. 제1 도전층(27)은 제2 채널 보호막(262)을 개재하여 반도체층(25)의 제4 부분(25d)과 대향하면서, 제6 부분(25f)을 피복한다. 제2 도전층(28)은 제2 채널 보호막(262)을 개재하여 반도체층(25)의 제5 부분(25e)과 대향하면서, 제7 부분(25g)을 피복한다. 패시베이션막(29)은 반도체층(25)의 제1 부분(25a), 반도체층(25)의 제2 부분(25b), 제1 도전층(27), 제2 도전층(28) 및 제2 채널 보호막(262)을 피복한다.
산화물 반도체로 이루어진 반도체층(25)의 저항은 반도체층(25)의 상면을 피복하는 막의 산화도에 의해 변화된다. 산화도가 낮은 막으로 피복되면, 반도체층(25)의 저항은 낮아진다. 한편, 산화도가 높은 막으로 피복되면, 반도체층(25)의 저항은 높아진다.
반도체층(25)의, 제1 채널 보호막(261)으로 피복된 제3 부분(25c)의 저항은 제2 채널 보호막(262)으로 피복된 제4 부분(25d) 및 제5 부분(25e)의 저항보다 낮다. 이 제3 부분(25c)에서의 저항을 낮게 하는 것에 의해, 구동 TFT(122)의 전계 효과 이동도를 높게 할 수 있다.
또한, 반도체층(25)의 제4 부분(25d) 및 제5 부분(25e) 중, 제2 채널 보호막(262)에 가까운 부분(25da) 및(25ea)는 비교적 고저항이다. 일반적으로, 산화도가 낮은 채널 보호막이 개재된 반도체층의 일부를 드레인 전극과 대향시키면, 그 반도체층의 일부의 저항이 바람직하지 않게 너무 저하되게 되어 활성층으로서 기능하지 못하게 되는 경우가 있다. 그러나, 본 실시 형태에서, 산화도가 높은 제2 채널 보호막(262)이 개재된 반도체층(25)의 제4 부분(25d)이 드레인 전극인 제1 도전층(27)과 대향하고 있다. 따라서, 제4 부분(25d)의 제2 채널 보호막(262)에 가까운 부분(25da)이 고저항화되기 때문에, 이러한 문제가 쉽게 발생하지 않는다.
개구(26a)를 통해 반도체층(25)과 패시베이션막(29)이 서로 접촉하고 있기 때문에, 패시베이션막(29)에 포함되는 수소가 반도체층(25)에 쉽게 확산된다. 특히, 패시베이션막(29)내의 수소가 반도체층(25)의 제4 부분(25d)에 공급되는 경우, 제4 부분(25d)의 저항이 쉽게 감소되지 않는다.
따라서, 반도체층(25)의 경우, 채널 보호막(26)이 개재된 드레인 전극인 제1 도전층(27)과 대향하는 제4 부분(25d)의 저항은 제3 부분(25c)에 비해 고저항이다. 특히, 제4 부분(25d) 중, 제2 채널 보호막(262)측의 부분(25da)의 저항은 제4 부분(25d)의 게이트 절연막(24)측의 부분(25db)보다도 고저항이다. 따라서, 반도체층(25)의 활성층으로서 기능하는 부분이 짧아지지 않기 때문에, 원하는 특성을 갖는 구동 TFT(122)가 얻어진다.
반도체층(25)의 제2 채널 보호막(262)으로 피복된 제2 부분(25b)의 X 방향의 길이는 예를 들면, 3㎛ 이하이며, 1㎛ 이하가 보다 바람직하다. 즉, 제1 부분과 제2 부분을 연결하는 방향을 따른 제4 부분 및 제5 부분의 길이는, 예를 들면, 3㎛ 이하이며, 1㎛ 이하가 보다 바람직하다. 제2 부분(25b)의 X 방향의 길이를 이러한 길이로 함으로써, 제4 부분(25d)의 저항을 충분히 고저항화할 수 있다.
제4 부분(25d)의 제2 채널 보호막(262)측의 부분(25da)의 저항률은 예를 들면, 1.0×105Ω·㎝ 이상, 보다 바람직하게는 1.0×107Ω·㎝ 이상이다. 제4 부분(25d)의 제2 채널 보호막(262)측의 부분(25da)은 예를 들면, 제2 채널 보호막(262)과 게이트 절연막(24) 사이에 제공된 반도체층(25)의 일부 중, Z 방향에서 게이트 절연막(24)보다도 제2 채널 보호막(262)에 가까운 절반을 말한다. 예를 들면, Z 방향에서의 제2 채널 보호막(262)으로부터의 거리가 반도체층(25)의 두께의 1/3 이하인 위치에서의 저항률은 1.0×105Ω·㎝ 이상이고, 보다 바람직하게는 1.0×107Ω·㎝ 이상이다.
한편, 제4 부분(25d)의 게이트 절연막(24)측의 부분(25db)의 저항률은 예를 들면, 1.0×105Ω·㎝ 이하이고, 보다 바람직하게는 1.0×103Ω·㎝ 이하이다. 제4 부분(25d)의 게이트 절연막(24)측의 부분(25db)은 예를 들면, 제2 채널 보호막(262)과 게이트 절연막(24) 사이에 제공된 반도체층(25)의 일부 중, Z 방향에서 제2 채널 보호막(262)보다도 게이트 절연막(24)에 가까운 절반을 말한다. 예를 들면, Z 방향에서의 게이트 절연막(24)으로부터의 거리가 반도체층(25)의 두께의 1/3 이하인 위치에서의 저항률은 1.0×105Ω·㎝ 이하이고, 보다 바람직하게는 1.0×103Ω·㎝ 이하이다.
제1 도전층(27)과 제2 도전층(28)을 연결하는 X 방향에 평행한 선분 L에 수직한 선이 반도체층(25)의 단부를 교차하는 단부(25X) 및 (25Y)는 제1 채널 보호막으로 피복되어 있다. 반도체층(25)의 산화물 반도체 내의 산소는 패시베이션막(29)을 형성할 때의 열에 의해 쉽게 빠져나간다. 반도체층(25)으로부터 산소가 빠져나간 구동 TFT에서는, 리크 전류가 발생할 우려가 있다. 그러나, 반도체층(25)의 상면과 단부(25X) 및 (25Y)가 채널 보호막(26)으로 피복되어 있는 것에 의해, 패시베이션막(29)을 형성할 때에 반도체층(25)으로부터 산소가 빠져나가는 것을 방지할 수 있다.
리크 전류를 방지하기 위해서는, 반도체층(25)의 단부(25X) 및 (25Y) 중 일부가 채널 보호막(26)으로 피복되어 있으면 충분하고; 채널 보호막(26)이 반도체층(25)의 단부(25X) 및 (25Y)의 일부를 피복하는 구성을 갖는 것도 가능하다.
본 실시 형태에서는, XY 평면에서, 반도체층(25)이 게이트 전극(23)보다도 작은 구성을 갖는다고 하고 있지만, XY 평면에서 제1 도전층(27)과 제2 도전층(28) 사이에 제공되는 반도체층(25)의 적어도 일부가 게이트 전극(23)과 대향하고 있으면 충분하다.
도 2 내지 도 4를 이용하여 설명한 구동 TFT(122)를 포함하는 표시 장치에 대해서, 도 5를 이용하여 설명한다. 도 5는 제1 실시 형태에 따른 표시 장치를 나타내는 일부 단면도이다.
표시 장치(200)는 기판(20), 구동 TFT(122), 화소 전극(16) 및 유기 EL 소자(11)를 포함한다. 유기 EL 소자(11)는 유기층(33), 화소 전극(31) 및 대향 전극(34)으로 형성된다. 유기 EL 소자(11)는 구동 TFT(122)에 의해 제어 및 구동된다.
기판(20)은 주면(20a)을 갖는다. 기판(20)은 본체부(21) 및 본체부(21) 상에 제공된 배리어층(22)을 포함한다. 주면(20a)은 기판(20)의 배리어층(22)측의 주면이다. 본체부(21)는 예를 들면, 광 투과성을 갖는 재료를 포함할 수도 있다. 본체부(21)는 예를 들면, 유리 재료나 수지 재료를 포함할 수도 있다. 또한, 본체부(21)는 가요성을 갖는 재료를 포함할 수 있다. 본체부(21)는 예를 들면, 유리 재료나, 폴리이미드 등의 수지 재료를 포함할 수도 있다. 배리어층(22)은 불순물이나 수분의 투과 등을 억제하여 구동 TFT(122) 및 유기 EL 소자(11)를 보호한다. 배리어층(22)은 예를 들면, 광 투과성과 가요성을 갖는 재료를 포함할 수도 있다. 배리어층(22)은 생략 가능하며; 게이트 전극(23)이 제공되는 측의 주면(20a)에서 불순물이나 수분의 투과 등이 억제되도록 기판(20)이 형성되어 있으면 충분하다.
기판(20)의 주면(20a) 상에는, 도 2 내지 도 4에서 설명한 구동 TFT(122)가 제공되고 있다.
이 예에서는, 패시베이션막(29) 상에는 컬러 필터(30)가 제공된다. 컬러 필터(30)는 화소마다 다른 색을 갖는다. 컬러 필터(30)는 예를 들면, 적색, 녹색 또는 청색인 컬러 수지막(예를 들면, 컬러 레지스트)를 포함할 수도 있다. 컬러 필터(30)는 필요에 따라 제공될 수도 있다. 컬러 필터(30)는 생략가능하다.
화소 전극(31)은 컬러 필터(30) 상에 제공된다. 화소 전극(31)은 제1 도전층(27) 및 제2 도전층(28)으로부터 선택된 한쪽에 전기적으로 접속된다. 도 5에는 나타나 있지 않지만, 본 실시 형태에서는, 화소 전극(31)은 제2 도전층(28)(예를 들면, 드레인 전극)에 전기적으로 접속된다. 본 실시 형태에서, 화소 전극(31)은 애노드 전극이다. 화소 전극(31)은 예를 들면, 도전성과 광 투과성를 갖는 재료를 포함할 수도 있다. 화소 전극(31)은 예를 들면, ITO(Indium Tin Oxide), ITO/Ag/ITO의 적층 구조, Al이 도핑된 ZnO인 AZO 등을 포함할 수도 있다.
패시베이션막(29) 및 컬러 필터(30)에는, 제2 도전층(28)의 일부를 노출시키는 개구가 제공되고 있다. 화소 전극(31)의 일부(16c)는 이 개구를 통해 제2 도전층(28)에 접촉하고 있다. 이에 따라, 화소 전극(31)은 제2 도전층(28)과 전기적으로 접속된다.
화소 전극(31) 및 컬러 필터(30) 상에는 평탄화막(32)이 제공된다. 평탄화막(32)은 예를 들면, 절연성을 갖는 재료를 포함할 수도 있다. 평탄화막(32)은 예를 들면, 유기 수지 재료를 포함한다. 평탄화막(32)에는, 화소 전극(31)의 일부를 노출시키는 개구(32a)가 제공되고 있다.
평탄화막(32) 및 개구(32a) 상에는 유기층(33)이 제공된다. 유기층(33)은 개구(32a)에서, 화소 전극(31)과 접촉한다. 평탄화막(32)은 개구(32a) 이외의 영역에서 화소 전극(31)과 유기층(33)이 서로 접촉하는 것을 방지한다. 유기층(33)은 예를 들면, 정공 수송층, 발광층 및 전자 수송층이 적층된 적층체를 포함한다. 또는, 정공 수송층 대신에 정공 주입층을 사용할 수도 있다. 또한, 전자 수송층 대신에 전자 주입층을 사용할 수도 있다. 또는, 유기층(33)은 정공 수송층에 부가하여 정공 주입층을 포함할 수도 있다. 유기층(33)은 전자 수송층에 부가하여 전자 주입층을 포함할 수도 있다.
대향 전극(34)은 유기층(33) 상에 제공된다. 대향 전극(34)은 도전성을 갖는 재료를 포함한다. 본 실시 형태에서, 대향 전극(34)은 캐소드 전극이다. 대향 전극(34)은 예를 들면, 알루미늄(Al) 및/또는 마그네슘-은(MgAg)을 포함한다. 대향 전극(34)의 막 두께는 예를 들면, 200㎚이다.
예를 들면, 유기 EL 소자(11)는 개구(32a)가 제공된 부분에서, 화소 전극(31), 대향 전극(34) 및 화소 전극(31)과 대향 전극(34) 사이에 제공된 유기층(33)으로 형성된다. 화소 전극(31)과 대향 전극(34)에 전압이 인가됨으로써, 유기층(33)로부터 광이 방사된다. 유기층(33)로부터 방사된 광은 컬러 필터(30), 패시베이션막(29), 게이트 절연막(24) 및 기판(20)을 투과함으로써, 외부로 방사된다. 즉, 본 실시 형태에서, 표시 장치(200)는 하면 발광형 표시 장치이다.
대향 전극(34) 상에는 밀봉부(35)가 제공된다. 밀봉부(35)는 예를 들면, 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 알루미나 및 탄탈 산화막 등을 포함한다.
도 2 내지 도 5에는, 기입 TFT(121)가 도시되어 있지 않지만, 기입 TFT(121)는 구동 TFT(122)와 같은 재료 및 동일 구성으로 형성될 수도 있다.
본 실시 형태에서는, 화소 전극(31)을 애노드 전극이라고 하고 대향 전극(34)을 캐소드 전극이라고 했지만, 화소 전극(31)을 캐소드 전극이라고 하고; 대향 전극(34)을 애노드 전극으로 할 수도 있다. 각각의 화소부(1)는 기입 TFT(121)와 구동 TFT(122)의 2개의 TFT를 갖고 있는 것으로 했지만, 각각의 화소부(1)는 TFT로서 도 2 내지 도 4에 나타낸 것 같은 TFT를 적어도 1개 구비하면 충분하다.
도 2 내지 도 4에 나타낸 구동 TFT(122)를 측정함으로써 얻어진 특성은 도 6을 이용하여 설명한다. 도 6은 제1 실시 형태에 따른 박막 트랜지스터의 특성을 나타내는 그래프이다. 횡축은 게이트 전극에 인가되는 전압 Vg(단위는 V)을 나타내고; 종축은 반도체층(25)의 드레인 전극(제1 도전층(27))과 대향하는 영역(드레인 영역)을 통해 흐르는 전류 Id(단위는 A)를 나타낸다. 도 6은 드레인 전극(제1 도전층(27))에 인가하는 전압 Vd가 0.1V 및 15V라고 했을 때의 전압 Vg와 전류 Id 사이의 관계를 나타낸다. 전류 Id가 흐르기 시작하는 임계치 전압은 0.1V 및 15V의 전압 Vd과 동일하고; 구동 TFT(122)의 특성은 드레인 전극의 전압 Vd이 변할 때 안정된다. 따라서, 본 실시 형태의 구동 TFT는 드레인 전극의 전압 Vd에 상관없이 안정된 임계 전압을 갖는다.
도 7 및 도 8을 이용하여, 본 실시 형태의 비교예를 설명한다. 도 7은 비교 예에 따른 박막 트랜지스터를 나타내는 평면도이다. 도 8은 비교예에 따른 박막 트랜지스터를 측정함으로써 얻어진 특성을 나타내는 그래프이다.
비교예에 따른 TFT(312)에서, 채널 보호막(326)으로서 한가지 종류의 막이 형성되어 있다. 채널 보호막(326)의 개구(326a)의 전체는 제1 도전층(327)으로 피복되어 있고; 개구(326b)의 전체는 제2 도전층(328)으로 피복되어 있다. 따라서, 반도체층(325)은 패시베이션막(329)과 접촉하지 않는다. 게이트 전극(323) 및 게이트 절연막(324)은 제1 실시 형태의 것과 유사하다.
도 8에서, 횡축은 게이트 전극에 인가되는 전압 Vg(단위는 V)을 나타내고; 세로축은 반도체층(25)의 드레인 전극(제1 도전층(27))과 대향하는 영역(드레인 영역)을 흐르는 전류 Id(단위는 A)를 나타낸다. 도 8은 드레인 전극(제1 도전층(27))에 인가하는 전압 Vd을 0.1V 및 15V로 했을 때의 전압 Vg와 전류 Id의 관계를 나타낸다. 전압 Vd를 0.1V로 했을 때는, 전압 Vd를 15V로 했을 때보다도 임계 전압이 커지고; TFT(312)의 특성은 드레인 전극의 전압 Vd이 변경될 때 불안정하다. 따라서, 비교예에 따른 TFT(312)의 경우, 드레인 전극의 전압 Vd에 따라, 임계 전압이 불안정하게 된다.
TFT의 반도체층에 산화물 반도체를 이용할 경우, 반도체층에 많은 결함이 발생하기 쉽다고 알려져 있으며; 이 결함을 제어하는 것은 TFT의 고신뢰화로 연결된다.
본 발명자들은 산화물 반도체를 이용한 TFT에 대한 개발의 결과로서, 다음과 같은 지식을 얻게 되었다. 즉, 도 7에 도시한 바와 같은 종래의 TFT는, 반도체층(325)의 채널 보호막(326)으로 피복되는 계면에서, 산화물 반도체의 원자간의 결합이 약할 때에는, 드레인 전극(제1 도전층(327))의 전계에 의해, 채널 보호막(326)이 개재된 드레인 전극(제1 도전층(327))과 대향하는 반도체층(325)의 제2 부분(325b)이 저항이 감소하게 된다. 반도체층(325)의 제2 부분(325b)이 저저항화 하면, 반도체층(25)의 활성층으로서 기능하는 부분의 길이인 채널 길이는 설계값보다도 비바람직하게 짧아지게 된다. 결과로서, 비교예에 나타낸 바와 같이, 드레인 전극의 전압 Vd에 의해 임계 전압이 비바람직하게 변화되고; 원하는 TFT 특성이 얻어지지 않는다. 그러나, 제1 실시 형태의 TFT(122)에서, 드레인 전극(327)과 대향하는 반도체층의 제4 부분(25d)은 고저항화되어 있다. 따라서, 제4 부분(25d)은 저저항화하기 어렵고, 활성층으로서 기능한다. 즉, 드레인 전극의 전계 강도에 상관없이, TFT의 임계 전압은 안정화될 수 있다.
제1 실시 형태의 제1 변형예
도 9는 제1 실시 형태의 제1 변형예에 따른 박막 트랜지스터를 나타내는 단면도이다.
본 변형예의 구동 TFT(412)는 제1 실시 형태의 구동 TFT(122)에 비해, YZ 평면에서의 채널 보호막(426)의 구성이 다르다. 채널 보호막(426)은 제1 채널 보호막(426A)과 제2 채널 보호막(426B)으로 이루어진다. 제1 채널 보호막(426A)은 반도체층(425)의 상부 표면에 제공된다. 제2 채널 보호막(426B)은 제1 채널 보호막(426A)의 상부 표면, 제1 채널 보호막(426A)의 측면 및 반도체층(425)의 측면을 피복한다. 즉, 본 변형예의 구동 TFT(412)는 YZ 평면에서, 제2 채널 보호막(426B)이 제1 채널 보호막(426A) 및 반도체층(425)의 측면을 피복한다는 점에서 제1 실시 형태의 구동 TFT(122)와 상이하다. 다시 말하면, 반도체층(425)의, 제1 도전층과 제2 도전층을 연결하는 Y 방향에 평행한 선분에 수직한 선이 교차하는 단부는 제2 채널 보호막(426B)으로 피복되어 있다. 물론 본 변형예에 따르면, 패시베이션막(429)을 형성할 때에 반도체층(425)으로부터 산소가 빠져나가는 것을 방지할 수 있다.
게이트 전극(423), 게이트 절연막(424), 패시베이션막(429) 및 구동 TFT(412)의 XZ 평면에서의 단면도는 제1 실시 형태와 동일하다. 즉, 제1 실시 형태와 유사하게, 제2 채널 보호막(426B)은 제1 채널 보호막(426A)보다도 산화도가 높고; 채널 보호막(426)의 개구를 통해 패시베이션막(429)과 반도체층(425)이 접촉한다.
본 변형예에서, 제1 실시 형태와 마찬가지로, 산화도가 높은 제2 채널 보호막(426B)이 개재된 드레인 전극과 반도체층(425)의 일부는 대향한다. 따라서, 이 일부의 제2 채널 보호막(426B)에 가까운 측이 고저항화된다. 개구를 통해 반도체층(425)과 패시베이션막(429)이 서로 접촉하고 있기 때문에, 패시베이션막(429)에 포함되어 있는 수소는 반도체층(425)으로 확산하기 쉽다. 따라서, 반도체층(425)의, 채널 보호막(426)이 개재된 드레인 전극과 대향하는 부분은 고저항을 갖는다. 특히, 이 부분 중 채널 보호막(426)측은 고저항을 갖는다. 따라서, 반도체층(425)의, 활성층으로서 기능하는 부분이 짧아지지 않기 때문에, 원하는 특성을 갖는 구동 TFT(412)가 얻어진다.
제1 실시 형태의 제2 변형예
도 10은 제1 실시 형태의 제2 변형예에 따른 박막 트랜지스터를 나타내는 단면도이다.
본 변형예의 구동 TFT(512)는 제1 실시 형태의 구동 TFT(122)에 비해, YZ 평면에서의 채널 보호막(526)의 구성과 상이하다. 채널 보호막(526)은 제1 채널 보호막(526A)과 제2 채널 보호막(526B)으로 이루어진다. 제1 채널 보호막(526A)은 반도체층(525)의 상부 표면 및 측면을 피복한다. 제1 실시 형태의 구동 TFT(122)와 달리, 제2 채널 보호막(526B)은 제1 채널 보호막(526A)의 상부 표면 및 측면을 피복하고 있다. 다시 말하면, 제1 도전층과 제2 도전층을 연결하는 Y 방향에 평행한 선분에 수직한 선이 반도체층(525)의 단부를 교차하는 반도체층(525)의 단부는 제1 채널 보호막(426A) 및 제2 채널 보호막(526B)으로 피복되어 있다. 물론 본 변형예에 따르면, 패시베이션막(529)을 형성할 때에 반도체층(525)으로부터 산소가 빠져나가는 것을 방지할 수 있다.
게이트 전극(523), 게이트 절연막(524), 패시베이션막(529) 및 구동 TFT(512)의 XZ 평면에서의 단면도는 제1 실시 형태와 동일하다. 즉, 제1 실시 형태와 유사하게, 제2 채널 보호막(526B)의 산화도는 제1 채널 보호막(526A)보다도 높고; 채널 보호막(526)의 개구를 통해 패시베이션막(529)과 반도체층(525)이 서로 접촉한다.
본 변형예에서, 제1 실시 형태와 마찬가지로, 산화도가 높은 제2 채널 보호막(526B)이 개재된 드레인 전극과 반도체층(525)의 일부는 대향하고 있다. 따라서, 이 일부의 제2 채널 보호막(526B)에 가까운 측은 고저항화된다. 개구를 통해 반도체층(525)과 패시베이션막(429)이 서로 접촉하고 있기 때문에, 패시베이션막(529)에 포함되어 있는 수소는 반도체층(525)으로 확산하기 쉽다. 이와 같이, 반도체층(525)의, 채널 보호막(526)이 개재된 드레인 전극과 대향하는 부분은 고저항을 갖는다. 특히, 이 부분 중 채널 보호막(526)측은 고저항을 갖는다. 따라서, 반도체층(525)의, 활성층으로서 기능하는 부분이 짧아지지 않기 때문에, 원하는 특성을 갖는 구동 TFT(512)가 얻어진다.
제2 실시 형태
도 11은 제2 실시 형태에 따른 박막 트랜지스터를 나타내는 평면도이다. 도 12는 제2 실시 형태에 따른 박막 트랜지스터를 나타내는 단면도이다. 도 12는 도 11의 C-C선의 단면도를 나타낸다. 도 11의 D-D선의 단면도는 제1 실시 형태에서의 도 4과 동일하다.
본 실시 형태의 구동 TFT(122)에서, 채널 보호막(626)의 구성은 제1 실시 형태와 상이하다. 즉, 채널 보호막(626)은 반도체층(625)의 상부 표면의 일부에만 제공되고 있다. 제1 채널 보호막(626A)은 반도체층(625)의 상면의 일부에 제공되고; 제2 채널 보호막(626B)은 제1 채널 보호막(626A)의 상부 표면 및 X 방향을 따른 체1 채널 보호막(626A)의 측면을 피복한다. 제2 채널 보호막(626B)은 제1 채널 보호막(626A)보다도 산화도가 높은 막이다.
제1 도전층(627) 및 제2 도전층(628)은 X 방향에서 서로 대향한다. 제1 도전층(627)의 일부는 반도체층(625)과 전기적으로 접속되어 있다. 제1 도전층(627)의 다른 일부는 제2 채널 보호막(626B)의 일부를 피복한다. 제2 도전층(628)의 일부는 반도체층(625)과 전기적으로 접속되어 있다. 또한, 제2 도전층(628)의 다른 일부는 제2 채널 보호막(626B)의 일부를 피복한다.
제1 도전층(627), 제2 도전층(628), 채널 보호막(626) 및 반도체층(625)은 패시베이션막(629)으로 피복되어 있다. 반도체층(625)은 X 방향에서 제1 도전층(627) 및 제2 도전층(628)의 외측에 있는 패시베이션막(629)과 접촉한다. 패시베이션막(629)은 수소를 포함한다. 패시베이션막(629)은 예를 들면, 1.0×1020원자/㎤ 이상의 수소를 함유한다.
게이트 전극(623), 게이트 절연막(624) 및 반도체층(625)은 제1 실시 형태와 유사하다.
반도체층(625)은 제1 부분(625a), X 방향에서 제1 부분(625a)과 대향하는 제2 부분(625b), 제1 부분(625a)과 제2 부분(625b) 사이에 제공된 제3 부분(625c), 제1 부분(625a)과 제3 부분(625c) 사이에 제공된 제4 부분(625d), 제2 부분(625b)과 제3 부분(625c) 사이에 제공된 제5 부분(625e), 제1 부분(625a)과 제4 부분(625d) 사이에 제공된 제6 부분(625f) 및 제2 부분(625b)과 제5 부분(625e) 사이에 제공된 제7 부분(625g)을 포함한다.
제1 채널 보호막(626A)은 반도체층(625)의 제3 부분(625c)을 피복한다. 제2 채널 보호막(626B)은 제1 채널 보호막(626A)의 상부 표면, 반도체층(625)의 제4 부분(625d) 및 반도체층(625)의 제5 부분(625e)을 피복한다. 제1 도전층(627)은 제2 채널 보호막(626B)이 개재된 반도체층(625)의 제4 부분(625d)과 대향하면서, 제6 부분(625f)을 피복한다. 제2 도전층(628)은 제2 채널 보호막(626B)이 개재된 반도체층(625)의 제5 부분(625e)과 대향하면서, 제7 부분(625g)을 피복한다. 패시베이션막(629)은 반도체층(625)의 제1 부분(625a), 반도체층(625)의 제2 부분(625b), 제1 도전층(627), 제2 도전층(628) 및 제2 채널 보호막(626B)을 피복한다. 패시베이션막(629)은 예를 들면, 1.0×1020원자/㎤ 이상의 수소를 함유한다.
반도체층(25)의 제2 채널 보호막(262)으로 피복된 제2 부분(25b)의 X 방향의 길이는 예를 들면, 3㎛ 이하이며, 1㎛ 이하로 하는 것이 보다 바람직하다. 제2 부분(25b)의 X 방향의 길이를 이러한 길이로 함으로써, 제4 부분(25d)을 충분히 고저항으로 할 수 있다.
제4 부분(625d)의 제2 채널 보호막(626B)측의 부분(625da)의 저항률은 예를 들면, 1.0×105Ω·㎝ 이상이며, 보다 바람직하게는 1.0×107Ω·㎝ 이상으로 할 수 있다. 한편, 제4 부분(625d)의 게이트 절연막(24)측의 부분(625db)의 저항률은 예를 들면, 1.0×105Ω·㎝ 이하이며, 보다 바람직하게는 1.0×103Ω·㎝ 이하로 할 수 있다.
반도체층(625)의 제2 채널 보호막(626B)으로 피복된 제2 부분(625b)의 X 방향의 길이는 예를 들면, 3㎛ 이하이며, 1㎛ 이하로 하는 것이 보다 바람직하다. 제2 부분(625b)의 X 방향의 길이를 이러한 길이로 함으로써, 제4 부분(625d)을 충분히 고저항으로 할 수 있다.
본 실시 형태에서도, 반도체층(625)의, 채널 보호막(626)이 개재된 드레인 전극인 제1 도전층(627)과 대향하는 제4 부분(625d)의 저항은 반도체층(625)의 제3 부분(625c)에 비해 높다. 특히, 제4 부분(625d) 중 제2 채널 보호막(626B)측의 부분(625da)의 저항은 게이트 절연막(24)측의 제4 부분(625d)의 부분(625db)보다도 높다. 따라서, 반도체층(625)의, 활성층으로서 기능하는 부분이 짧아지지 않기 때문에, 원하는 특성을 갖는 구동 TFT(612)가 얻어진다.
제3 실시 형태
본 실시 형태에서, 제1 실시 형태에 따른 박막 트랜지스터 및 표시 장치의 제조 방법의 예에 대해서 설명한다. 도 13a 내지 도 13f는 제3 실시 형태에 따른 박막 트랜지스터의 제조 방법을 나타내는 단면도이다. 도 14a 내지 도 14d는 제3 실시 형태에 따른 박막 트랜지스터의 도 13f에 이어지는 제조 방법을 나타내는 단면도이다.
우선, 본체부(21)와, 본체부(21) 상에 제공된 배리어층(22)를 포함하는 기판(20)을 준비한다(도 13a). 다음으로, 기판(20)의, 배리어층(22)이 제공된 주면(20a) 상의 일부에 게이트 전극(23)을 형성한다(도 13b). 게이트 전극(23)의 측면과 기판(20)의 주면(20a) 사이의 각인 테이퍼는 대략 10° 내지 40°가 바람직하며, 보다 바람직하기로는 대략 30°이다. 테이퍼를 이 범위 내에서 형성함으로써, 리크 전류의 발생을 억제할 수 있다. 테이퍼 각도는 게이트 전극(23)의, 게이트 절연막(24)의 일 주면(24a)에 대하여 비평행한 측면과, 일 주면(24a)에 대하여 평행한 평면 사이의 각도이다.
다음으로, 게이트 전극(23) 및 기판(20)을 피복하도록, 게이트 절연막(24)을 형성한다(도 13c). 계속해서, 게이트 절연막(24)이 개재된 게이트 전극(23)과 대향하도록, 반도체층(25)을 형성한다(도 13d). 반도체층(25)은 XY 평면에 투영했을 경우에, 게이트 전극(23)의 내측에 들어가는 것이 바람직하다. 또한, 반도체층(25)의 측면은 테이퍼를 갖는 것이 바람직하다. 즉, 기판(20)의 주면(20a)에 대하여 경사지는 것이 바람직하다. 이에 따라, 반도체층(25)의 측면에서 전계 집중으로 인해 전기 특성의 범프(bump)가 발생하는 것을 억제할 수 있다.
반도체층(25)의 상부 표면 및 게이트 절연막(24) 상에는 채널 보호막(26)을 형성한다. 구체적으로는, 반도체층(25) 및 게이트 절연막(24)을 피복하도록 제1 채널 보호막(261)을 형성한다(도 13e). 다음으로, 제1 채널 보호층(261)에 2개의 개구(261A) 및(261B)를 형성한다(도 13f). 계속해서, 제1 채널 보호막(261)보다 과산화 조건에서 제1 채널 보호막(261)을 피복하도록 제2 채널 보호막(262)을 형성한다(도 14a).
상술한 바와 같이, 반도체층에 InGaZnO막을 사용한 TFT(122)에서, InGaZnO막 상에 형성되는 제1 채널 보호막(261)의 성막 조건에 따라 특성이 크게 변동한다. 예를 들면, 제1 채널 보호막(261) 및 제2 채널 보호막(262)을 SiH4·N2O 가스를 이용해서 PE-CVD로 형성한 SiO2라고 하면, 제2 채널 보호막(262)은 Si를 포함하는 원료 가스의 유량비를 줄이거나, 성막 레이트를 느리게 하거나, 또는 성막 온도를 낮게 함으로써, 제2 채널 보호막(262)을 제1 채널 보호막(261)보다도 산화도가 높은 막으로 할 수 있다. 또한, 산화도가 높다는 것은 산소와 실리콘의 원소비 O/Si가 높다는 것을 의미한다.
그 후, 제1 채널 보호막(261)의 2개의 개구(261A) 및 (261B)에 대응하는 위치에, 제1 개구(26a) 및 제2 개구(26b)를 형성한다(도 14b). 채널 보호막(26)을 형성한 후에, 어닐링 처리를 실시하는 것이 바람직하다. 어닐링 처리에 의해, 반도체층(25)과 채널 보호막(26)의 계면 결함을 저감시킬 수 있다. 어닐링 처리를 실시하는 것은 제1 개구(26a)와 제2 개구(26b)를 제공하기 전에 또는 그 이후에 수행할 수 있다. 어닐링 온도는 200℃ 내지 400℃가 바람직하고, 250℃ 내지 350℃가 더욱 바람직하다. 어닐링 분위기는 불활성 가스 분위기가 바람직하다.
다음으로, 제1 개구(26a)의 일부 및 제2 채널 보호막(262)의 일부를 피복하도록 제1 도전층(27)을 형성한다. 또한, 제2 개구(26b)의 일부 및 제2 채널 보호막(262)의 일부를 피복하도록 제2 도전층(28)을 형성한다(도 14c).
계속해서, 제1 도전층(27), 제2 도전층(28), 제2 채널 보호막(262), 제1 개구(26a), 및 제2 개구(26b)로부터 노출되는 반도체층(25)을 피복하도록 패시베이션막(29)을 형성한다(도 14d).
따라서, 구동 TFT(122)를 형성할 수 있다.
도 15는 제3 실시 형태에 따른 표시 장치의 제조 방법을 도시하는 흐름도이다. 표시 장치의 제조에 있어서는, 우선, 기판(20)을 준비한다(S711). 그 다음으로, 상술한 바와 같이, 기판(20) 상에 TFT를 형성한다(S712). 계속해서, 컬러 필터를 형성한다(S713). 이 공정은 생략가능하다. 그 다음으로, 유기 EL 소자(11)를 형성한다(S714). 계속해서, 밀봉부(35)를 형성한다(S715). 따라서, 표시 장치를 형성한다.
본 실시 형태에서 얻어지는 구동 TFT(122)에서, 반도체층(25)의, 채널 보호막(26)이 개재된 드레인 전극인 제1 도전층(27)과 대향하는 제4 부분(25d)의 저항은 제3 부분(25c)에 비해서 높다. 특히, 제4 부분(25d) 중, 제2 채널 보호막(26B)측의 부분(25da)이 제4 부분(25d) 중 게이트 절연막(24)측의 부분(25db)보다도 고저항이다. 따라서, 반도체층(25)의, 활성층으로서 기능하는 부분이 짧아지지 않기 때문에, 원하는 특성을 갖는 구동 TFT(122) 및 표시 장치가 얻어진다.
이상, 구체예를 참조하면서, 본 발명의 실시 형태에 대해서 설명했다. 그러나, 본 발명의 실시 형태는 이들 구체예에 한정되지 않는다. 각 요소의 구체적인 구성에 관해서는, 당업자가 공지 기술로부터 적당히 선택할 수 있으며, 그러한 구성은 본 발명을 실시하고, 유사한 효과를 얻을 수 있는 한, 본 발명의 범위에 포함된다.
또한, 각 구체예의 2개 이상의 구성요소는 기술적으로 가능한 범위 내에서 조합될 수 있으며, 본 발명의 요지를 포함하는 한, 본 발명의 범위에 포함된다.
게다가, 본 발명의 실시 형태로서 상술한 박막 트랜지스터 및 표시 장치를 기초로 하여, 당업자가 적절한 설계 변경에 의해 실시할 수 있는 모든 박막 트랜지스터 및 표시 장치도 본 발명의 요지를 포함하는 한, 본 발명의 범위에 속한다.
각종 변경 및 변형은 본 발명의 사상의 범주에서, 당업자라면 도출해 낼 수 있으며, 이들의 변경 및 변형도 본 발명의 범위에 속하는 것으로 이해된다.
임의의 실시 형태가 기술되었지만, 이들 실시 형태는 단지 일례로서 제공된 것이며, 본 발명의 범위를 제한하려는 의도는 아니다. 실제로, 본 명세서에 기술된 새로운 실시 형태들은 다양한 다른 형태로 구현될 수도 있으며; 또한 본 명세서에 기술된 형태의 다양한 생략, 대체 및 변경은 본 발명의 기술적 사상을 벗어나지 않고 이루어질 수 있다. 첨부된 청구범위 및 그 등가물은 본 발명의 범위 및 기술적 사상에 부합되는 한 그러한 형태 또는 변형을 포함한다.

Claims (20)

  1. 박막 트랜지스터를 포함하는 표시 장치로서,
    상기 박막 트랜지스터는,
    주면을 갖는 게이트 절연막;
    상기 주면 상의 일부에 제공된 반도체층 -상기 반도체층은,
    제1 부분,
    상기 주면에 평행한 평면에서 상기 제1 부분과 이격된 제2 부분,
    상기 제1 부분과 상기 제2 부분 사이에 제공된 제3 부분,
    상기 제1 부분과 상기 제3 부분 사이에 제공된 제4 부분,
    상기 제2 부분과 상기 제3 부분 사이에 제공된 제5 부분,
    상기 제1 부분과 상기 제4 부분 사이에 제공된 제6 부분, 및
    상기 제2 부분과 상기 제5 부분 사이에 제공된 제7 부분을 포함함- ;
    게이트 전극 -상기 게이트 절연막은 상기 반도체층과 상기 게이트 전극 사이에 배치됨- ;
    상기 반도체층의 상기 제3 부분을 피복하는 제1 채널 보호막;
    상기 제5 부분, 상기 제4 부분, 및 상기 제1 채널 보호막의 상부 표면을 피복하는 제2 채널 보호막;
    상기 제6 부분을 피복하는 제1 도전층 -상기 제2 채널 보호막의 일부는 상기 제1 도전층과 상기 제4 부분 사이에 배치됨- ;
    상기 제7 부분을 피복하는 제2 도전층 -상기 제2 채널 보호막의 일부는 상기 제2 도전층과 상기 제5 부분 사이에 배치됨- ; 및
    상기 제1 부분, 상기 제2 부분, 상기 제1 도전층, 상기 제2 도전층, 및 상기 제2 채널 보호막을 피복하는 패시베이션막을 포함하고,
    상기 패시베이션막은 1.0×1020원자/㎤ 이상의 수소를 포함하는, 표시 장치.
  2. 제1항에 있어서,
    상기 제1 부분과 상기 제2 부분을 연결하는 방향을 따른 상기 제4 부분의 길이는 3㎛ 이하이고, 상기 연결하는 방향을 따른 상기 제5 부분의 길이는 3㎛ 이하인, 표시 장치.
  3. 제2항에 있어서,
    상기 제4 부분은 상기 제2 채널 보호막측의 부분을 포함하고,
    상기 제4 부분의 상기 채널 보호막측의 부분의 저항률은 1.0×105Ω·㎝ 이상인, 표시 장치.
  4. 제3항에 있어서,
    상기 제4 부분은 상기 게이트 절연막측의 부분을 포함하고,
    상기 제4 부분의 상기 게이트 절연막측의 부분의 저항률은 1.0×105Ω·㎝ 이하인, 표시 장치.
  5. 제4항에 있어서,
    상기 반도체층은 단부를 포함하고,
    상기 제1 도전층과 상기 제2 도전층을 연결하는 선분에 수직한 선은 상기 단부와 교차하고,
    상기 단부의 적어도 일부는 상기 제1 채널 보호막으로 피복되어 있는, 표시 장치.
  6. 제4항에 있어서,
    상기 반도체층은 단부를 포함하고,
    상기 제1 도전층과 상기 제2 도전층을 연결하는 선분에 수직한 선은 상기 단부와 교차하고,
    상기 단부의 적어도 일부는 상기 제2 채널 보호막으로 피복되어 있는, 표시 장치.
  7. 제1항에 있어서,
    상기 제2 채널 보호막의 산소 농도는 상기 제1 채널 보호막의 산소 농도보다 높은, 표시 장치.
  8. 제1항에 있어서,
    상기 제2 채널 보호막의 실리콘 원자수에 대한 산소 원자수의 비는 상기 제1 채널 보호막의 실리콘 원자수에 대한 산소 원자수의 비보다 높은, 표시 장치.
  9. 제1항에 있어서,
    상기 게이트 절연막은 산화 실리콘, 질화 실리콘, 산질화 실리콘, 및 산화 알루미늄으로부터 선택된 적어도 1종을 포함하는, 표시 장치.
  10. 제1항에 있어서,
    상기 반도체층은 인듐, 갈륨, 및 아연으로부터 선택된 적어도 1종을 포함하는 산화물을 포함하는, 표시 장치.
  11. 제1항에 있어서,
    상기 반도체층은 비정질 상태의 부분을 포함하는, 표시 장치.
  12. 제1항에 있어서,
    상기 제1 채널 보호막 및 상기 제2 채널 보호막으로부터 선택된 적어도 하나는 산화 실리콘, 질화 실리콘, 산질화 실리콘, 및 산화 알루미늄으로부터 선택된 적어도 1종을 포함하는, 표시 장치.
  13. 제1항에 있어서,
    상기 패시베이션막은 산화 실리콘, 질화 실리콘, 및 산질화 실리콘로부터 선택된 1종을 포함하는, 표시 장치.
  14. 제1항에 있어서,
    상기 평면과, 상기 평면에 대하여 비평행한 상기 게이트 전극의 측면 사이의 각도는 10도 이상 40도 이하인, 표시 장치.
  15. 박막 트랜지스터로서,
    주면을 갖는 게이트 절연막;
    상기 주면 상의 일부에 제공된 반도체층 -상기 반도체층은,
    제1 부분,
    상기 주면에 평행한 평면에서 상기 제1 부분과 이격된 제2 부분,
    상기 제1 부분과 상기 제2 부분 사이에 제공된 제3 부분,
    상기 제1 부분과 상기 제3 부분 사이에 제공된 제4 부분,
    상기 제2 부분과 상기 제3 부분 사이에 제공된 제5 부분,
    상기 제1 부분과 상기 제4 부분 사이에 제공된 제6 부분, 및
    상기 제2 부분과 상기 제5 부분 사이에 제공된 제7 부분을 포함함- ;
    게이트 전극 -상기 게이트 절연막은 상기 반도체층과 상기 게이트 전극 사이에 배치됨- ;
    상기 반도체층의 상기 제3 부분을 피복하는 제1 채널 보호막;
    상기 제5 부분, 상기 제4 부분, 및 상기 제1 채널 보호막의 상부 표면을 피복하는 제2 채널 보호막;
    상기 제6 부분을 피복하는 제1 도전층 -상기 제2 채널 보호막의 일부는 상기 제1 도전층과 상기 제4 부분 사이에 배치됨- ;
    상기 제7 부분을 피복하는 제2 도전층 -상기 제2 채널 보호막의 일부는 상기 제2 도전층과 상기 제5 부분 사이에 배치됨- ; 및
    상기 제1 부분, 상기 제2 부분, 상기 제1 도전층, 상기 제2 도전층, 및 상기 제2 채널 보호막을 피복하는 패시베이션막을 포함하고,
    상기 패시베이션막은 1.0×1020원자/㎤ 이상의 수소를 포함하는, 박막 트랜지스터.
  16. 제15항에 있어서,
    상기 반도체층의 상기 제1 부분과 상기 제2 부분을 연결하는 방향을 따른 상기 제4 부분의 길이는 1㎛ 이상이고, 상기 연결하는 방향을 따른 상기 제5 부분의 길이는 1㎛ 이상인, 박막 트랜지스터.
  17. 제16항에 있어서,
    상기 제4 부분은 상기 제2 채널 보호막측의 부분을 포함하고,
    상기 제4 부분의 상기 제2 채널 보호막측의 부분의 저항률은 1.0×105Ω·㎝ 이상인, 박막 트랜지스터.
  18. 제17항에 있어서,
    상기 제4 부분은 상기 게이트 절연막측의 부분을 포함하고,
    상기 제4 부분의 상기 게이트 절연막측의 부분의 저항률은 1.0×105Ω·㎝ 이하인, 박막 트랜지스터.
  19. 제15항에 있어서,
    상기 제2 채널 보호막의 산소 농도는 상기 제1 채널 보호막의 산소 농도보다 높은, 박막 트랜지스터.
  20. 제15항에 있어서,
    상기 반도체층은 인듐, 갈륨, 및 아연으로부터 선택된 적어도 1종을 포함하는 산화물을 포함하는, 박막 트랜지스터.
KR1020130027023A 2012-09-26 2013-03-14 박막 트랜지스터 및 표시 장치 KR101385913B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2012-213081 2012-09-26
JP2012213081A JP5779161B2 (ja) 2012-09-26 2012-09-26 薄膜トランジスタおよび表示装置

Publications (2)

Publication Number Publication Date
KR20140040606A true KR20140040606A (ko) 2014-04-03
KR101385913B1 KR101385913B1 (ko) 2014-04-15

Family

ID=50318805

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130027023A KR101385913B1 (ko) 2012-09-26 2013-03-14 박막 트랜지스터 및 표시 장치

Country Status (5)

Country Link
US (1) US8994020B2 (ko)
JP (1) JP5779161B2 (ko)
KR (1) KR101385913B1 (ko)
CN (1) CN103681872A (ko)
TW (1) TWI521716B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160053239A (ko) * 2014-10-31 2016-05-13 엘지디스플레이 주식회사 캡핑층을 구비한 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판
US10020352B2 (en) 2015-10-13 2018-07-10 Samsung Display Co., Ltd. Substrate structure

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI552319B (zh) * 2014-05-23 2016-10-01 友達光電股份有限公司 顯示裝置
WO2018163946A1 (ja) * 2017-03-06 2018-09-13 シャープ株式会社 半導体装置および表示装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6346730B1 (en) * 1999-04-06 2002-02-12 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device having a pixel TFT formed in a display region and a drive circuit formed in the periphery of the display region on the same substrate
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
KR100980008B1 (ko) * 2002-01-02 2010-09-03 삼성전자주식회사 배선 구조, 이를 이용하는 박막 트랜지스터 기판 및 그제조 방법
KR101168729B1 (ko) * 2005-08-16 2012-07-26 삼성전자주식회사 배선 구조와 배선 형성 방법 및 박막 트랜지스터 기판과 그제조 방법
US8263977B2 (en) 2005-12-02 2012-09-11 Idemitsu Kosan Co., Ltd. TFT substrate and TFT substrate manufacturing method
KR101334182B1 (ko) * 2007-05-28 2013-11-28 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터의 제조방법
JP5552753B2 (ja) * 2008-10-08 2014-07-16 ソニー株式会社 薄膜トランジスタおよび表示装置
JP5384088B2 (ja) 2008-11-28 2014-01-08 株式会社ジャパンディスプレイ 表示装置
KR101511076B1 (ko) 2009-12-08 2015-04-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US20130023086A1 (en) 2009-12-21 2013-01-24 Sharp Kabushiki Kaisha Active matrix substrate, display panel provided with same, and method for manufacturing active matrix substrate
KR101832361B1 (ko) * 2011-01-19 2018-04-16 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160053239A (ko) * 2014-10-31 2016-05-13 엘지디스플레이 주식회사 캡핑층을 구비한 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판
US10020352B2 (en) 2015-10-13 2018-07-10 Samsung Display Co., Ltd. Substrate structure

Also Published As

Publication number Publication date
JP5779161B2 (ja) 2015-09-16
US20140084284A1 (en) 2014-03-27
KR101385913B1 (ko) 2014-04-15
JP2014067920A (ja) 2014-04-17
US8994020B2 (en) 2015-03-31
TWI521716B (zh) 2016-02-11
CN103681872A (zh) 2014-03-26
TW201413974A (zh) 2014-04-01

Similar Documents

Publication Publication Date Title
JP5679143B2 (ja) 薄膜トランジスタならびに表示装置および電子機器
US8378351B2 (en) Thin film transistor, display device, and electronic unit
TWI406418B (zh) 薄膜電晶體及其製造方法
JP6108898B2 (ja) 表示装置、薄膜トランジスタ、表示装置の製造方法及び薄膜トランジスタの製造方法
US20120001167A1 (en) Thin film transistor and display device
US20100182223A1 (en) Organic light emitting display device
KR20090105558A (ko) 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
CN103426898A (zh) 显示装置
WO2017024658A1 (zh) 有机发光显示器及其制造方法
JP2012169344A (ja) 薄膜トランジスタならびに表示装置および電子機器
WO2017018271A1 (ja) 半導体装置およびその製造方法
KR20150044327A (ko) 전계 완화 박막트랜지스터, 이의 제조 방법 및 이를 포함하는 표시장치
KR101385913B1 (ko) 박막 트랜지스터 및 표시 장치
US20220415990A1 (en) Display device and production method for display device
JP2015149467A (ja) 薄膜トランジスタ基板の製造方法
US10347770B2 (en) Semiconductor device and method of producing the same
US8981368B2 (en) Thin film transistor, method of manufacturing thin film transistor, display, and electronic apparatus
JP2017188505A (ja) 半導体装置およびその半導体装置を用いたアクティブマトリクス基板
TWI718952B (zh) 氧化物半導體薄膜、薄膜電晶體及濺鍍靶材
JP6311900B2 (ja) 薄膜トランジスタ基板の製造方法
KR100941855B1 (ko) 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
US20160155848A1 (en) Thin film transistor and method of manufacturing the same, and display unit and electronic apparatus
JP2018110184A (ja) 半導体装置およびその製造方法
JP2013080769A (ja) 薄膜トランジスタならびに表示装置および電子機器
JP7492410B2 (ja) 画素回路及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee