JPS59145560A - 出力バツフア装置 - Google Patents
出力バツフア装置Info
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- JPS59145560A JPS59145560A JP2005383A JP2005383A JPS59145560A JP S59145560 A JPS59145560 A JP S59145560A JP 2005383 A JP2005383 A JP 2005383A JP 2005383 A JP2005383 A JP 2005383A JP S59145560 A JPS59145560 A JP S59145560A
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- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
- H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
- H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0772—Vertical bipolar transistor in combination with resistors only
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、信号処理用の半導体集積回路と一体化させて
作り込むことかでき、しかも、高電圧を要する負荷の駆
動か可能な出力）・ソファ装置に関するものである。
作り込むことかでき、しかも、高電圧を要する負荷の駆
動か可能な出力）・ソファ装置に関するものである。
従来例の構成とその問題点
近年、マイクロコンピュータなとの信号処理用の半導体
集積回路とともに、螢光表示管あるいはこれに準じる表
示管、表示素子を直接駆動することのできる高配圧の出
カバソファ装置を一体的に集積化し、全システムのコス
トダウンをはかる動きが活発化している。
集積回路とともに、螢光表示管あるいはこれに準じる表
示管、表示素子を直接駆動することのできる高配圧の出
カバソファ装置を一体的に集積化し、全システムのコス
トダウンをはかる動きが活発化している。
そして、出力バッファ装置の構成の主体となるトランジ
スタとしては、一般に、高出力トランジスタが用いられ
る。しかしなから、負荷として、例えば螢光表示管が用
いられるものとすると、これを駆動する／ζめの電圧と
して、３０〜４０Ｖ程度の高い電圧が必要とされる。こ
の場合には、単に高出力トランジスタ構造とするだけで
は不十分てあり、イノ［せて、高耐圧トランジスタ構造
が採用されている。
スタとしては、一般に、高出力トランジスタが用いられ
る。しかしなから、負荷として、例えば螢光表示管が用
いられるものとすると、これを駆動する／ζめの電圧と
して、３０〜４０Ｖ程度の高い電圧が必要とされる。こ
の場合には、単に高出力トランジスタ構造とするだけで
は不十分てあり、イノ［せて、高耐圧トランジスタ構造
が採用されている。
′また、この種の駆動回路では、出力バッファ装置より
も前段に位置する信号処理回路部を、０ＭＯ３あるいは
片チャネルＭＯ３を用いて構成することにより、この回
路部では高速演算処理を行う。なお、この回路部の電源
電圧■ＤＤは、それほど高い電圧ではなく、５ｖ程度の
電圧とされる場合が最も多い。しかも、この電ｌ電圧は
、半導体集積ｌｆｉ、ｌ路の高集積化、チップの縮小化
につれて低下する傾向にある。
も前段に位置する信号処理回路部を、０ＭＯ３あるいは
片チャネルＭＯ３を用いて構成することにより、この回
路部では高速演算処理を行う。なお、この回路部の電源
電圧■ＤＤは、それほど高い電圧ではなく、５ｖ程度の
電圧とされる場合が最も多い。しかも、この電ｌ電圧は
、半導体集積ｌｆｉ、ｌ路の高集積化、チップの縮小化
につれて低下する傾向にある。
一力、バッファトランジスタを含む出力バッファ−装置
は、信号理回路部の電源電圧よりもはるかに高い電源電
圧Ｖｐ で駆動され、たとえば、３０〜４０■の高耐圧
性が必要とされる。このような、低電圧で駆動され、高
速性を発揮する回路部と、高電圧で駆動される出力バッ
ファ装置とを単一の半導体基板内へ一体的に集積化する
ためには、種々の配慮が必要である。
は、信号理回路部の電源電圧よりもはるかに高い電源電
圧Ｖｐ で駆動され、たとえば、３０〜４０■の高耐圧
性が必要とされる。このような、低電圧で駆動され、高
速性を発揮する回路部と、高電圧で駆動される出力バッ
ファ装置とを単一の半導体基板内へ一体的に集積化する
ためには、種々の配慮が必要である。
第１図（ａ）および（Ｃ）は、従来の出力バッファ装置
の構成を示す回路図であり、捷だ、第２図は、この回路
で用いられるバッファトランジスタの平面図である。第
１図（ａ）〜（Ｃ）で示す各回路において、最終〈ンバ
ーク１以前の回路は相補型ＭＯ３）ランジスタ（以下Ｃ
ＭＯＳＦＥＴと略す）、ＰチャンネルＭＯ３ＦＥＴ又は
Ｎチャンネル形ＭＯ８ＦＥＴ で形成されているものと
する。前記インバータ１の出力側ハ、バッファトランジ
スタ２のゲートに接続され、甘た、このバッファトラン
ジスタ２の一端を電源端子３とし、これより回路電圧■
ＤＤ を印加する。しかして、このバッファ）・ランン
スク２のゲートへインバータ１を介して入力端子４から
信号を入力し、バッファトランジスタ２のドレイン側５
から出力を得る場合、第１図（ａ）で示すように、この
ドレイン側をそのま寸出力端子とするいわゆるオープン
トレイン形成の出力方式が多い。
の構成を示す回路図であり、捷だ、第２図は、この回路
で用いられるバッファトランジスタの平面図である。第
１図（ａ）〜（Ｃ）で示す各回路において、最終〈ンバ
ーク１以前の回路は相補型ＭＯ３）ランジスタ（以下Ｃ
ＭＯＳＦＥＴと略す）、ＰチャンネルＭＯ３ＦＥＴ又は
Ｎチャンネル形ＭＯ８ＦＥＴ で形成されているものと
する。前記インバータ１の出力側ハ、バッファトランジ
スタ２のゲートに接続され、甘た、このバッファトラン
ジスタ２の一端を電源端子３とし、これより回路電圧■
ＤＤ を印加する。しかして、このバッファ）・ランン
スク２のゲートへインバータ１を介して入力端子４から
信号を入力し、バッファトランジスタ２のドレイン側５
から出力を得る場合、第１図（ａ）で示すように、この
ドレイン側をそのま寸出力端子とするいわゆるオープン
トレイン形成の出力方式が多い。
第１＠Ｈｂ）は、バッファトランジスタ２にプルダウン
抵抗６を付加したもので、これは拡散層の抵抗を用いて
作ることができる。端子７には電源電圧ＶＤｆ）以りｔ
の電圧ｖＰ が印加される。一般に、このプルダウン抵
抗は外部に接続する被駆動装置、たとえば螢光表示管の
可動のために用いられるもので、その動作条件に適応す
るように、通常はかなり大きい抵抗、例えば数１０〜数
１００ＫＱの抵抗が要求される。この大きさの抵抗の作
り込みは、拡散層のオ１１用によ−）で可能であるか、
このようにして形成される抵抗にｄ−耐汗一面で問題が
ある。
抵抗６を付加したもので、これは拡散層の抵抗を用いて
作ることができる。端子７には電源電圧ＶＤｆ）以りｔ
の電圧ｖＰ が印加される。一般に、このプルダウン抵
抗は外部に接続する被駆動装置、たとえば螢光表示管の
可動のために用いられるもので、その動作条件に適応す
るように、通常はかなり大きい抵抗、例えば数１０〜数
１００ＫＱの抵抗が要求される。この大きさの抵抗の作
り込みは、拡散層のオ１１用によ−）で可能であるか、
このようにして形成される抵抗にｄ−耐汗一面で問題が
ある。
第１図（Ｃ）は、プルダウン抵抗の代わりに、ＭＯＳＦ
ＥＴ ｓを採用したものである。例えば、第１図（Ｃ
）の回路を出力バッファとした集積回路を作る場合には
、インバータ回路１より前段の信号処理回路は、通常の
０ＭＯ３あるいは片チヤンネル回路形式で構成され、高
速性が必要であり、また、その回路電源電圧ｖＤＤを上
記のように５ｖの設定で動作させるなど、あ脣り高電圧
で使用することはない。一方、バッファトランジスタ２
を含む出力バッファ装置は電源電圧ｖＰ で駆動され、
」−記のように３０〜４０Ｖの高面１圧性か必要とされ
る。
ＥＴ ｓを採用したものである。例えば、第１図（Ｃ
）の回路を出力バッファとした集積回路を作る場合には
、インバータ回路１より前段の信号処理回路は、通常の
０ＭＯ３あるいは片チヤンネル回路形式で構成され、高
速性が必要であり、また、その回路電源電圧ｖＤＤを上
記のように５ｖの設定で動作させるなど、あ脣り高電圧
で使用することはない。一方、バッファトランジスタ２
を含む出力バッファ装置は電源電圧ｖＰ で駆動され、
」−記のように３０〜４０Ｖの高面１圧性か必要とされ
る。
そして、上記高耐圧出カバソファ装置の形成は、オンセ
ットゲート構造やスタックドゲートとられることか多く
、通常、構造的には高耐圧側の出力端子が、チャンネル
スＩ・ツバと接しないいわゆるクローズドゲート形式の
トランジスタを用いることで、高耐圧を達成している。
ットゲート構造やスタックドゲートとられることか多く
、通常、構造的には高耐圧側の出力端子が、チャンネル
スＩ・ツバと接しないいわゆるクローズドゲート形式の
トランジスタを用いることで、高耐圧を達成している。
第２図にその平面構造を示す０９は例えば、多結晶ンリ
コノで形成したクローズド構造のゲート電極、１０はト
レイン領域、１１はソース領域、１２はピンチオフ抵抗
領域、１３はトレイン領域１０から電極を取り出すため
の電極取出用窓、１４はビンチオノ抵抗領域１２に一端
が接続されたアルミニウム電極そして１６は厚膜部分で
ある。このような構造のトランジスタではノース部分は
１５の厚膜下のチャンネルストッパと接することＶこな
る。この場合ｄ］ドレインは高耐圧構造になるが、ソー
ス側はチャンネルストツバとソース接合での破壊電圧に
」ニリ決まる。
コノで形成したクローズド構造のゲート電極、１０はト
レイン領域、１１はソース領域、１２はピンチオフ抵抗
領域、１３はトレイン領域１０から電極を取り出すため
の電極取出用窓、１４はビンチオノ抵抗領域１２に一端
が接続されたアルミニウム電極そして１６は厚膜部分で
ある。このような構造のトランジスタではノース部分は
１５の厚膜下のチャンネルストッパと接することＶこな
る。この場合ｄ］ドレインは高耐圧構造になるが、ソー
ス側はチャンネルストツバとソース接合での破壊電圧に
」ニリ決まる。
ここで、第１図（Ｃ）のプルダウン抵抗要゛素のＭＯＳ
ＦＥＴ ｓをいかに高配圧化するかが問題である。第１
図（Ｃ）で、バッファトランジスタ２がオフの」賜金に
は、そのドレイン側端子５の部分は１グ１値電圧ヲ■Ｔ
とすると、ｖＰ−ｖＴ−まで−に昇する。このため
に、前記抵抗要素のＭＯＳＦＥＴ ８としては、ソース
、ドレイン側とも高耐圧化してなければならない。さら
に、通常このプルダウン抵抗の値をＭＯＳＦＥＴ で
実施するには、Ｗ／Ｌ＜１、即ちＷよりＬが大きいトラ
：／ジスタを設側しなければならない。これは、第２図
の様なりローズトゲート構造で作ることは困難である。
ＦＥＴ ｓをいかに高配圧化するかが問題である。第１
図（Ｃ）で、バッファトランジスタ２がオフの」賜金に
は、そのドレイン側端子５の部分は１グ１値電圧ヲ■Ｔ
とすると、ｖＰ−ｖＴ−まで−に昇する。このため
に、前記抵抗要素のＭＯＳＦＥＴ ８としては、ソース
、ドレイン側とも高耐圧化してなければならない。さら
に、通常このプルダウン抵抗の値をＭＯＳＦＥＴ で
実施するには、Ｗ／Ｌ＜１、即ちＷよりＬが大きいトラ
：／ジスタを設側しなければならない。これは、第２図
の様なりローズトゲート構造で作ることは困難である。
すなわち、通常のクローズドトランジスタ構造では、Ｗ
））Ｌとなる。
））Ｌとなる。
このように、従来の構造の下で、プルダウン抵抗層）１
′−導体集積回路内へ作り込む場合には、抵抗の高耐圧
性の而で間頃があり、捷たこの抵抗にかえてＭＯＳＦＥ
Ｔ でプルダウン抵抗要素を形成した場合でも、制圧
面、抵抗値面で不都合が生じるのであった。
′−導体集積回路内へ作り込む場合には、抵抗の高耐圧
性の而で間頃があり、捷たこの抵抗にかえてＭＯＳＦＥ
Ｔ でプルダウン抵抗要素を形成した場合でも、制圧
面、抵抗値面で不都合が生じるのであった。
発明の目的
本発明は、信号処理回路部とともに一体的に集積化され
る出力バノファ装置の出力バッファトランジスタと高酬
圧の負荷抵抗要素を、同一の製造プロセスの下で形成す
ることが可能な出力バノファ装置構造の提供を目的とす
るものである。
る出力バノファ装置の出力バッファトランジスタと高酬
圧の負荷抵抗要素を、同一の製造プロセスの下で形成す
ることが可能な出力バノファ装置構造の提供を目的とす
るものである。
発明の構成
本発明の出力バノファ装置は、負荷１駆動用のバッファ
トランジスタに接続される負荷抵抗要素か、−導電型の
半導体基板内に作り適寸れ−これとｆｄ逆逆電電型抵抗
用拡散領域と、同抵抗用拡散領域の表ｍ］層部分からこ
れを包囲する前記半導体基板部分の表面層部分Ｋｔで及
ぶ範囲Ｖこ形成された、前記半導体基板とは逆導電型の
ピンチ抵抗用領域と、同ピンチオフ抵抗用領域の外側Ｖ
Ｃ位置し、かつ、これに隣接する半導体基板部分の表面
を僚う絶縁膜上に設けたカードリング電極とで構成され
ているものであり、この構成が、バノンアトランジスタ
の構造として採用されるクローズトゲ−ｊ・構造と等価
であるため、この負荷抵抗要素の作り込みの／こめに、
製造プロセスを変更する必要はなく、寸だ、ピンチオフ
抵抗用領域とガードリング電極の存在によ−〕で、負荷
抵抗要素の高耐圧化かはかられるところとなる。
トランジスタに接続される負荷抵抗要素か、−導電型の
半導体基板内に作り適寸れ−これとｆｄ逆逆電電型抵抗
用拡散領域と、同抵抗用拡散領域の表ｍ］層部分からこ
れを包囲する前記半導体基板部分の表面層部分Ｋｔで及
ぶ範囲Ｖこ形成された、前記半導体基板とは逆導電型の
ピンチ抵抗用領域と、同ピンチオフ抵抗用領域の外側Ｖ
Ｃ位置し、かつ、これに隣接する半導体基板部分の表面
を僚う絶縁膜上に設けたカードリング電極とで構成され
ているものであり、この構成が、バノンアトランジスタ
の構造として採用されるクローズトゲ−ｊ・構造と等価
であるため、この負荷抵抗要素の作り込みの／こめに、
製造プロセスを変更する必要はなく、寸だ、ピンチオフ
抵抗用領域とガードリング電極の存在によ−〕で、負荷
抵抗要素の高耐圧化かはかられるところとなる。
実施例の説明
」ン、下に図面を参照して、本発明の出力バノンア装置
について説明する。
について説明する。
第３図ｄ５、不発明の出力バノファ装置で用いら７Ｌる
負荷抵抗要素の構造例全示す図であり、第３し１（ａ）
は半導体基板内部外で全透視して示した透視」７面図、
第３図（１））は第３図（ａ） （７） Ｂ Ｂ ｍ
Ｖコ’１９ ッテ切断して示した断１ｍ図である。
負荷抵抗要素の構造例全示す図であり、第３し１（ａ）
は半導体基板内部外で全透視して示した透視」７面図、
第３図（１））は第３図（ａ） （７） Ｂ Ｂ ｍ
Ｖコ’１９ ッテ切断して示した断１ｍ図である。
第３図において、１６は、たとえばＮ型のシリコン基板
、１７は同ンリコン基板の中に作り込まれ、抵抗形成の
領域となるＰ型拡散領域、１８および１っけこのＰ型拡
散領域の両端部に電極を形成するためのオーミック接触
用の戸型拡散領域、２０はＭＯＳ）ランジスタのゲート
酸化膜形成工程で同時に形成されプζ酸化膜、２１はチ
ャネルストツバ領域となるＮ＋型拡散領域、２２は選択
酸化処理で形成した選択酸化膜、２３は、例えば多結晶
シリコンを用いて形成され、固定電位とされるカー １
−リング電極、２４はピンチオフ抵抗層となるＰ−型領
域、２６は二酸化シリコンなどの厚膜、そして、２６．
２７は負荷抵抗要素の両端子となるアルミニウム電イ命
である。
、１７は同ンリコン基板の中に作り込まれ、抵抗形成の
領域となるＰ型拡散領域、１８および１っけこのＰ型拡
散領域の両端部に電極を形成するためのオーミック接触
用の戸型拡散領域、２０はＭＯＳ）ランジスタのゲート
酸化膜形成工程で同時に形成されプζ酸化膜、２１はチ
ャネルストツバ領域となるＮ＋型拡散領域、２２は選択
酸化処理で形成した選択酸化膜、２３は、例えば多結晶
シリコンを用いて形成され、固定電位とされるカー １
−リング電極、２４はピンチオフ抵抗層となるＰ−型領
域、２６は二酸化シリコンなどの厚膜、そして、２６．
２７は負荷抵抗要素の両端子となるアルミニウム電イ命
である。
このような構造を有する負荷抵抗要素で（ｄ、抵抗領域
となるＰ型拡散領域１７が高上ｆ８″Ｌとなったときの
ガートリング電極２３の端部における絶縁破壊がピンチ
オフ抵抗層２４による電圧降下（・・こまって防止され
、捷だ、抵抗領域部分とチャネルストツバ領域２１との
間のＮ型シリコン基板部分の表面」二Ｖこガートリング
電極２３を配置し、抵抗領域部分とチャネルストッパ２
１とを確実に分離したことによって、接合破壊電圧の低
下が防止される。
となるＰ型拡散領域１７が高上ｆ８″Ｌとなったときの
ガートリング電極２３の端部における絶縁破壊がピンチ
オフ抵抗層２４による電圧降下（・・こまって防止され
、捷だ、抵抗領域部分とチャネルストツバ領域２１との
間のＮ型シリコン基板部分の表面」二Ｖこガートリング
電極２３を配置し、抵抗領域部分とチャネルストッパ２
１とを確実に分離したことによって、接合破壊電圧の低
下が防止される。
なお、ピンチオフ抵抗層２４の作り込みに際しては、抵
抗領域となるＰ型拡散領域１７に高電圧が印ブ几された
ときに、この電圧からピンチオフ抵抗層２４で生じる電
圧降下分を引いた電圧がガードリング電極２３の端部の
破壊電圧より低くなるように不純物濃度や長さを選択す
ることが大切である。
抗領域となるＰ型拡散領域１７に高電圧が印ブ几された
ときに、この電圧からピンチオフ抵抗層２４で生じる電
圧降下分を引いた電圧がガードリング電極２３の端部の
破壊電圧より低くなるように不純物濃度や長さを選択す
ることが大切である。
ところで、この負荷抵抗要素は、通常行なわれている不
純物拡散方法あるいはイオン注入法のいずれを採用して
も形成することができる。
純物拡散方法あるいはイオン注入法のいずれを採用して
も形成することができる。
例ｔは、イオン注入法によってこれを製作するにあたり
、抵抗領域となるＰ型拡散領域１７は、７、Ｈチャネル
ＭＯＳプロセスの場合にはチャネルドーグ用のイオン注
入で、寸だ、ＣＭＯＳプロセスの場合には、チャネルド
ープ用あるいはＰウェル形成用のイオン注入で形成する
ことができる。したかって、出カバソファ装置の作り込
みは、信号処ｙＩＩ部を作り込むプロセスそのものて行
なうことができる。また、ピンチオフ担」〕１層もイオ
ン注入法で形成することができる。
、抵抗領域となるＰ型拡散領域１７は、７、Ｈチャネル
ＭＯＳプロセスの場合にはチャネルドーグ用のイオン注
入で、寸だ、ＣＭＯＳプロセスの場合には、チャネルド
ープ用あるいはＰウェル形成用のイオン注入で形成する
ことができる。したかって、出カバソファ装置の作り込
みは、信号処ｙＩＩ部を作り込むプロセスそのものて行
なうことができる。また、ピンチオフ担」〕１層もイオ
ン注入法で形成することができる。
このような構造を有する負荷抵抗要素は、第１図（ｂ）
で示したプルダウン抵抗６として用いられるものであり
、たとえば、アルミニウム電極２６かバッフ７トランジ
スタ２のドレインに接続され、アルミニウム電極２７が
端子７に接続される。したがって、上記した高電圧とし
てｖＰ がＰ型拡散層（Ｃ加わるところとなるが、すで
に説明した各部の働きによって、この電圧印加で支障を
きたすことなく負荷抵抗要素としての役割りを果すＯ−
１グこ、この負荷抵抗要素によれは、次のような効果も
期待できる。
で示したプルダウン抵抗６として用いられるものであり
、たとえば、アルミニウム電極２６かバッフ７トランジ
スタ２のドレインに接続され、アルミニウム電極２７が
端子７に接続される。したがって、上記した高電圧とし
てｖＰ がＰ型拡散層（Ｃ加わるところとなるが、すで
に説明した各部の働きによって、この電圧印加で支障を
きたすことなく負荷抵抗要素としての役割りを果すＯ−
１グこ、この負荷抵抗要素によれは、次のような効果も
期待できる。
通常、マイクロコンピュータや信号処理回路の出力バノ
ファのみを商酬１玉）くノファにする要求が殆んどであ
る。この場合には、単に出カッ（ノファの高制圧化をは
かるだけでは不十分てあり、さらに、配線部分に位置す
る厚膜の反転電圧として、回路システム内で最も高い電
圧ｖＰ二３０〜４０Ｖを超える値を保障する必要がある
。この目的は、チャイ・ルストノノ′：領域の不純物濃
度を高めることによって達成することができる。しかし
ながら、チャネルストツノ々領域の不純物濃度を高める
と、半導体集積回路の大半の部分を占めているマイクロ
コンピュータや信号処理部分の回路スピードが遅くなる
という不都合が生じる。この不都合はＭＯ３Ｉ−ランジ
スタのソース、ドレイン拡散部ト、チャネルストッパ部
分との接合容量が増加するためにもたらされる。従って
、あまりチャネルストッパ領域の濃度を高めることは好
ましくない。
ファのみを商酬１玉）くノファにする要求が殆んどであ
る。この場合には、単に出カッ（ノファの高制圧化をは
かるだけでは不十分てあり、さらに、配線部分に位置す
る厚膜の反転電圧として、回路システム内で最も高い電
圧ｖＰ二３０〜４０Ｖを超える値を保障する必要がある
。この目的は、チャイ・ルストノノ′：領域の不純物濃
度を高めることによって達成することができる。しかし
ながら、チャネルストツノ々領域の不純物濃度を高める
と、半導体集積回路の大半の部分を占めているマイクロ
コンピュータや信号処理部分の回路スピードが遅くなる
という不都合が生じる。この不都合はＭＯ３Ｉ−ランジ
スタのソース、ドレイン拡散部ト、チャネルストッパ部
分との接合容量が増加するためにもたらされる。従って
、あまりチャネルストッパ領域の濃度を高めることは好
ましくない。
ところで、第３図（ｂ）で示す構造によれば、アルミニ
ウム電極２６と２７の下部に位置している厚膜２２の上
にも、ポリシリコンガートリング電極２３が存在するフ
辷め、例えば、０ＭＯ３の場合には、このポリシリコン
ガードリング電極２３をＮ型ンリコン基板に繋ぎこれと
同電位に固定すれば、下部にも７瞠する厚膜部分におい
て反転現象が生じる＝不都合を排除できる。勿論Ｐチャ
ネル井たばＮチャネルのＭＯＳ）ランジスタを用いたハ
チャネル構造の場合にも同様な効果が期待できる。
ウム電極２６と２７の下部に位置している厚膜２２の上
にも、ポリシリコンガートリング電極２３が存在するフ
辷め、例えば、０ＭＯ３の場合には、このポリシリコン
ガードリング電極２３をＮ型ンリコン基板に繋ぎこれと
同電位に固定すれば、下部にも７瞠する厚膜部分におい
て反転現象が生じる＝不都合を排除できる。勿論Ｐチャ
ネル井たばＮチャネルのＭＯＳ）ランジスタを用いたハ
チャネル構造の場合にも同様な効果が期待できる。
第４図は、ボリンしコンガードリング電極２３が薄い酸
化膜２０の」二にのみ存在する場合であり、この場合に
も、ポリシリコンガートリング電極には、所定の固定電
圧を印加する。たとえば、０ＭＯ５の場合には電源電圧
ｖＤＤを印力口して、この直下のＮ型シリコン基板表面
部が反転することを防止するＯ 抗領域となるＰ型拡散領域１７の表面層の全域（へ壕で
不純物を導入するようにしてもよいＯ発明の効果 本発明の出力バノファ装置は、製造プロセスに大幅な変
更をも／ζらすことのない構造で、しかも、高ｉ！ｉ王
化のはかられた負荷要素を有するものであるため、この
高面１圧出力ノクノフア装置をマイクロコンピュータな
どの信号処理回路部とともに集積化することかでき、し
たがって、この集積回路しこよって螢光表示管なとの負
荷を直接駆動することが百丁能 Ｖこ な る。
化膜２０の」二にのみ存在する場合であり、この場合に
も、ポリシリコンガートリング電極には、所定の固定電
圧を印加する。たとえば、０ＭＯ５の場合には電源電圧
ｖＤＤを印力口して、この直下のＮ型シリコン基板表面
部が反転することを防止するＯ 抗領域となるＰ型拡散領域１７の表面層の全域（へ壕で
不純物を導入するようにしてもよいＯ発明の効果 本発明の出力バノファ装置は、製造プロセスに大幅な変
更をも／ζらすことのない構造で、しかも、高ｉ！ｉ王
化のはかられた負荷要素を有するものであるため、この
高面１圧出力ノクノフア装置をマイクロコンピュータな
どの信号処理回路部とともに集積化することかでき、し
たがって、この集積回路しこよって螢光表示管なとの負
荷を直接駆動することが百丁能 Ｖこ な る。
第１図（、）〜（功は、出力バノファ回路部の構成例を
示す図、第２１図は出力）；）ファトランジスタ（７）
構造４示す平面図、第３図（ａ） 、 （ｂ）は、本発
明の出カバノフ７装置で用いる負荷抵抗の構造を示す透
視平面図ならびに断面図、第４図は他の構造例を示す断
面図である。 １・・・・・・最終段のインバータ、２・・バッファト
ランジスタ、３ ・−・電源端子、４・−入力端子、６
−・・・出力端子、６・・・プルダウン抵抗、７ ・・
高電圧（Ｖｐ）印加端子、８・−・ＭＯＳトランジスタ
、９・ −ゲート電俊、１０・・−ドレイン領域、１１
・ ソース領域、１２，２４・ ・ ピン′チオフ抵
抗領域、１３・・ 電極取出用窓、１４’、２６゜２７
・ アルミニウム電イ水、１５，２５ −厚膜、１６
・・・Ｎ型シリコン基板、１７ ・・・抵抗領域となる
Ｐ塑拡散領域、１８．１９・・・・オーミック接触用接
触用型１−領域、２０ 薄膜、２１・・・・・チャネ
ルストッパ領域となるＮ″型拡散領域、２２選択酸化膜
、２３−・ ポリシリコンガードリンク電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ２図
示す図、第２１図は出力）；）ファトランジスタ（７）
構造４示す平面図、第３図（ａ） 、 （ｂ）は、本発
明の出カバノフ７装置で用いる負荷抵抗の構造を示す透
視平面図ならびに断面図、第４図は他の構造例を示す断
面図である。 １・・・・・・最終段のインバータ、２・・バッファト
ランジスタ、３ ・−・電源端子、４・−入力端子、６
−・・・出力端子、６・・・プルダウン抵抗、７ ・・
高電圧（Ｖｐ）印加端子、８・−・ＭＯＳトランジスタ
、９・ −ゲート電俊、１０・・−ドレイン領域、１１
・ ソース領域、１２，２４・ ・ ピン′チオフ抵
抗領域、１３・・ 電極取出用窓、１４’、２６゜２７
・ アルミニウム電イ水、１５，２５ −厚膜、１６
・・・Ｎ型シリコン基板、１７ ・・・抵抗領域となる
Ｐ塑拡散領域、１８．１９・・・・オーミック接触用接
触用型１−領域、２０ 薄膜、２１・・・・・チャネ
ルストッパ領域となるＮ″型拡散領域、２２選択酸化膜
、２３−・ ポリシリコンガードリンク電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ２図
Claims (3)
- （１）負荷駆動用の出カバソファトランジスタと、これ
に接続される負荷抵抗要素を備え、同負荷抵抗要素が、
−導電型の半導体基板内に作り適寸れた。これとは逆導
電型の抵抗用拡散領域と、同抵抗用拡散領域の表面層部
分からこれを包囲する前記半導体基板部分の表面層部分
に寸で及ぶ範囲に形成された、前記半導体基板とｄ、逆
導電型のピンチオフ抵抗用領域と、同ピンチオフ抵抗用
領域の外側に位置し、かつ、これに隣接する半導体基板
部分の表面を捷う絶縁膜」−に設けたガートリング電極
とで構成されていることを特徴とする出カバソファ装置
。 - （２）半導体基板内に、これと同一導電型で高不純物濃
度のチャネルストッパ領域が環状に作り込寸れ、このチ
ャネルストッパ領域の内側の半導体基板内に負荷抵抗要
素が作り込まれ、さらに、前記チャネルストッパ領域と
負荷抵抗要素の形成領域が離間していることを特徴とす
る特許請求の範囲第１項に記載の出力バッファ装置。 - （３） ガードリング電極がチャネルストッパ領域の
上部まで延びていることを特徴とする特許請求の範囲第
１項寥＃＃第２項に記載の出カッ（ソファ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005383A JPS59145560A (ja) | 1983-02-09 | 1983-02-09 | 出力バツフア装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005383A JPS59145560A (ja) | 1983-02-09 | 1983-02-09 | 出力バツフア装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59145560A true JPS59145560A (ja) | 1984-08-21 |
| JPS6352782B2 JPS6352782B2 (ja) | 1988-10-20 |
Family
ID=12016323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005383A Granted JPS59145560A (ja) | 1983-02-09 | 1983-02-09 | 出力バツフア装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59145560A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0562352A2 (en) * | 1992-03-26 | 1993-09-29 | Texas Instruments Incorporated | High voltage structures with oxide isolated source and RESURF drift region in bulk silicon |
| US6118305A (en) * | 1996-09-12 | 2000-09-12 | Nec Corporation | Semiconductor integrated circuit capable of preventing breakdown of a gate oxide film |
-
1983
- 1983-02-09 JP JP2005383A patent/JPS59145560A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0562352A2 (en) * | 1992-03-26 | 1993-09-29 | Texas Instruments Incorporated | High voltage structures with oxide isolated source and RESURF drift region in bulk silicon |
| EP0562352A3 (ja) * | 1992-03-26 | 1994-01-05 | Texas Instruments Inc | |
| US6118305A (en) * | 1996-09-12 | 2000-09-12 | Nec Corporation | Semiconductor integrated circuit capable of preventing breakdown of a gate oxide film |
| KR100283972B1 (ko) * | 1996-09-12 | 2001-03-02 | 가네꼬 히사시 | 반도체 집적 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6352782B2 (ja) | 1988-10-20 |
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