JPH1056065A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH1056065A JPH1056065A JP14405797A JP14405797A JPH1056065A JP H1056065 A JPH1056065 A JP H1056065A JP 14405797 A JP14405797 A JP 14405797A JP 14405797 A JP14405797 A JP 14405797A JP H1056065 A JPH1056065 A JP H1056065A
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- wiring
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 情報書き込み工程後の工程数（Turn Around
Time:ＴＡＴ）を短縮する事を目的とする。 【解決手段】 コンタクト穴形成工程での情報の書き込
み工程を省き、最後のＡｌ電極配線工程で情報の書き込
みを行うことにより、ＭａｓｋＲＯＭやＡＳＩＣのＴＡ
Ｔを１枚のマスク工程で行うことを特徴とする。
Time:ＴＡＴ）を短縮する事を目的とする。 【解決手段】 コンタクト穴形成工程での情報の書き込
み工程を省き、最後のＡｌ電極配線工程で情報の書き込
みを行うことにより、ＭａｓｋＲＯＭやＡＳＩＣのＴＡ
Ｔを１枚のマスク工程で行うことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の電極配
線法に関し、とりわけマスク固定記憶装置（ＭａｓｋＲ
ＯＭ）及びゲート・アレー等のＡＳＩＣ（Application
Specific Integrated Circuit）における電極配線法に
関する。
線法に関し、とりわけマスク固定記憶装置（ＭａｓｋＲ
ＯＭ）及びゲート・アレー等のＡＳＩＣ（Application
Specific Integrated Circuit）における電極配線法に
関する。
【０００２】
【従来の技術】従来、ＭａｓｋＲＯＭやＡＳＩＣと呼ば
れるＬＳＩの電極配線法としては、下地配線上に形成さ
れた層間絶縁膜に、前記下地配線の必要部のコンタクト
部上にコンタクト穴開けが施され、前記層間絶縁膜を介
して、前記コンタクト穴部を通して、上部配線が形成さ
れる方法がとられていた。
れるＬＳＩの電極配線法としては、下地配線上に形成さ
れた層間絶縁膜に、前記下地配線の必要部のコンタクト
部上にコンタクト穴開けが施され、前記層間絶縁膜を介
して、前記コンタクト穴部を通して、上部配線が形成さ
れる方法がとられていた。
【０００３】
【発明が解決しようとする課題】しかし、上記従来技術
によると、例へばＭａｓｋＲＯＭの情報書き込みをコン
タクトの有無により定めようとすると、コンタクト穴開
け用のマスクと、上部のＡｌ電極配線用のマスクの２枚
が最低必要となり、マスク使用工程数が２工程となり、
ＭａｓｋＲＯＭの情報書き込み工程後の工数（Turn Aro
und Time:ＴＡＴ）が長くなるという課題があり、本課
題は、ゲート・アレーのごとき下地ゲート・セルを上部
Ａｌ電極配線で結線して回路構成するＡＳＩＣの場合で
も同様の課題がある。
によると、例へばＭａｓｋＲＯＭの情報書き込みをコン
タクトの有無により定めようとすると、コンタクト穴開
け用のマスクと、上部のＡｌ電極配線用のマスクの２枚
が最低必要となり、マスク使用工程数が２工程となり、
ＭａｓｋＲＯＭの情報書き込み工程後の工数（Turn Aro
und Time:ＴＡＴ）が長くなるという課題があり、本課
題は、ゲート・アレーのごとき下地ゲート・セルを上部
Ａｌ電極配線で結線して回路構成するＡＳＩＣの場合で
も同様の課題がある。
【０００４】本発明は、かかる従来技術の課題をなく
し、コンタクト穴形成工程での情報書き込み工程を省
き、最後のＡｌ電極配線工程のみで情報書き込みを行う
ことにより、ＭａｓｋＲＯＭやＡＳＩＣのＴＡＴを１枚
のマスク工程のみに短縮する為の半導体装置構造とその
製造方法を提供する事を目的とする。
し、コンタクト穴形成工程での情報書き込み工程を省
き、最後のＡｌ電極配線工程のみで情報書き込みを行う
ことにより、ＭａｓｋＲＯＭやＡＳＩＣのＴＡＴを１枚
のマスク工程のみに短縮する為の半導体装置構造とその
製造方法を提供する事を目的とする。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、半導体装置とその製造方法に関し、
（１）半導体基板表面に形成された電極配線上には層間
絶縁膜が形成され、該層間絶縁膜には前記電極配線上に
はコンタクト穴を形成し、該コンタクト穴を通して上部
金属電極配線をするに際し、該金属電極配線が前記コン
タクト穴部で下部の電極配線と接続する構造と接続しな
い構造とを混在させる手段をとる事、及び（２）前記接
続しない構造のコンタクト部が前記金属電極配線に形成
するオーバー・コート膜にて覆う手段をとる事、等であ
る。
に、本発明は、半導体装置とその製造方法に関し、
（１）半導体基板表面に形成された電極配線上には層間
絶縁膜が形成され、該層間絶縁膜には前記電極配線上に
はコンタクト穴を形成し、該コンタクト穴を通して上部
金属電極配線をするに際し、該金属電極配線が前記コン
タクト穴部で下部の電極配線と接続する構造と接続しな
い構造とを混在させる手段をとる事、及び（２）前記接
続しない構造のコンタクト部が前記金属電極配線に形成
するオーバー・コート膜にて覆う手段をとる事、等であ
る。
【０００６】
【発明の実施の形態】以下、実施例により本発明を詳述
する。
する。
【０００７】図１は本発明の一実施例を示す半導体装置
の断面図である。すなわち、Ｓｉ基板１の表面には通常
の半導体装置の製造方法に従い、拡散層２、Ｓｉｏ2 膜
３、ゲートＳｉｏ2 膜４、ＰｏｌｙＳｉゲート５から成
るＭＯＳ型ＦＥＴが形成され、前記拡散層２及びＰｏｌ
ｙＳｉゲート５上には、ＷＳｉ膜６及び７が形成され、
下部電極配線を形成して成り、該下部電極配線上の必要
部全部には、コンタクト穴が形成されて成り、Ｓｉｏ2
膜３を介して、Ａｌ電極８が形成されて成る訳である
が、該Ａｌ電極８は、マスク情報に従って下部電極配線
とのコンタクト不要部には接続されずにオープン・コン
タクト１０が形成されて成る。その後、Ｓｉ3 Ｎ4 膜９
から成るオーバー・コート（パッシベイション）膜が形
成される訳であるが、該Ｓｉ3 Ｎ4 膜９は前記オーブン
・コンタクト１０部の下部電極配線表面も被覆し、下部
電極配線のオーバー・コート（パッシベイション）膜と
しての作用も果たす訳である。尚、ＷＳｉ膜７から成る
下部電極配線は、ＷＳｉ以外にＴｉ−Ｗ、Ｗ、ＴｉＮ、
ＷＮやあるいはＡｌ等の他の電極材料であっても良く、
又、Ｓｉｏ2 膜３の表面に独立して配された電極配線で
あっても良く、又、オープン・コンタクト１０部等のコ
ンタクト穴部には選択ＣＶＤ等によりＷ等の膜が埋め込
まれて成っていても良い事はいうまでもない。
の断面図である。すなわち、Ｓｉ基板１の表面には通常
の半導体装置の製造方法に従い、拡散層２、Ｓｉｏ2 膜
３、ゲートＳｉｏ2 膜４、ＰｏｌｙＳｉゲート５から成
るＭＯＳ型ＦＥＴが形成され、前記拡散層２及びＰｏｌ
ｙＳｉゲート５上には、ＷＳｉ膜６及び７が形成され、
下部電極配線を形成して成り、該下部電極配線上の必要
部全部には、コンタクト穴が形成されて成り、Ｓｉｏ2
膜３を介して、Ａｌ電極８が形成されて成る訳である
が、該Ａｌ電極８は、マスク情報に従って下部電極配線
とのコンタクト不要部には接続されずにオープン・コン
タクト１０が形成されて成る。その後、Ｓｉ3 Ｎ4 膜９
から成るオーバー・コート（パッシベイション）膜が形
成される訳であるが、該Ｓｉ3 Ｎ4 膜９は前記オーブン
・コンタクト１０部の下部電極配線表面も被覆し、下部
電極配線のオーバー・コート（パッシベイション）膜と
しての作用も果たす訳である。尚、ＷＳｉ膜７から成る
下部電極配線は、ＷＳｉ以外にＴｉ−Ｗ、Ｗ、ＴｉＮ、
ＷＮやあるいはＡｌ等の他の電極材料であっても良く、
又、Ｓｉｏ2 膜３の表面に独立して配された電極配線で
あっても良く、又、オープン・コンタクト１０部等のコ
ンタクト穴部には選択ＣＶＤ等によりＷ等の膜が埋め込
まれて成っていても良い事はいうまでもない。
【０００８】図２は、本発明による一実施例を示す半導
体装置のＡｌー配線ーコンタクト結線レイアウト図であ
る。すなわち、半導体装置基板に形成されたコンタクト
部２１等と最上部のＡｌ配線２２との位置関係に関する
一例を示したもので、コンタクト部２１に対し、Ａｌ配
線２２は接続される部分と接続されない部分とがＡｌ配
線マスクの情報により定められる訳で、マスクＲＯＭ等
の情報書き込みを最終のＡｌ配線工程のみで定める事が
できる事を示している。勿論、ＡＳＩＣ等におけるゲー
ト・アレーの回路構成も本法によって最終のＡｌ電極配
線工程のみで定めることができる事は自明である。
体装置のＡｌー配線ーコンタクト結線レイアウト図であ
る。すなわち、半導体装置基板に形成されたコンタクト
部２１等と最上部のＡｌ配線２２との位置関係に関する
一例を示したもので、コンタクト部２１に対し、Ａｌ配
線２２は接続される部分と接続されない部分とがＡｌ配
線マスクの情報により定められる訳で、マスクＲＯＭ等
の情報書き込みを最終のＡｌ配線工程のみで定める事が
できる事を示している。勿論、ＡＳＩＣ等におけるゲー
ト・アレーの回路構成も本法によって最終のＡｌ電極配
線工程のみで定めることができる事は自明である。
【０００９】
【発明の効果】本発明により、ＭａｓｋＲＯＭやＡＳＩ
Ｃ等のＴＡＴを極めて短かく出来るという効果がある。
Ｃ等のＴＡＴを極めて短かく出来るという効果がある。
【図１】本発明の一実施例を示す半導体装置の断面図。
【図２】本発明の実施例を示す半導体装置におけるＡｌ
配線ーコンタクト結線のレイアウト図である。
配線ーコンタクト結線のレイアウト図である。
１・・・・・Ｓｉ基板 ２・・・・・拡散層 ３・・・・・Ｓｉｏ2 膜 ４・・・・・ゲートＳｉｏ2 膜 ５・・・・・ＰｏｌｙＳｉゲート ６、７・・・ＷＳｉ膜 ８・・・・・Ａｌ電極 ９・・・・・Ｓｉ3 Ｎ4 膜 １ｏ・・・・・オープン・コンタクト ２１・・・・・コンタクト部 ２２・・・・・Ａｌ配線
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年６月３０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】しかし、上記従来技術によると、例えばＭ
ａｓｋＲＯＭの情報書き込みをコンタクトの有無により
定めようとすると、コンタクト穴開け用のマスクと、上
部のＡｌ電極配線用のマスクの２枚が最低必要となり、
マスク使用工程数が２工程となり、ＭａｓｋＲＯＭの情
報書き込み工程後の工数（Turn Around Time:ＴＡＴ）
が長くなるという課題があり、本課題は、ゲート・アレ
ーのごとき下地ゲート・セルを上部Ａｌ電極配線で結線
して回路構成するＡＳＩＣの場合でも同様の課題があ
る。
ａｓｋＲＯＭの情報書き込みをコンタクトの有無により
定めようとすると、コンタクト穴開け用のマスクと、上
部のＡｌ電極配線用のマスクの２枚が最低必要となり、
マスク使用工程数が２工程となり、ＭａｓｋＲＯＭの情
報書き込み工程後の工数（Turn Around Time:ＴＡＴ）
が長くなるという課題があり、本課題は、ゲート・アレ
ーのごとき下地ゲート・セルを上部Ａｌ電極配線で結線
して回路構成するＡＳＩＣの場合でも同様の課題があ
る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、半導体装置の製造方法に関し、半導体基
板に設けられた不純物拡散層と前記不純物拡散層に達す
る開口部とを構成要素とするＭＯＳ型トランジスタを有
する半導体装置の製造方法であって、前記開口部の前記
不純物拡散層に接する部分に導体層を形成する工程と、
前記開口部の一部分に金属電極を形成する工程と、前記
金属電極、前記導体層、ならびに前記半導体基板を含む
表面を絶縁膜で被覆する工程とを含むことを特徴とす
る。また、本発明は、前記導体層がＷＳｉ、Ｔｉ−Ｗ、
Ｗ、ＴｉＮ、ＷＮ、Ａｌから選択される少なくとも１種
であることを特徴とする。また、本発明は、半導体基板
に設けられた不純物拡散層と、前記不純物拡散層に達す
る一の開口部を形成する一の層間絶縁膜と、前記層間絶
縁膜上に形成された下地配線と、前記下地配線に達する
他の一の開口部を形成する他の一の層間絶縁膜とを構成
要素とするＭＯＳ型トランジスタを有する半導体装置で
あって、前記他の一の開口部の前記下地配線に接する部
分に設けられた導体層と、前記導体層上に配線層を有す
る開口部を形成する前記他の一の層間絶縁膜と、前記導
体層上に配線層を有しない開口部を形成する前記他の一
の層間絶縁膜とを有することを特徴とする。
に、本発明は、半導体装置の製造方法に関し、半導体基
板に設けられた不純物拡散層と前記不純物拡散層に達す
る開口部とを構成要素とするＭＯＳ型トランジスタを有
する半導体装置の製造方法であって、前記開口部の前記
不純物拡散層に接する部分に導体層を形成する工程と、
前記開口部の一部分に金属電極を形成する工程と、前記
金属電極、前記導体層、ならびに前記半導体基板を含む
表面を絶縁膜で被覆する工程とを含むことを特徴とす
る。また、本発明は、前記導体層がＷＳｉ、Ｔｉ−Ｗ、
Ｗ、ＴｉＮ、ＷＮ、Ａｌから選択される少なくとも１種
であることを特徴とする。また、本発明は、半導体基板
に設けられた不純物拡散層と、前記不純物拡散層に達す
る一の開口部を形成する一の層間絶縁膜と、前記層間絶
縁膜上に形成された下地配線と、前記下地配線に達する
他の一の開口部を形成する他の一の層間絶縁膜とを構成
要素とするＭＯＳ型トランジスタを有する半導体装置で
あって、前記他の一の開口部の前記下地配線に接する部
分に設けられた導体層と、前記導体層上に配線層を有す
る開口部を形成する前記他の一の層間絶縁膜と、前記導
体層上に配線層を有しない開口部を形成する前記他の一
の層間絶縁膜とを有することを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】図１は本発明の一実施例を示す半導体装置
の断面図である。すなわち、Ｓｉ基板１の表面には通常
の半導体装置の製造方法に従い、拡散層２、ＳｉＯ 2 膜
３、ゲートＳｉＯ 2膜４、ＰｏｌｙＳｉゲート５から成
るＭＯＳ型ＦＥＴが形成され、前記拡散層２及びＰｏｌ
ｙＳｉゲート５上には、ＷＳｉ膜６及び７が形成され、
下部電極配線を形成して成り、該下部電極配線上の必要
部全部には、コンタクト穴（開口部またはコンタクトホ
ールともいう。）が形成されて成り、ＳｉＯ 2膜３を介
して、Ａｌ電極８が形成されて成る訳であるが、該Ａｌ
電極８は、マスク情報に従って下部電極配線とのコンタ
クト不要部には接続されずにオープン・コンタクト１０
が形成されて成る。その後、Ｓｉ 3Ｎ 4 膜９から成るオ
ーバー・コート（パッシベイション）膜が形成される訳
であるが、該Ｓｉ 3 Ｎ 4膜９は前記オーブン・コンタク
ト１０部の下部電極配線表面も被覆し、下部電極配線の
オーバー・コート（パッシベイション）膜としての作用
も果たす訳である。尚、ＷＳｉ膜７から成る下部電極配
線は、ＷＳｉ以外にＴｉ−Ｗ、Ｗ、ＴｉＮ、ＷＮやある
いはＡｌ等の他の電極材料であっても良く、又、ＳｉＯ
2膜３の表面に独立して配された電極配線であっても良
く、又、オープン・コンタクト１０部等のコンタクト穴
部には選択ＣＶＤ等によりＷ等の膜が埋め込まれて成っ
ていても良い事はいうまでもない。
の断面図である。すなわち、Ｓｉ基板１の表面には通常
の半導体装置の製造方法に従い、拡散層２、ＳｉＯ 2 膜
３、ゲートＳｉＯ 2膜４、ＰｏｌｙＳｉゲート５から成
るＭＯＳ型ＦＥＴが形成され、前記拡散層２及びＰｏｌ
ｙＳｉゲート５上には、ＷＳｉ膜６及び７が形成され、
下部電極配線を形成して成り、該下部電極配線上の必要
部全部には、コンタクト穴（開口部またはコンタクトホ
ールともいう。）が形成されて成り、ＳｉＯ 2膜３を介
して、Ａｌ電極８が形成されて成る訳であるが、該Ａｌ
電極８は、マスク情報に従って下部電極配線とのコンタ
クト不要部には接続されずにオープン・コンタクト１０
が形成されて成る。その後、Ｓｉ 3Ｎ 4 膜９から成るオ
ーバー・コート（パッシベイション）膜が形成される訳
であるが、該Ｓｉ 3 Ｎ 4膜９は前記オーブン・コンタク
ト１０部の下部電極配線表面も被覆し、下部電極配線の
オーバー・コート（パッシベイション）膜としての作用
も果たす訳である。尚、ＷＳｉ膜７から成る下部電極配
線は、ＷＳｉ以外にＴｉ−Ｗ、Ｗ、ＴｉＮ、ＷＮやある
いはＡｌ等の他の電極材料であっても良く、又、ＳｉＯ
2膜３の表面に独立して配された電極配線であっても良
く、又、オープン・コンタクト１０部等のコンタクト穴
部には選択ＣＶＤ等によりＷ等の膜が埋め込まれて成っ
ていても良い事はいうまでもない。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】図２は、本発明による一実施例を示す半導
体装置のＡｌ−配線−コンタクト結線レイアウト図であ
る。すなわち、半導体装置基板に形成されたコンタクト
部２１等と最上部のＡｌ配線２２との位置関係に関する
一例を示したもので、コンタクト部２１に対し、Ａｌ配
線２２は接続される部分と接続されない部分とがＡｌ配
線マスクの情報により定められる訳で、マスクＲＯＭ等
の情報書き込みを最終のＡｌ配線工程のみで定める事が
できる事を示している。すなわち、複数の層間絶縁膜を
有する場合であっても最終のＡｌ配線工程で本発明を適
用することができる。勿論、ＡＳＩＣ等におけるゲート
・アレーの回路構成も本法によって最終のＡｌ電極配線
工程のみで定めることができる事は自明である。
体装置のＡｌ−配線−コンタクト結線レイアウト図であ
る。すなわち、半導体装置基板に形成されたコンタクト
部２１等と最上部のＡｌ配線２２との位置関係に関する
一例を示したもので、コンタクト部２１に対し、Ａｌ配
線２２は接続される部分と接続されない部分とがＡｌ配
線マスクの情報により定められる訳で、マスクＲＯＭ等
の情報書き込みを最終のＡｌ配線工程のみで定める事が
できる事を示している。すなわち、複数の層間絶縁膜を
有する場合であっても最終のＡｌ配線工程で本発明を適
用することができる。勿論、ＡＳＩＣ等におけるゲート
・アレーの回路構成も本法によって最終のＡｌ電極配線
工程のみで定めることができる事は自明である。
Claims (3)
- 【請求項１】半導体装置基板表面に配置された電極配線
上には層間絶縁膜を設け、該層間絶縁膜には前記電極配
線上にはコンタクト穴を設け、該コンタクト穴を通した
上部金属電極配線を有する半導体装置において、該金属
電極配線が前記コンタクト穴部で下部の電極配線と接続
する構造と、接続しない構造とが混在して成る事を特徴
とする半導体装置。 - 【請求項２】前記接続しない構造のコンタクト部が前記
金属電極配線表面に形成するオーバー・コート膜にて覆
われて成る事を特徴とする請求項１記載の半導体装置。 - 【請求項３】前記接続しない構造のコンタクト部が前記
金属電極配線表面に形成するオーバー・コート膜にて覆
われて成る事を特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14405797A JPH1056065A (ja) | 1997-06-02 | 1997-06-02 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14405797A JPH1056065A (ja) | 1997-06-02 | 1997-06-02 | 半導体装置とその製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10359188A Division JPH01274454A (ja) | 1988-04-26 | 1988-04-26 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1056065A true JPH1056065A (ja) | 1998-02-24 |
Family
ID=15353319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14405797A Pending JPH1056065A (ja) | 1997-06-02 | 1997-06-02 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1056065A (ja) |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5877245A (ja) * | 1981-11-02 | 1983-05-10 | Hitachi Ltd | 半導体集積回路装置 |
| JPS5887846A (ja) * | 1981-11-20 | 1983-05-25 | Nec Corp | 半導体装置の製造方法 |
| JPS594138A (ja) * | 1982-06-30 | 1984-01-10 | Nec Corp | マスタスライス集積回路装置 |
| JPS5939062A (ja) * | 1982-08-27 | 1984-03-03 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61295629A (ja) * | 1985-06-25 | 1986-12-26 | Oki Electric Ind Co Ltd | コンタクトホ−ルへのバリアメタルの形成方法 |
| JPS6298642A (ja) * | 1985-10-25 | 1987-05-08 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
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| JPS6384154A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | 半導体装置の製造方法 |
-
1997
- 1997-06-02 JP JP14405797A patent/JPH1056065A/ja active Pending
Patent Citations (9)
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