JPH06104345A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH06104345A JPH06104345A JP25130392A JP25130392A JPH06104345A JP H06104345 A JPH06104345 A JP H06104345A JP 25130392 A JP25130392 A JP 25130392A JP 25130392 A JP25130392 A JP 25130392A JP H06104345 A JPH06104345 A JP H06104345A
- Authority
- JP
- Japan
- Prior art keywords
- interlayer insulating
- insulating film
- layer
- semiconductor device
- electrode wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 アルミ配線１０，１３間を接続するビアホー
ル１２に加わるストレスを緩和してストレスマイグレー
ションの発生を防止し、信頼性の高い多層配線構造の半
導体装置を得る。 【構成】 第２の層間絶縁膜１１に設けられ、第２のア
ルミ配線１３が埋め込まれた第１のビアホール１２の上
層に、第３の層間絶縁膜１４を介して、アルミパターン
２４を第３のアルミ配線２３と同時に形成する。
ル１２に加わるストレスを緩和してストレスマイグレー
ションの発生を防止し、信頼性の高い多層配線構造の半
導体装置を得る。 【構成】 第２の層間絶縁膜１１に設けられ、第２のア
ルミ配線１３が埋め込まれた第１のビアホール１２の上
層に、第３の層間絶縁膜１４を介して、アルミパターン
２４を第３のアルミ配線２３と同時に形成する。
Description
【０００１】
【産業上の利用分野】この発明は、多層配線構造を有す
る半導体装置に関するものである。
る半導体装置に関するものである。
【０００２】
【従来の技術】近年、半導体デバイスの高集積化、多機
能化に伴い、配線も微細化、多層化されてきており、特
に論理回路素子においては三層以上の電極配線層を持つ
ものが出現し、多層配線技術は今後ますます重要なもの
となっている。
能化に伴い、配線も微細化、多層化されてきており、特
に論理回路素子においては三層以上の電極配線層を持つ
ものが出現し、多層配線技術は今後ますます重要なもの
となっている。
【０００３】図４は、従来の多層配線構造を有する半導
体装置の構造を三層のアルミニウム配線（以下、アルミ
配線と称す）を持ったＣＭＯＳインバータを構成する素
子について示した断面図である。図において１はシリコ
ン単結晶等からなる半導体基板（以下、シリコン基板と
称す）、２はこのシリコン基板１上に設けられたＮ型の
導電形（以下、Ｎウェルと称す）を有して、Ｐ型の導電
形によるトランジスタ（以下、ＰＭＯＳＴと称す）を形
成する領域、３は同様にＰ型の導電形（以下、Ｐウェル
と称す）を有してＮ型の導電形によるトランジスタ（以
下、ＮＭＯＳＴと称す）を形成する領域である。４ａお
よび４ｂは、Ｎウェル２に形成されたＰ型拡散層であ
り、前記ＰＭＯＳＴのソース領域およびドレイン領域と
なる。同様に５ａおよび５ｂは、Ｐウェル３に形成され
たＮ型拡散層であり、前記ＮＭＯＳＴのソース領域およ
びドレイン領域となる。６ａおよび６ｂはソース、ドレ
イン４、５間のシリコン基板１上にゲート酸化膜を介し
て形成され、前記ＰＭＯＳＴおよびＮＭＯＳＴのゲート
電極となる。７は各素子間を分離するフィールド絶縁膜
である。
体装置の構造を三層のアルミニウム配線（以下、アルミ
配線と称す）を持ったＣＭＯＳインバータを構成する素
子について示した断面図である。図において１はシリコ
ン単結晶等からなる半導体基板（以下、シリコン基板と
称す）、２はこのシリコン基板１上に設けられたＮ型の
導電形（以下、Ｎウェルと称す）を有して、Ｐ型の導電
形によるトランジスタ（以下、ＰＭＯＳＴと称す）を形
成する領域、３は同様にＰ型の導電形（以下、Ｐウェル
と称す）を有してＮ型の導電形によるトランジスタ（以
下、ＮＭＯＳＴと称す）を形成する領域である。４ａお
よび４ｂは、Ｎウェル２に形成されたＰ型拡散層であ
り、前記ＰＭＯＳＴのソース領域およびドレイン領域と
なる。同様に５ａおよび５ｂは、Ｐウェル３に形成され
たＮ型拡散層であり、前記ＮＭＯＳＴのソース領域およ
びドレイン領域となる。６ａおよび６ｂはソース、ドレ
イン４、５間のシリコン基板１上にゲート酸化膜を介し
て形成され、前記ＰＭＯＳＴおよびＮＭＯＳＴのゲート
電極となる。７は各素子間を分離するフィールド絶縁膜
である。
【０００４】８は第１の層間絶縁膜、９は第１の層間絶
縁膜８に形成されたコンタクトホール、１０は第１の層
間絶縁膜８上に形成され、コンタクトホール９を介して
ソース、ドレイン領域４、５に接続された第１のアルミ
配線、１１は第１のアルミ配線１０上に形成された第２
の層間絶縁膜、１２は第２の層間絶縁膜１１に形成され
た第１のビアホール、１３は第２の層間絶縁膜１１上に
形成され、第１のビアホール１２を介して第１のアルミ
配線１０に接続された第２のアルミ配線である。１４は
第２のアルミ配線１３上に形成された第３の層間絶縁
膜、１５は第３の層間絶縁膜１４に形成された第２のビ
アホール、１６は第３の層間絶縁膜１４上に形成され、
第２のビアホール１５を介して第２のアルミ配線１３に
接続された第３のアルミ配線、１７は第３のアルミ配線
１６を覆ってシリコン基板１上の全面に形成されて保護
膜となるパシベーション膜である。
縁膜８に形成されたコンタクトホール、１０は第１の層
間絶縁膜８上に形成され、コンタクトホール９を介して
ソース、ドレイン領域４、５に接続された第１のアルミ
配線、１１は第１のアルミ配線１０上に形成された第２
の層間絶縁膜、１２は第２の層間絶縁膜１１に形成され
た第１のビアホール、１３は第２の層間絶縁膜１１上に
形成され、第１のビアホール１２を介して第１のアルミ
配線１０に接続された第２のアルミ配線である。１４は
第２のアルミ配線１３上に形成された第３の層間絶縁
膜、１５は第３の層間絶縁膜１４に形成された第２のビ
アホール、１６は第３の層間絶縁膜１４上に形成され、
第２のビアホール１５を介して第２のアルミ配線１３に
接続された第３のアルミ配線、１７は第３のアルミ配線
１６を覆ってシリコン基板１上の全面に形成されて保護
膜となるパシベーション膜である。
【０００５】ここで、多層配線において、コンタクトホ
ールやビアホール等の接続孔の上には、上層の配線のた
めの接続孔は形成されない。例えば図４のＡ部に示す第
１のビアホール１２について見ると、第１のビアホール
１２上には第２のビアホール１５は形成されない。この
ため第１のビアホール１２上には第３のアルミ配線１６
のパターンが形成されないことが多く、図に示す様に第
１のビアホール１２上に、第３の層間絶縁膜１４とパシ
ベーション膜１７がアルミ配線を介在せずに形成されて
いる。アルミ配線層がさらに多層化された場合には、接
続孔の上に絶縁膜だけがさらに積層された構造になるこ
とが多い。
ールやビアホール等の接続孔の上には、上層の配線のた
めの接続孔は形成されない。例えば図４のＡ部に示す第
１のビアホール１２について見ると、第１のビアホール
１２上には第２のビアホール１５は形成されない。この
ため第１のビアホール１２上には第３のアルミ配線１６
のパターンが形成されないことが多く、図に示す様に第
１のビアホール１２上に、第３の層間絶縁膜１４とパシ
ベーション膜１７がアルミ配線を介在せずに形成されて
いる。アルミ配線層がさらに多層化された場合には、接
続孔の上に絶縁膜だけがさらに積層された構造になるこ
とが多い。
【０００６】ところで、通常層間絶縁膜８，１１，１４
は、シラン（ＳｉＨ4）と酸素（Ｏ2）を反応ガスとする
か、あるいはテトラエトキシシラン（ＴＥＯＳ：Ｓｉ
（ＯＣ2Ｈ5）4）と酸素（Ｏ2）を反応ガスとするプラズ
マＣＶＤ法によるシリコン酸化膜の形成と、シラノール
（Ｓｉ（ＯＨ）4）を主成分とする回転塗布法による無
機塗布絶縁膜の形成と、およびドライエッチング法によ
るエッチバック法とを組み合わせて形成する。このため
層間絶縁膜８，１１，１４は膜自体に強い圧縮の応力を
持つ場合が多い。また、通常パシベーション膜１７に
は、シラン（ＳｉＨ4）と窒素（Ｎ2）を反応ガスとする
プラズマＣＶＤ法により形成されるシリコン窒化膜が用
いられる。このためパシベーション膜１７も膜自体に強
い圧縮の応力を持つ。また、通常アルミ配線１０，１
３，１６は、物理的方法であるスパッタ法により形成さ
れ、膜自体に引っ張り応力を持つ。
は、シラン（ＳｉＨ4）と酸素（Ｏ2）を反応ガスとする
か、あるいはテトラエトキシシラン（ＴＥＯＳ：Ｓｉ
（ＯＣ2Ｈ5）4）と酸素（Ｏ2）を反応ガスとするプラズ
マＣＶＤ法によるシリコン酸化膜の形成と、シラノール
（Ｓｉ（ＯＨ）4）を主成分とする回転塗布法による無
機塗布絶縁膜の形成と、およびドライエッチング法によ
るエッチバック法とを組み合わせて形成する。このため
層間絶縁膜８，１１，１４は膜自体に強い圧縮の応力を
持つ場合が多い。また、通常パシベーション膜１７に
は、シラン（ＳｉＨ4）と窒素（Ｎ2）を反応ガスとする
プラズマＣＶＤ法により形成されるシリコン窒化膜が用
いられる。このためパシベーション膜１７も膜自体に強
い圧縮の応力を持つ。また、通常アルミ配線１０，１
３，１６は、物理的方法であるスパッタ法により形成さ
れ、膜自体に引っ張り応力を持つ。
【０００７】
【発明が解決しようとする課題】図５は図４のＡ部の拡
大図で、第１のビアホール１２上の応力の分布を示すも
のである。図に示す様に第１のビアホール１２には引っ
張り応力１８を持つ第２のアルミ配線１３が埋め込ま
れ、その上に圧縮応力１９、２０を持つ第３の層間絶縁
膜１４とパシベーション膜１７が形成されている。特
に、第３の層間絶縁膜１４の膜厚は第１のビアホール１
２部では厚くなるので圧縮応力１９は大きくなり、パシ
ベーション膜１７の圧縮応力２０と合わせた圧縮応力は
非常に強いものである。また、引っ張り応力１８を持つ
第２のアルミ配線１３の膜厚は、第１のビアホール１２
部では他の配線部に比べて薄くなりやすい。このような
ことから第１のビアホール１２部では、図６（ａ）に示
す様にビアホール側壁部での断線２１や、図６（ｂ）に
示す様に第１のアルミ配線１０と第２のアルミ配線１３
との界面での断線２２等、ストレスマイグレーションが
生じやすいものであった。
大図で、第１のビアホール１２上の応力の分布を示すも
のである。図に示す様に第１のビアホール１２には引っ
張り応力１８を持つ第２のアルミ配線１３が埋め込ま
れ、その上に圧縮応力１９、２０を持つ第３の層間絶縁
膜１４とパシベーション膜１７が形成されている。特
に、第３の層間絶縁膜１４の膜厚は第１のビアホール１
２部では厚くなるので圧縮応力１９は大きくなり、パシ
ベーション膜１７の圧縮応力２０と合わせた圧縮応力は
非常に強いものである。また、引っ張り応力１８を持つ
第２のアルミ配線１３の膜厚は、第１のビアホール１２
部では他の配線部に比べて薄くなりやすい。このような
ことから第１のビアホール１２部では、図６（ａ）に示
す様にビアホール側壁部での断線２１や、図６（ｂ）に
示す様に第１のアルミ配線１０と第２のアルミ配線１３
との界面での断線２２等、ストレスマイグレーションが
生じやすいものであった。
【０００８】このような問題は配線の微細化とともにビ
アホールサイズが小さくなるほど顕著となるものであ
り、また配線の多層化とともにビアホール上の絶縁膜が
積層され、その膜厚が厚くなるほど顕著となるものであ
った。
アホールサイズが小さくなるほど顕著となるものであ
り、また配線の多層化とともにビアホール上の絶縁膜が
積層され、その膜厚が厚くなるほど顕著となるものであ
った。
【０００９】この発明は上記のような問題点を解消する
ためになされれたもので、接続孔に加わる応力を緩和
し、ストレスマイグレーションを防いで、信頼性の高い
多層配線構造を有する半導体装置を提供することを目的
とする。
ためになされれたもので、接続孔に加わる応力を緩和
し、ストレスマイグレーションを防いで、信頼性の高い
多層配線構造を有する半導体装置を提供することを目的
とする。
【００１０】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、多層配線構造であって、Ｋ層目の層間
絶縁膜に設けられたＫ層目の電極配線層のための接続孔
の上層を、（Ｋ＋１）層目の層間絶縁膜を介してスパッ
タ法で形成する導電膜で覆うようにしたものである。
る半導体装置は、多層配線構造であって、Ｋ層目の層間
絶縁膜に設けられたＫ層目の電極配線層のための接続孔
の上層を、（Ｋ＋１）層目の層間絶縁膜を介してスパッ
タ法で形成する導電膜で覆うようにしたものである。
【００１１】また、この発明の請求項２に係る半導体装
置は、Ｋ層目の電極配線層のための接続孔の上層を覆っ
て形成された導電膜が、（Ｋ＋１）層目の電極配線層と
同時に形成され、しかも（Ｋ＋１）層目の電極配線層と
は離間して配設されたものである。
置は、Ｋ層目の電極配線層のための接続孔の上層を覆っ
て形成された導電膜が、（Ｋ＋１）層目の電極配線層と
同時に形成され、しかも（Ｋ＋１）層目の電極配線層と
は離間して配設されたものである。
【００１２】また、この発明の請求項３に係る半導体装
置は、Ｋ層目の電極配線層のための接続孔の上層を覆っ
て形成された導電膜が、（Ｋ＋１）層目の電極配線層の
一部を広幅にすることにより形成されたものであること
を特徴とする半導体装置。
置は、Ｋ層目の電極配線層のための接続孔の上層を覆っ
て形成された導電膜が、（Ｋ＋１）層目の電極配線層の
一部を広幅にすることにより形成されたものであること
を特徴とする半導体装置。
【００１３】また、この発明の請求項４に係る半導体装
置は、多層配線構造であって、電極配線層間の層間絶縁
膜に下記の化学式１
置は、多層配線構造であって、電極配線層間の層間絶縁
膜に下記の化学式１
【化２】 （式中、Ｒ1はフェニル基または低級アルキル基であ
り、Ｒ1は同種でもよく異種でもよい。Ｒ2は水素原子ま
たは低級アルキル基でありＲ2は同種でもよく異種でも
よい。ｎは２０〜１０００の整数を示す）で示されるシ
リコンラダー系樹脂膜が用いられたものである。
り、Ｒ1は同種でもよく異種でもよい。Ｒ2は水素原子ま
たは低級アルキル基でありＲ2は同種でもよく異種でも
よい。ｎは２０〜１０００の整数を示す）で示されるシ
リコンラダー系樹脂膜が用いられたものである。
【００１４】
【作用】この発明によれば、Ｋ層目の電極配線層のため
の接続孔の上層を、（Ｋ＋１）層目の層間絶縁膜を介し
て導電膜を形成することによって覆う。この導電膜上に
は、通常パシベーション膜かあるいは（Ｋ＋２）層目の
層間絶縁膜が形成される。すなわち、上記導電膜は、上
記接続孔上層で（Ｋ＋１）層目の層間絶縁膜と、パシベ
ーション膜あるいは（Ｋ＋２）層目の層間絶縁膜との間
に形成されるものである。また上記導電膜は電極配線層
と同様に引っ張り応力を持つものである。このため従来
から問題になっていた、（Ｋ＋１）層目の層間絶縁膜と
パシベーション膜（Ｋ＋２）層目の層間絶縁膜）の持つ
強い圧縮応力は、二つの膜の間に形成される導電膜の持
つ引っ張り応力によって相殺もしくは低減されて、上記
接続孔に加わる。そのため上記接続孔部におけるＫ層目
の電極配線層の断線等のストレスマイグレーションの発
生を防止することができる。
の接続孔の上層を、（Ｋ＋１）層目の層間絶縁膜を介し
て導電膜を形成することによって覆う。この導電膜上に
は、通常パシベーション膜かあるいは（Ｋ＋２）層目の
層間絶縁膜が形成される。すなわち、上記導電膜は、上
記接続孔上層で（Ｋ＋１）層目の層間絶縁膜と、パシベ
ーション膜あるいは（Ｋ＋２）層目の層間絶縁膜との間
に形成されるものである。また上記導電膜は電極配線層
と同様に引っ張り応力を持つものである。このため従来
から問題になっていた、（Ｋ＋１）層目の層間絶縁膜と
パシベーション膜（Ｋ＋２）層目の層間絶縁膜）の持つ
強い圧縮応力は、二つの膜の間に形成される導電膜の持
つ引っ張り応力によって相殺もしくは低減されて、上記
接続孔に加わる。そのため上記接続孔部におけるＫ層目
の電極配線層の断線等のストレスマイグレーションの発
生を防止することができる。
【００１５】また、上記導電膜を（Ｋ＋１）層目の電極
配線層と同時に形成すれば、従来と全く同じ工程数で容
易に製造することができる。
配線層と同時に形成すれば、従来と全く同じ工程数で容
易に製造することができる。
【００１６】また上記導電膜を（Ｋ＋１）層目の電極配
線層の一部を広幅にすることにより形成すれば、導電膜
と（Ｋ＋１）層目の電極配線層は同電位となって電気的
に安定する。
線層の一部を広幅にすることにより形成すれば、導電膜
と（Ｋ＋１）層目の電極配線層は同電位となって電気的
に安定する。
【００１７】また、シリコンラダー系樹脂膜を電極配線
層間の層間絶縁膜に用いると、接続孔の上層では、シリ
コンラダー系樹脂膜の上にパシベーション膜あるいは上
層の層間絶縁膜とパシベーション膜が形成されている。
シリコンラダー系樹脂膜は膜自体引っ張り応力を持つた
め、パシベーション膜やシリコン酸化膜からなる層間絶
縁膜の強い圧縮応力を相殺もしくは低減する。このため
上記接続孔部におけるストレスマイグレーションの発生
を防止する。
層間の層間絶縁膜に用いると、接続孔の上層では、シリ
コンラダー系樹脂膜の上にパシベーション膜あるいは上
層の層間絶縁膜とパシベーション膜が形成されている。
シリコンラダー系樹脂膜は膜自体引っ張り応力を持つた
め、パシベーション膜やシリコン酸化膜からなる層間絶
縁膜の強い圧縮応力を相殺もしくは低減する。このため
上記接続孔部におけるストレスマイグレーションの発生
を防止する。
【００１８】
実施例１．以下、この発明の一実施例を図について説明
する。なお、従来の技術の説明と重複する部分は、適宜
その説明を省略する。図１はこの発明の実施例１による
半導体装置の構造を特にＫ＝２の場合について示す図で
あり図１（ａ）は平面図、図１（ｂ）は図１（ａ）のＩ
−Ｉ線における断面図である。なお、図１は、３層のア
ルミ配線を持つ半導体装置の、特に接続孔としての第１
のビアホール１２周辺部のみを示したもので、その他の
部分については従来のものと同じであるため省略する。
する。なお、従来の技術の説明と重複する部分は、適宜
その説明を省略する。図１はこの発明の実施例１による
半導体装置の構造を特にＫ＝２の場合について示す図で
あり図１（ａ）は平面図、図１（ｂ）は図１（ａ）のＩ
−Ｉ線における断面図である。なお、図１は、３層のア
ルミ配線を持つ半導体装置の、特に接続孔としての第１
のビアホール１２周辺部のみを示したもので、その他の
部分については従来のものと同じであるため省略する。
【００１９】図において、８，１０〜１４，１７〜２０
は従来と同じものであるが、特に１１はＫ層目の層間絶
縁膜としての第２の層間絶縁膜、１２は接続孔としての
第１のビアホール、１３はＫ層目の電極配線層としての
第２のアルミ配線、１４は（Ｋ＋１）層目の層間絶縁膜
としての第３の層間絶縁膜である。２３は（Ｋ＋１）層
目の電極配線層としての第３のアルミ配線で、図１では
図示されないが、第２のビアホール１５を介して第２の
アルミ配線１３と接続されるものである。２４は第１の
ビアホール１２上層に第３のアルミ配線２３と離間して
同時に形成された導電膜としてのアルミパターンであ
る。
は従来と同じものであるが、特に１１はＫ層目の層間絶
縁膜としての第２の層間絶縁膜、１２は接続孔としての
第１のビアホール、１３はＫ層目の電極配線層としての
第２のアルミ配線、１４は（Ｋ＋１）層目の層間絶縁膜
としての第３の層間絶縁膜である。２３は（Ｋ＋１）層
目の電極配線層としての第３のアルミ配線で、図１では
図示されないが、第２のビアホール１５を介して第２の
アルミ配線１３と接続されるものである。２４は第１の
ビアホール１２上層に第３のアルミ配線２３と離間して
同時に形成された導電膜としてのアルミパターンであ
る。
【００２０】図に示す様に、第１のビアホール１２の上
層では、第３の層間絶縁膜１４上にアルミパターン２４
が形成され、その上にパシベーション膜１７が形成され
ている。従来例の説明で述べた様に、第３の層間絶縁膜
１４とパシベーション膜１７は強い圧縮応力１９、２０
を有するが、その間に形成されたアルミパターン２４は
引っ張り応力２５を有する。このため第１のビアホール
１２に加わる圧縮応力１９、２０はこの引っ張り応力２
５によって相殺もしくは低減される。このため第１のビ
アホール１２部での第２のアルミ配線１３の断線等のス
トレスマイグレーションの発生を防止することができ
る。またアルミパターン２４は第３のアルミ配線と同時
に形成されるため容易に効果を実現できる。
層では、第３の層間絶縁膜１４上にアルミパターン２４
が形成され、その上にパシベーション膜１７が形成され
ている。従来例の説明で述べた様に、第３の層間絶縁膜
１４とパシベーション膜１７は強い圧縮応力１９、２０
を有するが、その間に形成されたアルミパターン２４は
引っ張り応力２５を有する。このため第１のビアホール
１２に加わる圧縮応力１９、２０はこの引っ張り応力２
５によって相殺もしくは低減される。このため第１のビ
アホール１２部での第２のアルミ配線１３の断線等のス
トレスマイグレーションの発生を防止することができ
る。またアルミパターン２４は第３のアルミ配線と同時
に形成されるため容易に効果を実現できる。
【００２１】実施例２．なお、上記実施例１では、第１
のビアホール１２上に第３のアルミ配線層２３と離間し
て導電膜としてのアルミパターン２４を設けたが、第３
のアルミ配線層２３の一部を広幅にして同時に導電膜を
形成しても良い。図２（ａ）はこの発明の実施例２によ
る半導体装置の構造を示す平面図であり、図２（ｂ）は
図２（ａ）のＩＩ−ＩＩ線における断面図である。図に
示す様に、第１のビアホール１２上層を覆う部分の導電
膜としてのアルミパターン２６を第３のアルミ配線層と
一体でその一部を広幅にして形成する。この場合も実施
例１と同様に第１のビアホール１２部のストレスマイグ
レーションの発生を容易に防止する。またアルミパター
ン２６が第３のアルミ配線層２３と一体に接続されてい
るため、電位が安定して半導体装置の信頼性が保てる。
のビアホール１２上に第３のアルミ配線層２３と離間し
て導電膜としてのアルミパターン２４を設けたが、第３
のアルミ配線層２３の一部を広幅にして同時に導電膜を
形成しても良い。図２（ａ）はこの発明の実施例２によ
る半導体装置の構造を示す平面図であり、図２（ｂ）は
図２（ａ）のＩＩ−ＩＩ線における断面図である。図に
示す様に、第１のビアホール１２上層を覆う部分の導電
膜としてのアルミパターン２６を第３のアルミ配線層と
一体でその一部を広幅にして形成する。この場合も実施
例１と同様に第１のビアホール１２部のストレスマイグ
レーションの発生を容易に防止する。またアルミパター
ン２６が第３のアルミ配線層２３と一体に接続されてい
るため、電位が安定して半導体装置の信頼性が保てる。
【００２２】実施例３．また、導電膜としては第３のア
ルミ配線層２３と同時形成されたアルミパターン２４、
２６を用いたが、同時形成でなく別の工程で形成して
も、ストレスマイグレーションの発生を防止できる。
ルミ配線層２３と同時形成されたアルミパターン２４、
２６を用いたが、同時形成でなく別の工程で形成して
も、ストレスマイグレーションの発生を防止できる。
【００２３】実施例４．また、上記実施例１および実施
例２では３層配線構造の半導体装置で第１のビアホール
１２部について説明したが、これに限定されない。多層
配線構造の半導体装置で、最上層のビアホール以外の接
続孔（コンタクトホールおよびビアホール）であれば良
く、上記接続孔に埋め込まれるアルミ配線の１つ上層の
アルミ配線が上記接続孔の上層を覆って形成されていれ
ば良い。
例２では３層配線構造の半導体装置で第１のビアホール
１２部について説明したが、これに限定されない。多層
配線構造の半導体装置で、最上層のビアホール以外の接
続孔（コンタクトホールおよびビアホール）であれば良
く、上記接続孔に埋め込まれるアルミ配線の１つ上層の
アルミ配線が上記接続孔の上層を覆って形成されていれ
ば良い。
【００２４】実施例５．また配線材料および導電膜の材
料もアルミニウムに限定されず、タングステン（Ｗ），
チタン（Ｔｉ），モリブデン（Ｍｏ）等の高融点金属や
これらのシリサイド（ＷＳｉ，ＴｉＳｉ2，ＭｏＳ
ｉ2）、あるいは多結晶シリコンあるいはこれらを組み
合わせて積層化したものを用いたものであっても同様の
効果を奏する。
料もアルミニウムに限定されず、タングステン（Ｗ），
チタン（Ｔｉ），モリブデン（Ｍｏ）等の高融点金属や
これらのシリサイド（ＷＳｉ，ＴｉＳｉ2，ＭｏＳ
ｉ2）、あるいは多結晶シリコンあるいはこれらを組み
合わせて積層化したものを用いたものであっても同様の
効果を奏する。
【００２５】実施例６．次にこの発明の実施例６につい
て説明する。図３はこの発明の実施例６による３層配線
構造の半導体装置の第１のビアホール周辺部の構造を示
す断面図である。８，１０〜１３，１７は従来と同じも
の、２７は第２のアルミ配線１３上に形成された第３の
層間絶縁膜で、２７ａはシリコンラダー系樹脂膜、２７
ｂはプラズマＣＶＤ法で形成されたシリコン酸化膜であ
る。図に示す様に、第３の層間絶縁膜２７はシリコンラ
ダー系樹脂膜２７ａを上下からシリコン酸化膜２７ｂで
挟んだ３層構造となったものである。
て説明する。図３はこの発明の実施例６による３層配線
構造の半導体装置の第１のビアホール周辺部の構造を示
す断面図である。８，１０〜１３，１７は従来と同じも
の、２７は第２のアルミ配線１３上に形成された第３の
層間絶縁膜で、２７ａはシリコンラダー系樹脂膜、２７
ｂはプラズマＣＶＤ法で形成されたシリコン酸化膜であ
る。図に示す様に、第３の層間絶縁膜２７はシリコンラ
ダー系樹脂膜２７ａを上下からシリコン酸化膜２７ｂで
挟んだ３層構造となったものである。
【００２６】ここでシリコンラダー系樹脂膜２７ａに用
いられるシリコンラダー系樹脂は下記の化学式１で示さ
れるものである。
いられるシリコンラダー系樹脂は下記の化学式１で示さ
れるものである。
【化３】 式中、Ｒ1はフェニル基または低級アルキル基であり、
Ｒ1は同種でもよく、異種でもよい。Ｒ2は水素原子また
は低級アルキル基であり、Ｒ2は同種でもよく異種でも
よい。ｎは２０〜１０００の整数を示す。この樹脂は、
例えばポリフェニルシルセスキオキサン、ポリフェニル
ビニルシルセスキオキサン、ポリフェニルメチルシルセ
スキオキサン、ポリメチルビニルシルセスキオキサン、
ポリメチルシルセスキオキサン、ポリビニルシルセスキ
オキサンおよびポリアリールシルセスキオキサンのうち
少なくとも一種が用いられるものである。
Ｒ1は同種でもよく、異種でもよい。Ｒ2は水素原子また
は低級アルキル基であり、Ｒ2は同種でもよく異種でも
よい。ｎは２０〜１０００の整数を示す。この樹脂は、
例えばポリフェニルシルセスキオキサン、ポリフェニル
ビニルシルセスキオキサン、ポリフェニルメチルシルセ
スキオキサン、ポリメチルビニルシルセスキオキサン、
ポリメチルシルセスキオキサン、ポリビニルシルセスキ
オキサンおよびポリアリールシルセスキオキサンのうち
少なくとも一種が用いられるものである。
【００２７】上記のようなシリコンラダー系樹脂で形成
されたシリコンラダー系樹脂膜２７ａは、膜自体に引っ
張り応力を持つものである。このため第３の層間絶縁膜
２７の上層部分および下層部分を構成するシリコン酸化
膜２７ｂおよびその上のパシベーション膜１７の強い圧
縮応力は、シリコンラダー系樹脂膜２７ａの引っ張り応
力によって相殺もしくは低減されて第１のビアホール１
２部に加わる。これによって従来問題となっていた第１
のビアホール１２部でのストレスマイグレーションの発
生を防止することができる。
されたシリコンラダー系樹脂膜２７ａは、膜自体に引っ
張り応力を持つものである。このため第３の層間絶縁膜
２７の上層部分および下層部分を構成するシリコン酸化
膜２７ｂおよびその上のパシベーション膜１７の強い圧
縮応力は、シリコンラダー系樹脂膜２７ａの引っ張り応
力によって相殺もしくは低減されて第１のビアホール１
２部に加わる。これによって従来問題となっていた第１
のビアホール１２部でのストレスマイグレーションの発
生を防止することができる。
【００２８】なお上記実施例６ではシリコンラダー系樹
脂膜２７ａをシリコン酸化膜２７ｂで挟んで第３の層間
絶縁膜２７を形成したが、これに限定されず、第３の層
間絶縁膜２７の全部または一部にシリコンラダー系樹脂
膜２７ａを用いれば良い。
脂膜２７ａをシリコン酸化膜２７ｂで挟んで第３の層間
絶縁膜２７を形成したが、これに限定されず、第３の層
間絶縁膜２７の全部または一部にシリコンラダー系樹脂
膜２７ａを用いれば良い。
【００２９】また、上記実施例６についても、実施例１
および実施例２と同様に第１のビアホール１２に限定さ
れず他の接続孔でも良く、多層配線構造の配線間に形成
される層間絶縁膜にシリコンラダー系樹脂膜を用いれば
良い。
および実施例２と同様に第１のビアホール１２に限定さ
れず他の接続孔でも良く、多層配線構造の配線間に形成
される層間絶縁膜にシリコンラダー系樹脂膜を用いれば
良い。
【００３０】
【発明の効果】以上の様にこの発明によれば、多層配線
構造の半導体装置においてＫ層目の電極配線層のための
接続孔の上層に導電膜を形成することによって覆う、あ
るいは層間絶縁膜にシリコンラダー系樹脂膜を用いるた
め、接続孔に加わる応力を緩和しストレスマイグレーシ
ョンの発生を防止して配線の信頼性を向上する。これに
より信頼性の高い多層配線構造の半導体装置を得ること
ができる。
構造の半導体装置においてＫ層目の電極配線層のための
接続孔の上層に導電膜を形成することによって覆う、あ
るいは層間絶縁膜にシリコンラダー系樹脂膜を用いるた
め、接続孔に加わる応力を緩和しストレスマイグレーシ
ョンの発生を防止して配線の信頼性を向上する。これに
より信頼性の高い多層配線構造の半導体装置を得ること
ができる。
【図１】この発明の実施例１による半導体装置の構造を
示す平面図および断面図である。
示す平面図および断面図である。
【図２】この発明の実施例２による半導体装置の構造を
示す平面図および断面図である。
示す平面図および断面図である。
【図３】この発明の実施例６による半導体装置の構造を
示す断面図である。
示す断面図である。
【図４】従来の半導体装置の構造を示す断面図である。
【図５】図４の部分拡大図で応力の分布を示す図であ
る。
る。
【図６】図４の部分拡大図で配線の断線の様子を示す図
である。
である。
１１ Ｋ層目の層間絶縁膜としての第２の層間絶縁膜 １２ 接続孔としての第１のビアホール １３ Ｋ層目の電極配線層としての第２のアルミ配線 １４ （Ｋ＋１）層目の層間絶縁膜としての第３の層間
絶縁膜 ２３ （Ｋ＋１）層目の電極配線層としての第３のアル
ミ配線 ２４、２６ 導電膜としてのアルミパターン ２７ 層間絶縁膜 ２７ａ シリコンラダー系樹脂膜
絶縁膜 ２３ （Ｋ＋１）層目の電極配線層としての第３のアル
ミ配線 ２４、２６ 導電膜としてのアルミパターン ２７ 層間絶縁膜 ２７ａ シリコンラダー系樹脂膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年３月２３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項３
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】また上記導電膜を（Ｋ＋１）層目の電極配
線層の一部を広幅にすることにより形成すれば、導電膜
と（Ｋ＋１）層目の電極配線層との間の容量増加を防止
できる。
線層の一部を広幅にすることにより形成すれば、導電膜
と（Ｋ＋１）層目の電極配線層との間の容量増加を防止
できる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】実施例２．なお、上記実施例１では、第１
のビアホール１２上に第３のアルミ配線層２３と離間し
て導電膜としてのアルミパターン２４を設けたが、第３
のアルミ配線層２３の一部を広幅にして同時に導電膜を
形成しても良い。図２（ａ）はこの発明の実施例２によ
る半導体装置の構造を示す平面図であり、図２（ｂ）は
図２（ａ）のＩＩ−ＩＩ線における断面図である。図に
示す様に、第１のビアホール１２上層を覆う部分の導電
膜としてのアルミパターン２６を第３のアルミ配線層と
一体でその一部を広幅にして形成する。この場合も実施
例１と同様に第１のビアホール１２部のストレスマイグ
レーションの発生を容易に防止する。またアルミパター
ン２６が第３のアルミ配線層２３と一体に接続されてい
るため、容量増加を防止して、半導体装置の信頼性が保
てる。
のビアホール１２上に第３のアルミ配線層２３と離間し
て導電膜としてのアルミパターン２４を設けたが、第３
のアルミ配線層２３の一部を広幅にして同時に導電膜を
形成しても良い。図２（ａ）はこの発明の実施例２によ
る半導体装置の構造を示す平面図であり、図２（ｂ）は
図２（ａ）のＩＩ−ＩＩ線における断面図である。図に
示す様に、第１のビアホール１２上層を覆う部分の導電
膜としてのアルミパターン２６を第３のアルミ配線層と
一体でその一部を広幅にして形成する。この場合も実施
例１と同様に第１のビアホール１２部のストレスマイグ
レーションの発生を容易に防止する。またアルミパター
ン２６が第３のアルミ配線層２３と一体に接続されてい
るため、容量増加を防止して、半導体装置の信頼性が保
てる。
Claims (4)
- 【請求項１】 複数の電極配線層が層間絶縁膜を介して
形成される多層配線構造の半導体装置において、Ｋ層目
の層間絶縁膜に設けられた、Ｋ層目の電極配線層のため
の接続孔の上層を、（Ｋ＋１）層目の層間絶縁膜を介し
てスパッタ法で形成する導電膜で覆うようにしたことを
特徴とする半導体装置。 - 【請求項２】 Ｋ層目の層間絶縁膜に設けられた、Ｋ層
目の電極配線層のための接続孔の上層を覆って形成され
た導電膜が、（Ｋ＋１）層目の電極配線層と同時に形成
され、しかもこの（Ｋ＋１）層目の電極配線層とは離間
して配設されたことを特徴とする請求項１記載の半導体
装置。 - 【請求項３】 Ｋ層目の層間絶縁膜に設けられた、Ｋ層
目の電極配線層のための接続孔の上層を覆って形成され
た導電膜が、（Ｋ＋１）層目の電極配線層の一部を広幅
にすることにより形成されたものであることを特徴とす
る半導体装置。 - 【請求項４】 複数の電極配線層が層間絶縁膜を介して
形成される多層配線構造の半導体装置において、上記電
極配線層間の層間絶縁膜に下記の化学式１ 【化１】 （式中、Ｒ1はフェニル基または低級アルキル基であ
り、Ｒ1は同種でもよく、異種でもよい。Ｒ2は水素原子
または低級アルキル基であり、Ｒ2は同種でもよく異種
でもよい。ｎは２０〜１０００の整数を示す）で示され
るシリコンラダー系樹脂膜を用いたことを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25130392A JPH06104345A (ja) | 1992-09-21 | 1992-09-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25130392A JPH06104345A (ja) | 1992-09-21 | 1992-09-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104345A true JPH06104345A (ja) | 1994-04-15 |
Family
ID=17220804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25130392A Pending JPH06104345A (ja) | 1992-09-21 | 1992-09-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104345A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007165663A (ja) * | 2005-12-15 | 2007-06-28 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| US7285460B2 (en) | 2002-08-30 | 2007-10-23 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
-
1992
- 1992-09-21 JP JP25130392A patent/JPH06104345A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7285460B2 (en) | 2002-08-30 | 2007-10-23 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| US7476921B2 (en) | 2002-08-30 | 2009-01-13 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| US7781284B2 (en) | 2002-08-30 | 2010-08-24 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing the same |
| JP2007165663A (ja) * | 2005-12-15 | 2007-06-28 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI540725B (zh) | 半導體裝置及半導體裝置之製造方法 | |
| TWI566362B (zh) | 半導體裝置及半導體裝置之製造方法 | |
| JP5731904B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| US20070187735A1 (en) | Method of manufacturing semiconductor device, and semiconductor device | |
| JP2004063667A (ja) | 多層配線層内に形成されたキャパシタを有する半導体装置 | |
| JP6120528B2 (ja) | 半導体装置およびその製造方法 | |
| JP2011139103A (ja) | 半導体装置 | |
| US20110147890A1 (en) | Mim capacitor structure having penetrating vias | |
| US7227214B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP2003060054A (ja) | 強誘電体キャパシタを有する半導体装置 | |
| JP4784595B2 (ja) | バイポーラ型の半導体装置の製造方法 | |
| US8013385B2 (en) | Semiconductor device | |
| JPH06104345A (ja) | 半導体装置 | |
| TW201834200A (zh) | 半導體裝置 | |
| US8648442B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP3013628B2 (ja) | 半導体装置 | |
| JPS63143845A (ja) | 半導体集積回路装置 | |
| JP4814694B2 (ja) | 半導体装置 | |
| JP2002222918A (ja) | 半導体装置 | |
| JPH0945767A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH0621061A (ja) | 半導体装置 | |
| JP2950620B2 (ja) | 半導体装置 | |
| JPH0529312A (ja) | 半導体装置 | |
| KR20020057340A (ko) | 반도체 소자의 다층 배선 구조 및 그 제조방법 | |
| JP2009032730A (ja) | 半導体装置 |