JPH0521380A

JPH0521380A - 半導体装置とその製造方法

Info

Publication number: JPH0521380A
Application number: JP17270491A
Authority: JP
Inventors: Daisuke Kosaka; 大介小坂
Original assignee: NKK Corp; Nippon Kokan Ltd
Current assignee: JFE Engineering Corp
Priority date: 1991-07-12
Filing date: 1991-07-12
Publication date: 1993-01-29

Abstract

(57)【要約】（修正有）【目的】内部配線として抵抗の低い導電部材を用いた
半導体装置およびこのような抵抗の低い導電部材を用い
た半導体装置を製造するための半導体装置の製造方法を
提供することを目的とする。【構成】高融点金属膜と多結晶あるいは単結晶シリコ
ン膜とを重畳して設け、あるいは高融点金属膜にシリコ
ンを所要のパターンでイオン注入法によってドーピング
した後、これを熱処理することによって得られた金属シ
リサイドを半導体装置の電極あるいは内部配線パターン
などの内部導電部材として用いるようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】内部配線あるいは電極として低抵
抗な内部導電部材を用いた半導体装置およびその製造方
法に関する。

【０００２】

【従来の技術】従来の半導体装置における内部配線や電
極などの内部導電部材としては、不純物を添加して抵抗
値が低くなるようにしたポリシリコンなどの多結晶半導
体膜やTiN 膜が使用されている。

【０００３】図８は、半導体基板上に形成されたトラン
ジスタのゲート部の従来の構造の例を断面図として示し
たものであって、１はSiなどの半導体基板１に設けられ
たｐ型導電域の半導体表面に形成されたSiO₂膜などから
なるゲート酸化膜、２はSiO₂膜などからなるフィールド
酸化膜、３はSiO₂膜などからなる絶縁膜、４は Ti ある
いはPt,Wなどのシリサイド、例えばTiシリサイド（TiSi
_x) からなる導電接続層、６は半導体基板のｐ型導電域
内に設けられたｎ⁺拡散域、５は TiN膜などからなる内
部配線パターンであり、この図では符号Ｇ，Ｇで示した
２つのゲート電極はそれぞれポリシリコンで形成された
２つのゲート電極であり、これら２つのゲート電極は上
記の内部配線パターン５によって互いに導電接続されて
いる。なお、トランジスタのソース領域あるいはドレイ
ン領域として機能する上記ｎ⁺拡散域６に導電接続を行
うためのソース電極およびドレイン電極については図示
されていない。

【０００４】図９は従来の薄膜トランジスタ(Thin film
transistor)（以下、ＴＦＴ、という）の構造の例を断
面図として示したものであって、図５の要素に対応する
要素には同一の符号を付して説明を省略する。

【０００５】このＴＦＴのゲートＧは、酸化膜１上に形
成されたポリシリコン膜７の表面に設けた例えばTiシリ
サイド層などの導電層として構成されており、このゲー
トＧを含めて全表面を覆ってその一部がＴＦＴのゲート
酸化膜として機能するSiO₂膜などからなる絶縁膜３が設
けられる。

【０００６】この絶縁膜３上にポリシリコン膜８を堆積
し、このポリシリコン膜８の所要の部分に不純物を添加
して適宜の導電性を付与し、この導電性を有するこの部
分をソース（あるいはドレイン）電極Ｓおよびドレイン
（あるいはソース）電極Ｄとして機能させる。そして、
これらソースＳ電極とドレインＤ電極との間に挟まれた
ポリシリコン膜８内にチャネルＣｈを形成させることに
よって、ＴＦＴとして動作させることができる。

【０００７】

【発明が解決しようとする課題】半導体装置が高集積化
されるにしたがって半導体装置の内部配線の抵抗値を低
くすることが必然的に要求されるが、図７の従来例につ
いて述べたような TiN膜はその抵抗値が大略数10Ω・cm
程度と比較的大きいため、このような要求を満足させる
のには不十分であった。

【０００８】さらに、図８に示したようなＴＦＴにおい
ては、ゲート電極Ｇに使用されているTiシリサイド層の
Tiが絶縁膜３に混入するなどの化学的な理由から、Tiな
どの金属によって構成されているゲート電極上に良質な
ゲート酸化膜を形成することが困難なことから、良質な
ＴＦＴを得ることができないという問題がある。

【０００９】本発明は、内部配線として抵抗の低い導電
部材を用いた半導体装置およびこのような抵抗の低い導
電部材を用いた半導体装置を製造するための半導体装置
の製造方法を提供することを目的とする。

【００１０】

【課題を解決するための手段】高融点金属膜と多結晶あ
るいは単結晶シリコン膜とを重畳して設け、これを熱処
理することによって得られた金属シリサイドを内部導電
部材として用いるようにした。

【００１１】このような金属シリサイドを内部導電部材
として用いた半導体装置の製造方法として、高融点金属
膜と多結晶あるいは単結晶シリコン膜とを重畳して設
け、これを熱処理することによって内部導電部材として
の金属シリサイドを生成するようにする。

【００１２】また別の方法として、高融点金属膜にシリ
コンを所要のパターンでイオン注入法によってドーピン
グし、次いで熱処理によって上記パターンに相当する部
分をシリサイド化し、その後、シリサイド化されていな
い上記高融点金属を除去することによって内部導電部材
としての金属シリサイドを残存させるようにする。

【００１３】

【作用】Ti,Pt,W などの高融点金属膜とポリシリコンな
どの多結晶シリコン膜あるいはアモルファスシリコンな
どの単結晶シリコン膜とを重畳して設け、これを熱処理
すると上記多結晶シリコン膜あるいは単結晶シリコン膜
からのシリコンによって上記高融点金属膜はシリサイド
化されて金属シリサイド膜に変化する。

【００１４】このように、Ti,Pt,W などの高融点金属を
Siによってシリサイド化して得られるTiシリサイドやPt
シリサイドなどの高融点金属シリサイドの抵抗値はほぼ
数Ω・cm程度という極めて低い値なので、これを半導体
装置の内部配線や電極などの内部導電部材として用いる
ことによって高い集積度の半導体装置を得ることができ
るなど、前記したような従来技術の問題点を解決するこ
とができる。

【００１５】このような内部導電部材を備える半導体装
置を製造する方法として、先ず、図１の(a-1) 図に示し
たように、Ti, Ptなどの高融点金属膜Ｍと多結晶シリコ
ンあるいはアモルファス単結晶シリコンなどのシリコン
膜Siとを重畳して設けるか、あるいは、(b-1) 図に示し
たように、上記のような高融点金属膜Ｍを半導体基板な
どのシリコン膜Si上に設ける。

【００１６】その後、例えば窒素雰囲気中で 750ないし
900℃の温度で熱処理することによって、(a-2) 図ある
いは(b-2) 図に示したように、シリコン膜Siからのシリ
コンによって上記高融点金属膜Ｍをシリサイド化し、こ
れによって、TiSi_X膜あるいはPtSi_X膜などの金属シリ
サイドを低抵抗の導電部材として形成させる。

【００１７】上記のような内部導電部材を備える半導体
装置を製造する他の方法として、同図(c-1) に示したよ
うに、基体Ｂの表面に上記のような高融点金属膜Ｍを設
け、次いで同図(c-2) に示したようにこの高融点金属膜
ＭにシリコンSiを例えばマスクを用いて所要のパターン
でイオン注入法によってドーピングし、次いで熱処理に
よって同図(c-3) に示したようにイオンが注入された上
記パターンに相当する部分をシリサイド化して金属シリ
サイドＳを得る。

【００１８】その後、シリサイド化されていない上記高
融点金属膜Ｍを例えばアンモニアと過酸化水素の溶液な
どによって除去することによって、同図(c-4) に示した
ように、マスクなどを用いることなく、導電部材として
必要なパターンを有する金属シリサイドＳを選択的に残
存させることができる。

【００１９】なお、高融点金属をシリサイド化するため
のシリコンは上記のイオン注入によって高融点金属膜Ｍ
に直接供給されるので、上記基体Ｂにはシリコンを含ん
でいる必要がないため、ポリシリコン膜や酸化膜などの
任意の膜の上面に金属シリサイド膜を導電部材として形
成することができる。

【００２０】これによって、後に実施例として示すよう
に、本発明による内部導電部材をＴＦＴのゲート電極と
して用いて実質的に多層化された半導体装置を製造する
ことができるなど、半導体装置の設計の自由度が向上す
るという顕著な利点が得られる。

【００２１】

【実施例】図２は本発明によって、低濃度Si基板内に形
成されたｐ型導電域（ｐタブ）に作られたｎチャンネル
・トランジスタおよびＴＦＴを含む半導体装置の実施例
を断面図として示したもので、本発明によって構成され
た内部導電部材は左下がりの太い斜線によって示されて
おり、右上がりおよび左上がりの細い斜線部はゲート酸
化膜１およびフィールド酸化膜２や絶縁膜３を含む酸化
膜、交叉した斜線からなる交叉部はポリシリコン膜、右
下がりの太い斜線部は適宜の方法によって形成された導
電部である。

【００２２】ポリシリコン膜の符号ＳおよびＤを付した
部分は導電性が与えられてソース電極およびドレイン電
極として機能する電極部であり、酸化膜１上に本発明に
よって形成された内部導電部材20₂上にポリシリコン膜
によって構成されたゲート電極Ｇ_Tと、このＴＦＴのゲ
ート酸化膜として機能するSiO₂からなる酸化膜３を介し
てこのゲート電極Ｇ_Tと対向しているポリシリコン膜の
上記ソース電極部Ｓおよびドレイン電極部Ｄに挟まれて
いる部分に形成されるチャネルＣｈとともにＴＦＴを構
成している。なお、上記内部導電部材20₂の左側に設け
られた内部導電部材20₁も本発明によって形成された内
部導電部材である。

【００２３】図の右方には２つのゲート電極部Ｇ_F,Ｇ_F
が示されており、これら２つのゲート電極部Ｇ_F,Ｇ
_Fは、酸化膜１上に積層されてゲート電極として機能す
るポリシリコン膜およびその上面の内部接続を行う導電
部と、これらの側壁を覆うSiO₂からなるゲート側壁スペ
ーサ、さらにこれら全体を覆う Si₃N₄膜とによってそれ
ぞれ構成されている。なお、これらゲート電極部Ｇ_F,Ｇ
_Fを含むトランジスタのソース電極およびドレイン電極
などの要素については図示されていない。

【００２４】ゲート酸化膜１が取り除かれた孔部に半導
体基板のｎ＋領域に直接接触するように内部導電部材と
して設けられた導電部材21_1,21₂は本発明による金属シ
リサイドからなるものであって、例えばゲート領域やド
レイン領域などとして用いられるこのｎ＋領域に対する
導電接続を行うために設けるものである。

【００２５】一方の導電部材21₂は、その上面に設けら
れて上記２つのゲート電極部Ｇ_F,Ｇ _Fの一部を覆ってい
るポリシリコン膜22と、さらにその上面を覆っている T
iN膜あるいは TiW膜23と、この TiW膜23の凹部を埋めて
上面を平滑化する Wなどの高融点金属部24とを経て半導
体装置内の配線パターンを構成する Al-SiあるいはAl-S
i-Cuなどからなる導電部材25に接続されている。なお、
26は TiNあるいは TiWからなる反射防止膜である。

【００２６】上記 TiN膜あるいは TiW膜23の下面より半
導体基板に近い部分についてはＰＳＧあるいはＢＰＳＧ
膜27によって充填・被覆して上記配線パターンを構成す
る導電部材25の形成をよういにし、さらにこの導電部材
25を覆うＣＶＤ酸化膜28を設けてその上に図示しない導
電パターンを設けることによって、より上位の内部配線
を行うことができる。

【００２７】図３は、ｎ型Si単結晶基板表面部に作られ
たｐ型領域（ｐタブ）に形成されたｎチャンネル・トラ
ンジスタのゲート電極に導電接続を行うための導電層を
形成するようにした本発明による半導体装置の製造方法
の一実施例を示すもので、その製造工程を断面図によっ
て順次模式的に示したものである。なお、ｎ型Si単結晶
基板自体は図示を省略してある。

【００２８】(3-1) 図は、従来公知の工程によって得ら
れるｎチャンネル・トランジスタのゲート部分の横断面
を示しており、ゲート電極部Ｇ_Fは、ゲート酸化膜１上
に順次積層された、ゲート電極として動作するポリシリ
コン膜31と、例えばTiシリサイド( TiSi_x) からなる導
電部32と、これらポリシリコン膜31と導電部32との側壁
を覆うSiO₂からなるゲート側壁スペーサ33、さらにこれ
ら全体を覆う窒化シリコン膜（SiN₄膜）34とによって構
成されている。なお、６はSi基板内に形成されてソース
領域あるいはドレイン領域として機能するｎ＋領域であ
り、これらゲート電極部Ｇ_Fを含むトランジスタのソー
ス電極およびドレイン電極などの要素については図示し
ていない。

【００２９】(3-2),(3-3) 図は、上記のように窒化シリ
コン膜34で覆われている導電層32に本発明による金属シ
リサイドからなる内部配線を接続するために、この導電
層32を覆っている窒化シリコン膜34の上面部を除去する
工程を示したもので、 (3-1)図に示した基板の表面全体
にフォトレジスト膜35を塗布してからこのコンタクト孔
を設けるべき部分のフォトレジスト膜35のみを写眞蝕刻
法によって除去すると(3-2)図に示すような状態とな
り、その後前記窒化シリコン膜34の上面から窒化シリコ
ンのみを除去する例えば化学的蝕刻法を適用することに
よって (3-3)図に示すように内部配線に導電接続される
べき導電層32の上面を露出させる。

【００３０】次いで、残存しているフォトレジスト膜35
を除去すると、(3-4) 図に示すように、ゲート電極31
と、その上に上面が露出した導電層32と、これらゲート
電極31と導電層32との側面を覆うゲ−ト側壁スペ−サ33
およびさらにその側面を覆う窒化シリコン膜34とからな
るゲート電極部が形成される。

【００３１】次いで、本発明の製造方法を適用するため
に、この (3-4)図に示した状態で、その全表面に厚さが
500−1000ÅのTi膜35' を例えばスパッタ法によって堆
積してから、その上に厚さが1000−2000Åのポリシリコ
ン膜36を例えば減圧化学気相堆積法（ＬＰＣＶＤ法）で
積層して(3-5) 図に示すような状態とした後、窒素雰囲
気中で 750−900 ℃の熱処理を行うことによってポリシ
リコン膜36からのSi原子によってTi膜35’をシリサイド
化して導電層となるTiシリサイド層35を形成させる。

【００３２】そして、上述のようにして全面に形成され
たTiシリサイド層35から所要の配線パターンを有する内
部配線パターンを形成するために、写真蝕刻法によって
このポリシリコン膜36およびTiシリサイド層35の不要な
部分を除去すれば、ゲート電極31に導電層32を介して接
続された低抵抗な内部配線を得ることができる。

【００３３】また、所要の配線パターンを有するTiシリ
サイド層35を形成するための変形が図４に示してあり、
前記 (3-4)図の状態に相当する (4-1)図の状態から(4-
2) 図に示したように厚さが 500−1000ÅのTi膜41' を
スパッタ法で全表面に堆積し、その全表面にレジスト42
を塗布してから例えば写真蝕刻法を用いて導電パターン
として残存させる部分のみのレジストを除去すると(4-
3) 図に示すような状態になり、次いで、シリコンを１
×10¹⁹〜10²⁰cm^-3の濃度となるようにオイン注入を行
う。

【００３４】その後、N₂雰囲気中で 750〜900 ℃の熱処
理を行うと、上記Ti膜41' のシリコンが注入された部分
41が(4-4) 図に示したようにシリサイド化され、レジス
トによってマスクされてシリコンが注入されなかった部
分はTiN になる。そこで、アンモニアと過酸化水素水か
らなる溶液でこのTiN の除去処理を行うと、(4-5) 図に
示したように、シリサイド化されたTi膜の部分41だけが
残って所要の配線パターンを有する金属シリサイド膜が
形成される。

【００３５】また、所要の配線パターンを有するTiシリ
サイド層35’を形成する第３の方法として、図示は省略
するが、 (3-5)図に示したように、その全面に厚さが 5
00−1000ÅのTi膜35' を、次いで厚さ1000−2000Åのポ
リシリコン膜36をさらにその全表面に積層する。

【００３６】そして、このポリシリコン膜36が所望の配
線パターンになるように例えば写真蝕刻してから750 −
900 ℃で熱処理を行なうことによって、Ti膜35' の配線
パターンに相当する部分のみをシリサイド化し、その
後、アンモニアと過酸化水素水の溶液でTi膜35' のシリ
サイド化されなかった部分だけを除去することによって
(3-6) 図に示したと同様に所要の配線パターンを得るこ
とができる。

【００３７】図５ないし図６は、ゲート酸化膜上にＴＦ
Ｔを形成する本発明による半導体装置の製造方法の他の
実施例を製造工程にしたがった断面図として順次模式的
に示したものであるが、さらに、半導体基板におけるソ
ース領域あるいはドレイン領域などの領域に直接導電接
続を行うためのシリサイド層を形成する実施例について
も併せて示してある。

【００３８】図(5-1) は、図３の(3-1) 図に示したと同
様な従来公知の工程によって得られた、ゲート電極51、
導電層52、ゲ−ト側壁スペ−サ53およびこれらを覆う窒
化シリコン膜54からなるトランジスタの２つのゲート電
極部Ｇ_F1，Ｇ_F2がゲート酸化膜１上に設けられ、また、
フィールド酸化膜２が図の左端部に設けられた半導体基
板の表面部の横断面を示しており、本発明を適用して構
成さるべきＴＦＴをこのゲート電極部Ｇ_F1とフィールド
酸化膜２との間のゲート酸化膜１上に形成し、さらに半
導体基板に対する導電接続を上記２つのゲート電極部Ｇ
_F1、Ｇ_F2の間に形成するものとして説明する。なお、上
記ゲート電極部Ｇ_F1、Ｇ_F2が示されているトランジスタ
については、ソ−ス電極およびドレイン電極などの他の
要素については図示されていない。

【００３９】図(5-2) はゲート酸化膜１上にＴＦＴを形
成するために、このゲート酸化膜１の上面にTi膜55’と
さらにその上部にポリシリコン膜56’とを設けた状態が
示されており、このポリシリコン膜56' はその一部がＴ
ＦＴのゲート電極として用いられ、また、Ti膜55’は本
発明によってこのポリシリコン膜56’と積層された後の
加熱処理によってシリサイド化されてこのゲート電極に
対する内部配線となるものである。

【００４０】この全面を覆って積層された厚さ 500−10
00ÅのTi膜55’と厚さ1000−2000Åのポリシリコン膜5
6’とを例えば先に述べた実施例１の工程におけると同
様に写真蝕刻法などで蝕刻することによって(5-3) 図に
示すように所望の内部配線のパターンを有するTi膜55と
ポリシリコン膜56に整形し、その後、N₂雰囲気中で 750
−900 ℃の温度範囲の熱処理を行うことによってこのTi
膜55はシリサイド化されて、(5-4) 図に示すように、上
記ポリシリコン膜からなるゲート電極56およびTiシリサ
イド層からなる内部導電部材57が積層される。

【００４１】なお、所望の内部配線パターンを有し、(5
-4) 図に示すような積層されたゲート電極56および導電
部材57を得る別の方法として、(5-2) 図に示したような
全面を覆って積層されたTi膜55' とポリシリコン膜56'
に熱処理を施すことによってこのTi膜55' をシリサイド
化し、その後、このシリサイド化されたTi膜55を(5-4)
図と同様な所望の内部配線の形状となるように写真蝕刻
法によって整形するようにしてもよい。なお、このよう
な方法による場合には(5-3) 図図示の状態は経過しな
い。

【００４２】(5-5) 図は、後に説明するようにその一部
がＴＦＴのゲート絶縁膜として使用し得るSiO₂絶縁膜58
を(5-4) 図の状態にある基板の全面にＣＶＤ法によって
堆積した状態を示しており、この表面全体にレジストを
塗布してから半導体基板のｎ＋型領域６に対して導電接
続を形成すべき孔に相当する部分59' およびその他のこ
のSiO₂絶縁膜58が不要な部分60が露出された状態になる
ようにレジストを除去する。

【００４３】そして、この状態からSiO₂膜の除去処理を
行なうと、導電接続を形成すべき孔に相当する部分59'
とSiO₂絶縁膜58が不要な部分60とにおけるSiO₂絶縁膜58
が除去されると同時に、この導電接続を形成すべき孔5
9' に相当する部分においては半導体基板表面の酸化膜
１も除去されるので、半導体基板のｎ＋領域６の表面の
一部が露出した孔59が形成されて(5-6) 図図示の状態と
なる。

【００４４】半導体基板のｎ型領域に上記孔59を介して
導電接続するための本発明によるTiシリサイド層を設け
るために、次に図６に移ってその(5-7) 図に示すよう
に、スパッタ法で厚さ 500−1000ÅのTi膜61を基板の全
表面に被着すると、このTi膜の一部 61'は上記孔59内に
堆積する。

【００４５】その後、N₂雰囲気中で 750−900 ℃に加熱
すると、上記孔59内に堆積して半導体基板に接している
Ti膜61の一部 61'は、この半導体基板からのSiによって
シリサイド化されて(5-8) 図に示すように金属シリサイ
ド62になる。その後、アンモニアと過酸化水素からなる
溶液などによってシリサイド化されていないTi膜61を除
去することによって、(5-9) 図に示す状態となる。

【００４６】次いで、ＬＰＣＶＤ法でポリシリコン膜を
基板の全表面に厚さ1000−2000Åの厚さに堆積してから
写真蝕刻法などによって不要な部分のポリシリコン膜を
除去すると、(5-10)図に示すように所望の配線パターン
を有するすポリシリコン膜63が得られ、これによって半
導体基板のｎ型領域６に対する低抵抗の内部配線が形成
される。

【００４７】そして、上記ポリシリコン膜53のＴＦＴの
ソース電極およびドレイン電極とすべき領域に例えばイ
オン注入法によって不純物を添加して導電度を増加さ
せ、これら領域をソース電極Ｓおよびドレイン電極Ｄと
して形成させる。

【００４８】これによって、前記のポリシリコン膜56を
ゲート電極Ｇとし、上記ソース電極Ｓおよびドレイン電
極Ｄ間のポリシリコン膜63の一部をチャネルChとするＴ
ＦＴが(5-11)図に示したように構成される。

【００４９】このようにして本発明を適用して形成され
たＴＦＴでは、ゲート酸化膜として機能するSiO₂絶縁膜
58が、従来のものとは逆にゲート電極Ｇの上に形成され
るという特徴がある。なお、ゲート電極Ｇに対する導電
接続は、本発明によって酸化膜１上に形成された金属シ
リサイド57によって行われる。

【００５０】しかしながら、より良質のゲート酸化膜が
要求される場合にはチャネルとなる部分だけ熱酸化膜を
設けることによって通常のＭＯＳに相当するような高品
質のゲート酸化膜を有するＴＦＴを得ることができ、図
７にはこのようなＴＦＴを構成するための実施例を示し
た。

【００５１】(7-1) 図は上記実施例２において(5-9) 図
に示した状態の基板を示すものであり、ＣＶＤ酸化膜58
のこの図にＲで示した範囲のＣＶＤ酸化膜71を除去し
て、(6-2) 図に示すように、ポリシリコンからなるゲー
ト電極56、金属シリサイドからなる内部導電部材57およ
びこれらの近傍の半導体基板表面の酸化膜１を露出させ
る。

【００５２】次いで、これらのＣＶＤ酸化膜58を除去し
た部分に熱酸化膜72を形成し、前記実施例２の(5-10),
(5-11) について述べたと同様な工程を行うことによっ
て高品質のゲート酸化膜を有するＴＦＴを得ることがで
きる。

【００５３】以上に述べた実施例では、ｐタブ内にｎチ
ャンネル型トランジスタを製造する場合について説明し
たが、ｎタブ内にｐチャンネル型トランジスタを製造す
る場合にも同様に実施し得ることは明らかであろう。

【００５４】

【発明の効果】以上説明したように、本発明によれば、
PtあるいはTiなどの高融点金属膜と多結晶あるいは単結
晶のシリコン膜とを上下関係を適宜選択して積層した
後、あるいは、高融点金属膜にシリコンを所要のパター
ンでイオン注入法によってドーピングした後に熱処理を
行うことによって、低抵抗な金属シリサイドからなる内
部導電部材を形成させるので、他の層との上下関係を考
慮することなく低抵抗な内部配線を持った半導体装置を
得ることができる。

【００５５】また、薄膜トランジスタを内部に有する半
導体装置の場合は、内部導電部材となる金属シリサイド
の上部にポリシリコンからなるゲート電極を設けること
ができるから、所要の品位のゲート酸化膜をこのゲート
電極の上側に形成することができて高品位の薄膜トラン
ジスタを内部にもつ半導体装置を得ることができるとい
う格別の効果が達成される。

【図面の簡単な説明】

【図１】本発明の原理を示す図である。

【図２】本発明による半導体装置の例を示す図である。

【図３】本発明による半導体装置の製造方法の第１の実
施例を示す図である。

【図４】本発明による半導体装置の製造方法の第１の実
施例の変形例を示す図である。

【図５】本発明による半導体装置の製造方法の第２の実
施例を示す図である。

【図６】図５の第２の実施例の工程の続きを示す図であ
る。

【図７】本発明による半導体装置の製造方法の第２の実
施例の変形例を示す図である。

【図８】従来のトランジスタの例を示す図である。

【図９】従来のＴＦＴの例を示す図である。

【符号の説明】

Ｓｉシリコン（ポリシリコン、アモルファス単結晶な
ど）Ｍ高融点金属（Pt,Ti,W など) Ｓ金属シリサイド( Tiシリサイド，Ptシリサイド，
W シリサイドなど) Ｂ基板

Claims

【特許請求の範囲】

【請求項１】高融点金属膜と多結晶あるいは単結晶シ
リコン膜とを重畳して設け、これを熱処理することによ
って得られた金属シリサイドを内部導電部材として用い
たことを特徴とする半導体装置。
【請求項２】高融点金属膜と多結晶あるいは単結晶シ
リコン膜とを重畳して設け、これを熱処理することによ
って内部導電部材としての金属シリサイドを生成するよ
うにしたことを特徴とする半導体装置の製造方法。
【請求項３】高融点金属膜にシリコンを所要のパター
ンでイオン注入法によってドーピングし、次いで熱処理
によって上記パターンに相当する部分をシリサイド化
し、その後、シリサイド化されていない上記高融点金属
を除去することによって内部導電部材としての金属シリ
サイドを残存させるようにしたことを特徴とする半導体
装置の製造方法。