KR100272208B1 - 반도체 장치 및 전자기기 - Google Patents

반도체 장치 및 전자기기 Download PDF

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다까시 기무라
히데아끼 요꼬우찌
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야스카와 히데아키
세이코 엡슨 가부시키가이샤
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Abstract

기억장치의 고속 판독 및 저속 판독을 할 수 있고 또한 저속 판독시에는 저소비전력을 실현한 반도체 장치 및 그에 내장한 전자기기를 얻고자 하는 것을 목적으로 고속 모우드가 설정되고 또한 판독지령이 있을때 감지증폭기를 구동하여 비트라인의 신호를 감지증폭기를 개재하여 데이터버스에 송출한다. 저속모우드가 설정되고 또한 판독지령이 있을때, 감지 증폭기를 비구동상태로 하여 비트라인의 신호를 감지증폭기를 개재하지 않고서 데이터버스에 송출한다.

Description

반도체 장치 및 전자기기
제1도는 제2도의 반도체 장치의 입출력 버퍼의 회로도.
제2도는 본 발명의 한 실시예에 관한 반도체 장치의 구성을 나타낸 블록도.
제3도는 제2도의 메모리 셀 알리 및 그 주변의 상세를 나타낸 회로도.
제4도는 제2도의 버퍼제어회로의 상세를 나타낸 회로도.
제5도는 클럭인버어터(clocked inverter)의 회로도.
제6도는 클럭인버어터의 상세를 나타낸 회로도.
제7도는 고속동작 모우드에 있어서의 판독동작의 타이밍 도표.
제8도는 저속동작 모우드에 있어서의 판독동작의 타이밍 도표.
제9도는 제2도의 반도체 장치를 적용한 전자기기의 사시도.
* 도면의 주요부분에 대한 부호의 설명
1 : CPU(중앙연산처리장치) 2 : 32 kHz의 수정진동자
3 : 4 MHz의 수정진동자 4 : 32 kHz의 수정발진회로
5 : 4 MHz의 수정발진회로 6 : 실렉터(selector)
7 : 발진제어회로 8 : 메모리 셀 알리 (memory cell alley)
9 : 행해독기 (行 decoder) 10 : 열해독기
11 : 열게이트 12 : 입출력 버퍼(buffer)
13 : 버퍼제어회로 14 : 분주회로(分周回路)
21, 41 : VDD 22, 42 : VSS
23, 24, 28, 46, 47 : PMOS 트랜지스터
25, 26, 27, 29, 48, 49 : NMOS 트랜지스터
30 : 인버어터(inverter) 31 : OR회로
32 ∼ 39 : 클럭인버어터 50 : 인버어터
101 : 어드레스버스(address bus) 102 : 데이터버스
103 : 기록신호 104 : 판독신호
105 : CPU 클록 106 : 발진제어신호
107 : 워드번지신호 108 : 비트번지신호
109 : 입출력 버퍼제어신호 110 : 메모리 셀내의 비트라인
111 : 비트라인(bit line) 112 : 32 kHs 클럭
113 : 4MHz클럭 114 : 계시신호
201, 202 : 비트라인 203 ∼ 205, 208 : 제어신호
206 : 데이터버스 207 : 감지증폭기의 출력
본 발명은 기억장치를 내장한 반도체 장치, 특히 그 데이터의 판득회로의 구성에 관한 것이다.
기억장치에 격납된 데이터를 판독하기 위한 회로로서 감지증폭기가 있으며, 이것은 판독속도의 고속화를 위하여 2 개의 상반하는 비트라인의 미소(微素) 전위차를 감지하여 그것을 “0” 또는 “1”이라 판정하고 있다.
그러나, 종래의 기억장치의 판독회로는 소비전력의 관점에서 고려하였을 경우에는 고속의 판독동작에는 적합하나 저속한 판독동작에는 적합하지 않다. 그것은 감지증폭기가 판독하는 속도의 고속화를 위하여 회로의 동작시에 과대한 전력을 소비하고 있기 때문이다. 즉, 고속의 판독동작을 하는 경우에는 감지증폭기로 소비되는 전력은 다른 회로에서 소비되는 전력에 비하여 큰 것은 아니지만, 저속한 판독동작을 하는 경우에는 감지증폭기의 소비전력이 지배적으로 되어 버리기 때문이다. 이 때문에, 고속클럭 및 저속클럭의 2개의 CPU 클럭을 구비한 마이크로컴퓨터 시스템등에 종래의 기억장치의 판독회로를 적용하였을 경우에는 저속클럭으로 기억장치를 액세스하는 경우에도 감지증폭기로 과대한 전력을 소비하여 왔다.
본 발명은 이와 같은 상황에 비추어서 이루어 놓은 것으로, 기억장치에 대한 고속판독 및 저속판독을 할 수 있고, 또한 저속판독시에는 저소비전력을 실현한 반도체 장치 및 그것을 내장한 전자기기를 제공하는 것을 목적으로 한다.
본 발명의 한 형태에 따른 반도체 장치는 버퍼회로 및 제어회로를 구비하고 있다. 버퍼회로는 한쌍의 신호선의 전위차를 검출하는 차동형 증폭기와, 한쌍의 신호선의 전위를 중간전위로 제어하는 중간전위 제어회로와, 차동형 증폭기의 출력신호를 송출하는 제1데이터 출력수단과, 한쌍의 신호선중에서 어느 한쪽의 신호선의 신호를 송출하는 제 2 데이터 출력수단을 구비하고 있다. 제어회로는 고속모우드가 설정되고 또한 판독지령이 있으면 제 2 데이터 출력수단을 비구동상태로 하여 두어 중간전위 제어회로를 일정 시간 구동하여 한쌍의 신호선의 전위를 중간전위로 제어한 다음에 차동형 증폭기 및 제 1 데이터 출력수단을 구동시켜서 차동형 증폭기의 출력신호를 송출시킨다. 또, 제어회로는 저속모우드가 설정되고 또한 판독지령이 있으면, 차동형 증폭기 및 제 1 데이터 출력수단을 비구동상태로 하고, 제 2 데이터 출력수단을 구동상태로 하여 한쌍의 신호선중에서 어느 한쪽의 신호선의 신호를 송출시킨다. 따라서, 저속모우드에 있어서의 판독시에 있어서는 차동형 증폭기를 비구동 상태로 하여 데이터를 판독하여 차동형 증폭기가 전력을 소비하지 않으므로 그만큼 전력절약화를 도모하게 된다. 이 한쌍의 신호선이라 함은 예컨대 RAM 또는 ROM의 비트라인이 해당한다.
또, 본 발명의 다른 형태에 따른 반도체 장치는 데이터 기록수단을 구비하고 있다. 데이터 기록수단은 입력신호를 RAM의 비트라인의 한쪽에 입력하여 입력신호의 반전신호를 비트라인의 다른쪽에 입력한다. 이와 같이 하여 RAM으로의 기록 처리를 하게 된다.
또, 본 발명의 다른 형태에 따른 반도체 장치에 있어서, 제어회로는 고속모우드 또는 저속 모우드에 의한 기록지정이 있으면, 차동형 증폭기, 중간전위 제어회로, 제 1 데이터 출력수단 및 제 2 데이터 출력수단을 비구동 상태로 하고, 데이터 입력수단을 구동상태로 하여 RAM에 데이터를 기록하고 있다.
또, 본 발명의 다른 형태에 따른 반도체 장치는 프로그램 명령기억수단, 중앙연산 처리장치, RAM 또는 ROM으로 된 데이터 기억수단, 버퍼회로 및 제어회로를 구비하여 이것들을 단 하나의 반도체 기판 위에 배설하고 있다.
프로그램 명령기억수단에는 프로그램 명령이 기억되어 있고, 중앙연산 처리장치는 프로그램 명령기억수단에 격납된 프로그램 명령에 따라서 데이터 처리를 한다거나 제어신호를 출력한다거나 한다. 데이터 기억수단은 중앙연산 처리장치에 데이터를 출력한다거나 연산처리장치로 부터의 데이터를 입력한다거나 한다. 버퍼회로 및 제어회로는 상술한 것과 동일한 구성으로 되어 마찬가지로 동작한다.
또, 본 발명의 다른 형태에 따른 반도체 장치는 클럭선택회로 및 클럭선택제어회로를 구비하고 있다. 클럭선택회로는 중앙처리장치를 구동하는 기준클럭으로서 적어도 저주파 및 고주파로 된 2 종류의 주파수의 클럭신호를 입력하여 클럭선택 제어회로의 지령에 따라서 어느 하나의 클럭신호를 중앙처리장치의 클럭신호로서 출력한다. 이 2 종류 이상의 클럭신호는 발진회로를 내장하여 그로 부터 발생시켜도 좋고 외부로 부터 입력하여도 좋다. 클럭선택 제어회로는 중앙처리장치에 따라 고속모우드가 설정되어 있으면 클럭선택회로에 고주파의 클럭신호를 선택시키고, 저속모우드가 설정되어 있으면 클럭선택회로에 저주파의 클럭신호를 선택시킨다.
또, 본 발명의 다른 형태에 따른 전자기기는 상술한 반도체 장치를 내장하고 있고, 고속모우드 또는 저속모우드가 임의로 선택할 수 있으며, 저속 모우드를 선택하였을 때에 데이터를 판독할 경우에는 감응증폭기를 구동하지 않도록 하였으므로 전력절약화로 도모하게 된다.
제2도는 본 발명의 한 실시예에 관한 반도체 장치의 구성을 나타낸 블럭도이다. 이 반도체 장치는 CPU(중앙연산 처리장치)(1)를 내장하고 있다. 32 kHz(저속 CPU 클럭용)의 수정진동자(2)를 저주파 발진회로(4)에 따라 발진시키고, 또 4 MHz(고속 CPU 클럭용)의 수정진동자(3) 를 고주파 발진회로(5)에 따라 발진시키고 있으며, 이것들 발진회로(4),(5)의 발진신호는 실렉터(6)에 입력한다. 실렉터(6)는 CPU 클럭을 고속클럭으로 할 것인가 그렇지 않으면 저속클럭으로 할 것인가를 선택한다. 발진제어회로(7)는 고주파 발진회로(5) 및 실렉터(6)의 제어를 한다. RAM의 메모리 셀 알리(8)에는 그 워드라인의 어드레스를 결정하는 행해독기(9) 및 비트라인의 어드레스를 결정하는 열해독기(10) 및 열해독기(10)로 결정된 비트라인의 게이트를 ON/OFF 제어하는 열게이트(11)가 각기 접속되어 있다. 입출력 버퍼(12)는 데이터의 판독 및 기록용의 8 비트의 버퍼로 구성되어 있고, 이 입출력 버퍼(12)는 버퍼 제어회로(13)에 따라 제어된다. 이것들 RAM의 메모리 셀 알리(8), 행해독기(9), 열해독기(10), 열게이트(11) 및 입출력 버퍼(12)가 RAM(14)을 구성하고 있다. ROM(15)도 기본적으로는 같은 구성으로 되어 있고, CPU(1)의 시스템 프로그램이라거나 각종의 데이터가 격납되어 있다.
메모리 셀 알리(8)의 판독 및 기록의 어드레스는 다음과 같이 하여 얻을 수 있다. CPU(1)에서 출력되는 어드레스 버스(101)의 어드레스 신호가 행해독기(9) 및 열해독기(10)에 따라 각기 해독되어 행어드레스신호(107) 및 열어드레스 신호(108)를 얻을 수 있다. 그리고, 행어드레스 신호(107)에 따라 워드라인이 선택되어 행어드레스 신호(107)에 따라 열게이트(11)가 제어된다. 열어드레스 신호(108)에 따라 제어된 열게이트(11)에 따라 비트라인이 특정되어 이것들 워드라인의 여러개의 비트와 비트라인등에 따라 8 비트의 신호의 어드레스가 특정된다.
데이터의 기록에 있어서는 CPU(1)에서 출력되는 기록신호(103)에 따라 제어되고, 데이터의 판독은 CPU(1)에서 출력되는 판독신호(104)에 따라 제어된다. 그리고, 그 데이터 전송에는 데이터 버스(102)가 이용된다.
CPU(1)의 동작 클럭은 실렉터(6)에서 출력되는 CPU 클럭(105)에 따라 결정된다. 실렉터(6)는 4 MHz의 고주파 발진회로(5) 및 32 kHz의 저주파 발진회로(4)로 부터 출력되는 클럭을 입력하여 발진제어회로(7)의 출력신호(106)에 따라 4 MHz의 클럭 또는 32 kHz의 클럭의 어느 한쪽을 CPU클럭(105)으로서 출력한다. 또, 4 MHz의 발진회로(5)는 저소비 전력화를 위하여 발진제어회로(7)로 부터의 발진제어신호(106)에 따라 발진의 ON/OFF를 제어하게 된다. 32 KHz의 클럭(112)은 실렉터(6)의 다른 분주회로(14)에 입력되어 분주회로(14)에 따라 예컨대 계시용의 계시신호(114)가 형성된다.
제3도는 메모리 셀 알리(8) 및 그 주변회로를 상세히 나타낸 도면이다. 메모리 셀 알리(8)는 메모리 셀(81)이 도해한 바와 같이 매트릭스형으로 배열되어 있고, 행해독기(9)로 부터의 행어드레스 신호(107)에 따라 워드라인(82)을 선택한다. 또, 열해독기(10)로 부터의 열어드레스 신호(108)에 따라 열게이트(11)가 제어되어 비트라인이 선택된다. 그런다음, 비트라인(201),(202)이 선택되었을 경우에 대하여 설명한다.
제4도는 버퍼제어회로(13)를 상세히 나타낸 도면이다. 버퍼제어회로(13)에는 RAM의 어드레스가 할당되어 있고, 어드레스 해독기(91)는 어드레스 버스(101)의 어드레스 신호를 해독한다. 이렇게 해독된 어드레스 신호는 앤드 게이트(92),(93),(94)에 게이트 신호로서 송출된다.
동작모우드 전환 레지스터(95)에는 데이터 버스(102)의 1 비트분의 신호가 입력되고, 그 신호를 래치(latch)한다. 예컨대, 고속모우드인때에는 “1”이 설정되고, 저속모우드인 때에는 “0”이 설정된다.
기록신호(103) 및 판독신호(104)는 앤드 게이트(92),(94) 및 (93)에 각기 입력된다. 앤드 게이트(94)로 부터는 기록신호(103)가 제어신호(203)로서 끌려나오게 된다.
동작모우드 전환 레지스터(95)의 출력은 앤드 게이트(96),(97),(98)에 게이트 신호로서 송출된다. 앤드 게이트(96)에는 판독신호(104)가 앤드 게이트(93)를 개재하여 입력되고, 그 출력은 제어신호(205)로서 끌려나오게 된다. 앤드 게이트(97)에도 판독신호(104)가 앤드 게이트(93)를 개재하여 입력되고, 그 출력은 제어신호(204)로서 끌려나오게 된다.
앤드 게이트(98)에는 어드레스 해독기(91)의 출력 및 동작모우드 전환레지스터(95)의 출력으로 되는 게이트 신호와 메모리 액세스신호(115)가 입력되고, 그 출력은 제어신호(208)로서 끌려나오게 된다.
제1도는 제2도의 입출력 버퍼(12)의 1 비트분을 상세하게 나타낸 회로도이다. 감지증폭기(20)에는 플러스 전원(VDD)(21) 및 마이너스 전원(VSS)(22)이 각기 접속되어 있다. PMOS 트랜지스터(23),(24)는 감지증폭기(20)의 커렌트 밀러회로를 구성하고 있고, NMOS 트랜지스터(25),(26)는 감지증폭기(20)의 차동입력단을 구성하고 있다.
NMOS 트랜지스터(27)는 감지증폭기(20)의 ON/OFF 제어와 NMOS 트랜지스터(25),(26)의 전원전위의 제어등을 한다. PMOS 트랜지스터(28) 및 NMOS 트랜지스터(29)는 비트라인(201),(202)의 전위를 같은 전위, 즉, 전원전압의 중간전압레벨로 제어한다. 인버어터(30)는 제어신호(208)를 입력하고, OR 회로(31)는 제어신호(204),(205)를 입력한다.
클럭인버어터(32),(33)도 비트라인(201),(202)을 중간전압레벨로 제어한다. 클럭인버터(34),(35)는 데이터 기록시에 데이터 버스(206)의 데이터의 반전신호를 비트라인(201)에 출력한다. 클럭인버터(37)는 데이터 기록시에 데이터 버스(206)의 데이터의 반전신호를 비트라인(202)에 출력한다. 클럭인버어터(38)는 데이터의 판독시에 비트라인(201)의 데이터를 출력한다. 클럭인버어터(39)는 클럭인버어터(37),(38)의 출력 데이터를 데이터 버스(206)에 출력한다.
제5도는 클럭인버어터32),(33),(34),(35),(36),(37),(38),(39)를 나타낸 도면이며, 제6도는 그 클럭인버어터의 내부회로를 나타낸 회로도이다. 이 클럭인버어터에는 VDD(41) 및 VSS(42)가 각기 접속되고, 또한 데이터 입력(43) 및 클럭 입력(44)이 각기 입력되고, 데이터 출력(45)을 끌어내게 된다. 이 클럭인버어터는 PMOS트랜지스터(46),(47), NMOS트랜지스터(48),(49) 및 인버어터(50)로 구성되어서 도해한 바와 같이 접속되어 있다. 클럭 입력(44)이 저레벨(이하, L 레벨이라고 한다)의 경우에는 데이터 출력(45)이 하이 임피이던스(high impedance) 상태로 되고, 그리고 클럭 입력(44)이 고레벨(이하, H 레벨이라고 한다)인 경우에는 데이터 출력(45)이 데이터 입력(43)의 입력 데이터의 반전 데이터를 출력한다.
다음에, 상술한 실시예의 반도체 장치의 동작을 설명한다. 상술한 바와 같이 입출력 버퍼회로(12)는 판독동작 및 기록동작 까지도 고속동작모우드와 저속동작모우드의 두가지 형태의 동작모우드를 구비하고 있다.
따라서, 동작으로서는 고속의 판독, 고속의 기록, 저속의 판독 및 저속의 기록의 4 가지 형태가 있다. 제2도의 반도체 장치는 상술한 바와 같이 4 MHz와 32 kHz의 2 가지 발진회로(4),(5)를 내장하고 있으며, 그중의 어느 한쪽을 CPU 클럭(15)으로서 선택할 수 있는 트윈 클럭 마이콘(twine clock microcomputer)을 구성하고 있다. 그 클럭의 전환은 발진제어회로(7)에 내장되는 레지스터(7a)에 CPU(1)에 따라 “1”을 기록하던가 또는 “0”을 기록하던가에 따라서 제어된다. 따라서, RAM을 고속모우드로 액세스하는 경우에는 발진제어회로(7)에 따라 CPU 클럭(105)을 4 MHz에 미리 전환하여 두고, 그런 다음 RAM(14)의 어드레스를 선택함에 따라 액세스한다. 또, 저속모우드로 액세스를 하는 경우에도 마찬가지로 발진제어회로(7)에 따라 CPU 클럭(105)을 32 kHz으로 전환할 수 있다. 이와 같이 하여 RAM(14)을 액세스한다.
제7도는 고속 동작모우드의 판독동작을 나타낸 타이밍 도표이다. 도해한 바와 같이 CPU(1)에 따라 RAM의 어드레스가 선택되어서 부터 판독신호(104)가 H 레벨로 되기까지 제어신호(208)가 H 레벨로 되고, 그결과 비트라인(201),(202)의 전위가 중간 전압레벨으로 제어된다. 즉, 클럭인버어터(32),(33)의 입력 및 출력은 비트라인(201),(202)의 위에서 단락되어서 그 전위는 전원전압의 반분의 레벨에서 안정한다. 이때 클럭인버어터(32),(33)를 구성하고 있는 PMOS 트랜지스터(46),(47) 및 NMOS 트랜지스터(48),(49)의 4 개의 트랜지스터의 특성은 동일하다. 또 클럭인버어터(32),(33)을 구성하는 트랜지스터의 특성의 불균형이 있으면 쌍방의 비트라인(201),(202)의 중간레벨의 전위도 차이지기 때문에 PMOS 트랜지스터(28) 및 NMOS 트랜지스터(29)를 제어신호(208)에 따라 온(ON) 하여 쌍방의 비트라인(201),(202)의 전위를 같은 전위로 제어한다.
그런 다음, CPU(1)로 부터의 판독신호(104)에 동기하여 제어신호(208)가 L 레벨으로 되고, PMOS 트랜지스터(28), NMOS 트랜지스터(29) 및 클럭인버어터(32),(33)은 오프(Off)로 된다. 또 제어신호(204)가 동시에 H 레벨으로 되고 감지 증폭기(20) 및 클럭인버어터(37),(39)가 온으로 된다.
감지증폭기(20)는, PMOS 트랜지스터(23),(24)와 NMOS 트랜지스터(25),(26),(27)등으로 구성되었고, PMOS 트랜지스터(23)와 (24) 및 NMOS 트랜지스터(25),(26)는 각기 같은 값의 특성을 지니도록 동일 형상의 것으로 만들어져 있다. NMOS 트랜지스터(27)는 감지증폭기(20)의 동작 전류를 제어하는 것이며, 이 트랜지스터에 흐르는 전류값에 따라 감지증폭기(20)의 응답속도도 결정된다. 감지증폭기(20)의 동작은 최초에 NMOS 트랜지스터(25),(26)의 게이트에 관한 전위를 같은 전위로 하여 두고 PMOS 트랜지스터(23),(24) 및 NMOS 트랜지스터(25),(26)에 흐르는 전류를 같으게 하여 둔다. 그런다음 NMOS 트랜지스터(25),(26)의 게이트에 관한 전위가 변화함에 따라 PMOS 트랜지스터(23) 및 NMOS 트랜지스터(25)에 흐르는 전류값과 PMOS 트랜지스터(24) 및 NMOS 트랜지스터(26)에 흐르는 전류값이 바뀌어서 출력(207)의 전위가 결정된다. 즉 NMOS 트랜지스터(25)의 게이트 전위가 NMOS 트랜지스터(26)의 게이트 전위보다도 높을 경우에는 출력(207)으로 H 레벨이 출력되고, 그 반대의 경우에는 L 레벨이 출력된다.
본 실시예의 경우에는 제6도에 나타낸 바와 같이 비트라인(201),(202)의 트랜지스터(28),(29) 및 클럭인버어터(32),(33)의 동작에 따라 미리 중간전압레벨에서 같은 전위로 된다. 그런 다음 CPU(1)가 지정한 어드레스의 메모리 데이터가 비트라인(201)에 그 반전데이터가 비트라인(202)에 출력되어온다.
그 쌍방의 비트라인(201),(202)의 전위차를 감지 증폭기(20)가 감지하여 판독 데이터를 클럭인버어터(37),(39)를 개재하여 데이터버스(206)에 고속(4MHz)으로 출력한다. 또, 이 모우드에서는 제어신호(205)는 L 레벨으로 되고, 클럭인버어터(38)는 오프된다.
제7도는 저속 동작모우드의 판독동작을 나타내는 타이밍 도표이다. 이러한 모우드의 경우에는 제어신호(208),(204)가 항상 L 레벨으로 되어 있고, 감지증폭기(20) 및 비트라인(201),(202)을 중간 전압레벨으로 하는 회로 즉, 트랜지스터(28),(29) 및 클럭인버어터(32),(33)는 항상 오프상태로 되고 또 감지증폭기(20)도 항상 오프상태로 되어 있다. 이 때문에 이 모우드에서는 정상적으로 흐르는 전류경로는 없고 저소비 전력으로 된다. 이 모우드에 있어서의 판독은 제어신호(205)가 판독신호(104)에 동기하여 H 레벨으로 되고 클럭인버어터(38),(39)가 동작하여 이것들의 클럭인버어터를 개재하여 비트라인(201)의 전위가 저속(32kHz)으로 판독되어 데이터버스(206)에 송출된다.
다음에 데이터의 기록동작에 대하여 간단히 설명한다. RAM(14)으로의 데이터를 기록할때에는 제어신호(204),(205),(208)은 L 레벨이고, 그리고 CPU(1)로 부터 출력되는 기록신호(103)에 동기하여 제어신호(203)가 H 레벨으로 되어 그로 부터 클럭인버어터(34),(35),(36)가 동작하여 데이터 버스(206)의 신호가 클럭인버어터(34),(35)를 개재하여 비트라인(201)에 입력하고, 또 클럭인버어터(36)를 개재하여 반전신호가 비트라인(202)에 입력된다.
이와 같이 데이터의 기록은 할 수 있으나, 고속 모우드가 선택되어 있을때에는 고속 (4MHz)으로 기록 동작을 하게 되고, 저속 모우드가 선택될때에는 저속(32 kH)으로 기록동작을 하게 된다
상술한 바와 같이 저속 모우드에서 판독의 액세스를 할 경우에는 감지증폭기(20) 및 비트라인을 중간 전압 레벨에 제어하는 클럭인버어터를 구동하지 않도록 하였으므로 이것들의 소비전류를 없앨 수 있다.
여기에서 소비전력의 구체적 예를 검토하여 본다.
입출력버퍼회로(12)의 감지증폭기(20)에서 소비하는 전류를 100 mA이라 가정하고 고속 모우드에서는 1 초간에 RAM을 4 MHB의 클럭으로 1000 회 액세스하여 저속모우드에서 1 초간에 32 kHz의 클럭으로 1000 회 액세스한다고 한다. 4 MHz의 클럭으로 kM을 1 회 액세스하면 감지증폭기(20)의 온기간은 250 nsec, 2 kHz의 클럭의 경우에는 31 μ sec 이다. 따라서, 감지증폭기(20)를 오프시키는 모우드가 없는 종래의 회로에서는 감지증폭기(20)가 1 초간에 약 31.25 msec 동안 온하고, 소비전류는 약 3 mA으로 된다. 그런데, 상술한 실시예의 데이터 판독회로를 이용하였을 경우에는 저속 모우드(32 kHz)로 액세스하였을때에는 감지증폭기(20)가 구동하지 않기 때문에 1초간에 0.25 msec동안 밖에 온하지 않는다. 따라서 소비전류는 0.025 mA와 같이 종래의 회로에 비하여 극단히 소비전력을 억제할 수 있다.
그런데 저속 모우드는 시계 동작과 같은 저속한 데이터 처리의 경우에 적용하며, 그 경우에는 저주파 발진회로(4)로 전환함과 동시에 고주파 발진회로(5)의 발진을 오프시켜 저소비전력화한다. 연산 등의 고속의 데이터 처리가 필요한 경우에는 고속 모우드로 전환하여 발진회로(5)를 발진시켜서 사용한다. 예컨대 제9도에 나타내는 전자수첩과 같은 시스템에서는 시계기능과 같은 처리는 저속동작 모우드로 처리하여 데이터 처리나 계산기 기능에 대하여는 고속 동작 모우드로 처리함에 따라 저소비 전력화를 실현할 수 있다.
더우기, 상술한 실시예에 있어서는 RAM에 적용하였을 경우에 대하여 설명하였으나 각종의 메모리 (예컨대 ROM(15)), 부호해독기등에도 적용할 수 있고 또, 실시예의 각 회로는 한 실시예에 불과하며 본 발명의 목적의 범위내에서 여러가지로 변형할 수 있다.
이상과 같이 본 발명에 의하면 고속 클럭 및 저속클럭의 쌍방에 의한 데이터의 액세스를 할 수 있고, 또한 저속 클럭에 의한 데이터의 액세스시에는 저소비 전력화를 실현할 수 있다. 특히 본 발명을 고속 클럭 및 저속 클럭의 2 가지의 CPU 클럭을 지닌 트윈 클럭 마이크로 컴퓨우터 및 그것을 사용한 전자시스템 등에 응용하였을 경우에는 저소비 전력화라고 하는 관점에서 대단히 유효하다.

Claims (11)

  1. 메모리셀에 접속된 한쌍의 신호선 사이의 전위차를 검출하는 차동형 증폭기와, 상기 한쌍의 신호선의 각각의 전위를 중간전위로 제어하는 중간 전위제어회로와, 상기 차동형 증폭기의 출력신호를 송출하는 제 1 데이터 출력수단과, 상기 한쌍의 신호선중에서 어느 한쪽의 신호선의 신호를 송출하는 제 2 데이터 출력수단등을 지닌 버퍼회로와; 고속모우드가 제1 레지스터수단에 설정되고 또한 판독지령이 수신되는 경우, 상기 제 2 데이터 출력수단을 비구동 상태로 하고 중간 전위제어회로를 소정시간 구동한 다음에 상기 차동형 증폭기 및 상기 제 1 데이터 출력수단을 구동시켜서 상기 제1 데이터 출력수단이 상기 차동형 증폭기의 출력신호를 송출시키고, 저속모우드가 제1 레지스터 수단에 설정되고 또한 판독지령이 수신되는 경우, 상기 차동형 증폭기 및 제 1 데이터 출력수단을 비구동상태로 하고, 상기 제 2 데이터 출력수단을 구동상태로 하여 상기 한쌍의 신호선 중에서 어느 한쪽의 신호선의 신호를 송출시키는 모우드 신호를 제공하는 제1 레지스터 수단을 지니는 제어회로를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 입력신호를 한쌍의 신호선중에서 어느한쪽의 신호선에 입력하여 입력신호의 반전신호를 다른 편의 신호선에 입력하는 데이터 기록수단을 구비한 것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서, 상기 제어회로는, 메모리셀중의 하나에 입력신호를 기록하는 기록지령이 입력하는 경우, 차동형 증폭기, 중간 전위 제어회로, 제 1 데이터 출력수단 및 제 2 데이터 출력수단을 비구동상태로 하고 데이터 기록수단을 구동상태로 하는 것을 특징으로 하는 반도체장치.
  4. 제3항에 있어서, 한쌍의 신호선은 RAM의 비트라인 임을 특징으로 하는 반도체 장치 .
  5. 제1항에 있어서, 한쌍의 신호선은 ROM의 비트라인임을 특징으로 하는 반도체장치.
  6. 프로그램 명령을 기억하는 프로그램 명령기억 수단과, 상기 프로그램 명령 기억수단에 격납된 프로그램 명령에 따라서 데이터 처리를 하고, 제어신호를 출력하는 중앙연산처리 장치; 상기 중앙연산처리장치에 데이터를 제공하는 데이터 기억수단과; 상기 데이터 기억수단의 한쌍의 비트라인의 전위차를 검출하는 감지증폭기와 비트라인의 전위를 중간전위에 제어하는 중간전위 제어회로와, 상기 감지증폭기의 출력신호를 송출하는 제 1 데이터 출력수단과, 한쌍의 비트라인중에서 어느 한쪽의 비트라인의 신호를 송출하는 제 2 데이터 출력수단을 구비한 버퍼회로와; 고속모우드가 제1 레지스터 수단에 설정되고 또한 상기 한쌍의 비트선의 신호를 판독하는 판독지령이 수신되는 경우, 제 2 데이터 출력수단을 비구동상태로 하고 중간전위 제어회로를 소정시간 구동한 다음에, 상기 감지 증폭기 및 제 1 데이터 출력수단을 구동시켜서 상기 제1 데이터 출력수단이 상기 감지 증폭기의 출력신호를 송출시키고, 저속 모우드가 제1 레지스터 수단에 설정되고 또한 상기 판독지령이 수신되는 경우, 상기 감지 증폭기 및 제 1 데이터 출력수단을 비구동상태로 하고, 상기 제 2 데이터 출력수단을 구동상태로 하여 상기 한쌍의 비트라인의 어느 한편의 비트라인의 신호를 송출시키는 모우드신호를 제공하는 제1 레지스터 수단을 지니는 제어회로를 구비하고, 상기 프로그램 명령 기억수단, 상기 중앙연산처리장치, 상기 데이터 기억수단, 상기 버퍼회로 및 상기 제어회로를 단하나의 반도체기판위에 배설한 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 데이터 기억수단은, RAM을 구비하는 특징으로 하는 반도체 장치.
  8. 제6항에 있어서, 저주파 및 고주파로 된 2 종류의 주파수의 클럭신호를 수신하고, 이 클럭신호중의 하나를 상기 중앙연산처리장치를 구동하는 클럭신호로서 마련하는 클럭선택회로와; 고속모우드가 제2 레지스터 수단에 설정되어 있는 경우, 상기 클럭선택회로에 고주파의 클럭신호를 선택시키고, 저속모우드가 제2 레지스터 수단에 설정되어 있는 경우, 상기 클럭선택회로에 저주파의 클럭신호를 선택하게 하는 모우드 신호를 제공하는 제2 레지스터를 지니는 발진 제어회로를 더 구비한 것을 특징으로 하는 반도체 장치.
  9. 제6항에 있어서, 상기 데이터 기억수단은 ROM을 구비하는 것을 특징으로 하는 반도체 장치.
  10. 한쌍의 신호선 사이의 전위차를 검출하는 차동형 증폭기와, 한쌍의 신호선의 각각의 전위를 중간전위로 제어하는 중간 전위제어회로와, 상기 차동형 증폭기의 출력신호를 송출하는 제 1 데이터 출력수단과, 상기 한쌍의 신호선 중에서 어느 한쪽의 신호선의 신호를 송출하는 제 2 데이터 출력수단을 구비하는 버퍼회로와; 고속모우드가 제1 레지스터 수단에 설정되고 또한 상기 한쌍의 신호선의 신호를 판독하는 판독지령이 수신되는 경우, 제 2 데이터 출력수단을 비구동상태로 하고 중간 전위제어회로를 소정시간 구동한 다음에 상기 차동형 증폭기 및 제 1 데이터 출력수단을 구동시켜서 상기 제1 데이터 출력수단이 상기 차동형 증폭기의 출력신호를 송출시키고, 저속 모우드가 제1 레지스터 수단에 설정되고 또한 판독지령이 수신되는 경우, 차동형 증폭기 및 제 1 데이터 출력수단을 비구동상태로 하고 제 2 데이터 출력수단을 구동상태로 하여 한쌍의 신호선 중에서 어느 한쪽의 신호선의 신호를 송출시키는 모우드신호를 제공하는 제1 레지스터수단을 지니는 제어회로를 구비하였으며, 상기 저속모우드는 타이밍작동의 경우에 이용되고, 상기 고속모우드는 데이터처리 또는 연산의 경우에 이용되는 것을 특징으로 하는 반도체 장치를 지닌 전자기기.
  11. 프로그램 명령을 기억하는 프로그램 명령기억수단과; 상기 프로그램 명령 기억수단에 격납된 상기 프로그램 명령에 따라서 데이터 처리를 하고 제어신호를 출력하는 중앙 연산처리장치와; 상기 중앙연산처리장치에 출력데이터를 출력하는 데이터 기억수단과; 상기 데이터 기억수단의 한쌍의 비트라인의 전위차를 검출하는 감지증폭기와, 한쌍의 비트라인의 각각의 전위를 중간전위로 제어하는 중간 전위 제어회로와, 상기 감지증폭기의 출력신호를 송출하는 제 1 데이터 출력수단과, 한쌍의 비트라인 중의 어느 한쪽의 비트라인의 신호를 송출하는 제 2 데이터 출력수단을 구비한 버퍼회로와; 고속 모우드가 제1레지스터수단에 설정되고 또한 상기 한쌍의 비트라인의 신호를 판독하는 판독지령이 수신되는 경우에, 상기 제 2 데이터 출력수단을 비구동상태로 하여 중간 전위제어회로를 소정시간 구동한 다음에 상기 감지증폭기 및 제 1 데이터 출력수단을 구동시켜서 제1 데이터 출력수단이 상기 감지증폭기의 출력신호를 송출하게 하고, 저속모우드가 설정되고 또한 판독지령이 수신되는 경우에, 상기 감지 증폭기 및 상기 제 1 데이터 출력수단을 비구동상태로 하고 상기 제2 데이터 출력수단을 구동하여 한쌍의 신호선중에서 어느 한쪽의 신호선의 신호를 송출시키는 모우드신호를 제공하는 제1 레지스터 수단을 지니는 제어회로를 구비하였으며, 상기 프로그램 명령 기억수단, 중앙 연산처리장치, 데이터 기억수단, 버퍼회로 및 제어회로를 단 하나의 반도체 기판위에 배설되어 있고, 상기 저속모우드는 타이밍 작동의 경우에 이용되고, 상기 고속모우드는 데이터처리 또는 연산의 경우에 이용되는 것을 특징으로 하는 반도체 장치를 구비한 전자기기.
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