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BEREICH DER
ERFINDUNG
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Die vorliegende Erfindung bezieht
sich auf programmierbare logische Einrichtungen, deren Makrozellen
und deren Anschlüsse
an einen Schnittstellenbus einer Mikrosteuerung.
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HINTERGRUND
DER ERFINDUNG
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Programmierbare logische Einrichtungen (PLDs)
führen
logische Funktionen schnell an mehreren Eingangssignalen durch.
Wie in 1 gezeigt, auf
die nun Bezug genommen wird, empfängt eine Anordnung von PLDs,
die mit 12 gekennzeichnet ist, Eingangssignale über Eingangs-/Ausgangsblöcke 8. Die
Ergebnisse der logischen Funktionen sind als "Produktterme" bekannt und werden von der PLD-Anordnung 12 zu
einem oder mehreren Blöcken 8 ausgegeben,
von denen jeder eine Makrozelle 14 und eine Eingangs-/Ausgangseinheit 16 aufweist.
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Jede Makrozelle 14 weist
ein OR-Gatter (ODER-Gatter) 20, ein XOR-Gatter 21,
ein Flip-Flop 22 und einen Multiplexer 24 auf.
Das OR-Gatter 20 führt
OR-Operationen (ODER-Operationen)
an zumindest zwei Produkttermen vom "OR-PT"-Typ durch und das
XOR-Gatter 21 lässt
wahlweise durch oder invertiert den Ausgang des OR-Gatters 20.
Das Ergebnis wird dem Daten(D)-Eingang des Flip-Flops 22 zur Verfügung gestellt.
Andere Produkttermsignale, wie etwa die CLOCK-PT-, PRESET-PT- und CLEAR-PT-Produktterme,
steuern den Betrieb des Flip-Flops 22, wobei das CLOCK-PT
ein Taktsignal ist, das PRESET-PT den Flip-Flop 22 aktiviert
(stellt ein "1 "-Signal am Ausgang
zur Verfügung)
und CLEAR-PT den Flip-Flop 22 deaktiviert (stellt ein "0"-Signal am Ausgang zur Verfügung). Der
Ausgang des Flip-Flops 22 ist ein "registriertes" Signal und kann durch den Multiplex 24 für das Ausgangssignal der
Mikrozelle 14 ausgewählt
werden. Alternativ kann der Multiplexer 24 den Dateneingang
zum Flip-Flop 22, der ansonsten als ein "kombinatorisches" Signal bekannt ist,
auswählen.
Das registrierte Signal kann benötigt
werden, um anderen Produkttermsignale zu bestimmen und wird deshalb
der PLD-Anordnung 12 als ein "registriertes Rückkopplungssignal" zur Verfügung gestellt.
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Typischerweise wird das Ausgangssignal
der PLD-Anordnung 12 verwendet, um eine externe Einheit
zu steuern, wie etwa das Öffnen
oder Schließen eines
Schalters. Das Ausgangssignal wird deshalb der Eingangs-/Ausgangseinheit 16 zur
Verfügung
gestellt, die einen konfigurierbaren Puffer 26 und einen externen
Anschluss 28 aufweist, an den die externe Einheit angeschlossen
ist. Der Puffer 26 wird durch ein einen Eingang freigebendes
Produkttermsignal (OE-Produkttermsignal) konfiguriert, welches anzeigt,
falls der Puffer 26 als ein Ausgangspuffer zu funktionieren
hat, um ein Ausgangssignal zu steuern, oder als ein Eingangspuffer,
durch welchen Signale zu empfangen sind. In dem letzteren Fall wird
das Eingangssignal unmittelbar der PLD-Anordnung 12 zur
Verfügung
gestellt, um in der Tat die Makrozelle 14 zu umgehen.
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In den programmierbaren Systemeinrichtungen
(PSDs) von Waferscale Integration Inc. aus Fremont, Kalifornien,
USA, dem gemeinsamen Inhaber der vorliegenden Erfindung, und in
anderen Einrichtungen, wie etwa den MACH-Einrichtungen, hergestellt
durch American Microsystems Devices auch aus Kalifornien oder den
MAX-Einrichtungen von Altera auch aus Kalifornien. Die PLD-Anordnung 12 arbeitet
zum Teil als eine periphere Einrichtung eine Mikrosteuerung 10 und
im Ergebnis hat die Mikrosteuerung aus den Mikrozellen 14 auszulesen
und in diese hineinzuschreiben. Die Leseoperation sollte auftreten,
ohne das Ausgangssignal von der Makrozelle 14 zu beeinträchtigen.
Falls z. B. die PLD-Anordnung 12 eine Zähleinrichtung realisiert, kann
die Mikrosteuerung 10 es wünschen, entweder die Zähleinrichtung mit
einem neuen Wert zu laden oder den gegenwärtigen Wert der Zähleinrichtung
zu lesen.
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Jede Mikrosteuerung 10 liest
jedoch Daten, indem die Adresse platziert wird, um auf einem Adressbus 30 auszulesen
und auf die Peripherie zu warten, um die Daten 32 zu platzieren,
die auf einem Datenbus zu lesen sind. Ähnlich wird die Adresse, die hineinzuschreiben
ist, auf dem Adressbus 30 platziert und die zu schreibenden
Daten werden auf dem Datenbus 32 angeordnet. Ferner wird
das Signal zum Lesen oder Schreiben getrennt, wie durch das Signal 34 bzw. 36 angezeigt,
zur Verfügung
gestellt.
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Die Adresse und Daten enthalten N-
bzw. M-Bits, wobei N typischerweise sechzehn und M typischerweise
acht beträgt.
Folglich sind Busse 30 und 32 an N- und M-Eingangs-/Ausgangsblöcke angeschlossen,
die als ein einziger Block 40 bzw. 42 gezeigt
sind. Der Eingangs-/Ausgangsblock für die Lese- und Schreibsignale
ist mit 44 gekennzeichnet. Für die Adressbits und die Lese-
und Schreibsignale, die allesamt Eingangssignale sind, sind die
entsprechenden Puffer 26 als Eingangspuffer konfiguriert und
die Adressbits sind entlang der Eingangsleitungen der PLD-Anordnung 12 vorgesehen.
Die PLD-Anordnung 12 dekodiert die Adressbits, um zu bestimmen,
auf welche Makrozelle 14 zuzugreifen ist.
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Die Makrozelle 14, auf die
zugegriffen wird, muss entweder die Daten, die in ihrem Flip-Flop 22 gespeichert
sind, raus zu der PLD-Anordnung 12 zur Verfügung stellen
oder Daten davon empfangen. In Reaktion stellt die PLD-Anordnung 12 entweder
die Daten für
eine Makrozelle 14, die an einen Datenbus 32 angeschlossen
ist, zur Verfügung
oder empfängt Daten
davon.
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Für
eine Schreiboperation sind die Puffer 26 der Makrozelle,
die an den Datenbus 32 angeschlossen ist, als Eingangspuffer
konfiguriert und die Datenbits werden durch eine PLD-Anordnung 12 zu
der angesteuerten Makrozelle 14 hindurch gelassen. Um tatsächlich ein
Datenbit in den Flip-Flop 22 der zugegriffenen bzw. angesteuerten
Makrozelle 14 zu schreiben, stellt die PLD-Anordnung 12 entweder das
OR-PT-Signal ein, das in das Flip-Flop 22 durch das CLOCK-PT-Signal
getaktet wird, oder wählt
eines oder ein anderes der PRESET-PT- und CLEAR-PT-Signale abhängig von
dem Wert (1 oder 0), der einzuschreiben ist, aus.
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Für
Daten, die aus einer aufgerufenen Makrozelle 14 ausgelesen
sind, stellt die aufgerufene Makrozelle 14 zunächst die
Daten der PLD-Anordnung 12 über das Register-Rückkopplungssignal
zur Verfügung.
Die PLD-Anordnung 12 stellt dann die Datenbits als den
kombinatorischen Ausgang der Makrozellen 14, angeschlossen
an den Datenbus 32, zur Verfügung. Wie es bevorzugt wird, ändert sich
für die
Datenbits das Ausgangsfreigabesignal (OE-PT-Signal) der Makrozellen,
die an den Datenbus angeschlossen sind, und der angesteuerten bzw. aufgerufenen
Makrozellen, abhängig
davon, ob das Lese- (das heißt
Ausgang) oder Schreibsignal (das heißt Eingang) angegeben worden
ist.
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Es wird bevorzugt, dass mit einer
PLD-Anordnung aufgerufene Daten drei Gruppen von Makrozellen erfordern,
wobei eine Gruppe an den Adressbus angeschlossen ist, eine zweite
Gruppe die Makrozelle ist, auf die zugegriffen wird, und eine dritte Gruppe
an den Datenbus angeschlossen ist. Ferner hat die PLD-Anordnung 12 Daten
durch sich zweifach hindurch zu leiten, einmal von den Makrozellen, die
an den Adressbus angeschlossen sind, zu der aufgerufenen Makrozelle,
und einmal von der aufgerufenen Makrozelle zu den an den Datenbus
angeschlossenen Makrozellen.
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Es wird ferner bevorzugt, dass das
Hindurchleiten von Daten- und Adressinformationen durch die PLD-Anordnung 12 zusätzlich erfordert,
dass die Bussignale einer Standard-Zeitsteuerung bzw. -Taktung folgen.
Die 2, auf die nun kurz
Bezug genommen wird, stellt die Taktung bzw. zeitliche Steuerung
eines einzelnen Lese/Schreibzyklus dar. Die Mikrosteuerung beginnt
mit dem Ansteuern des Adressbusses mit einer Adresse 50,
wie in einem Graph A dargestellt. Die Adresse wird üblicherweise durch
eine externe Einheit (nicht gezeigt) dekodiert und ein ausgewähltes Signal
wird für
die ausgesuchte Peripherie, wie etwa das PLD 12, erzeugt.
Die Peripherie wartet dann auf die nächste Phase des Buszyklus,
wenn die Mikrosteuerung entweder das Lese- oder das Schreibsignal
angibt, wie es im Graph B angezeigt wird.
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In einem Lesezyklus antwortet die
Peripherie, indem der Datenzyklus mit der erforderlichen Information,
gekennzeichnet mit 52, angesteuert wird, und die Mikrosteuerung 10 hält die Daten
bzw. speichert die Daten zwischen bei einer ansteigenden Flanke 54 des
Lesesignals. In einem Schreibzyklus stellt die Mikrosteuerung Daten 52 zur
Verfügung
und die Peripherie hält
bzw. zwischenspeichert Daten 52 an der ansteigenden Flanke 54 des
Schreibpulses.
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Es wird bevorzugt, dass Durchgangs-
bzw. Überlaufzustände zwischen
den Daten und den Lese-/Schreibsignalen auf Grund von Verletzungen
des Busaufbaus bzw. der Buseinstellung und des zeitlichen Haltens
bzw. Zwischenspeicherns auftreten können, welche auftreten, weil
die PLD 12 in sich Verzögerungen
hat. Weil darüber
hinaus die PLD 12 jedes Mal, wenn sie ein Signal empfängt, hoch
fährt, wird
die Tatsache, dass die Adress- und Datenbusse an die PLD 12 angeschlossen
sind, jede Änderung
in dem Bus dazu bringen, einen Hochfahr-/Herunterfahrzyklus der
PLD 12 zu triggern bzw. zu steuern. Dieses fortgesetzte
Durchlaufen trägt
zum Leistungsverbrauch bei.
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Das Leiten der Adress- und Datenbusdaten zu
den Makrozellen verwendet noch weiterhin die kritischen PRESET-,
CLEAR-, CLOCK- und OR-Produktterme, was es schwierig macht, die
verbleibenden logischen Funktionen zu verwirklichen, die die PLD-Anordnung
durchführen
muss, ungeachtet der Zeit, die erforderlich ist, um die logischen
Funktionen zu entwickeln, die den Adress- und Datenbussignalen entsprechen
bzw. antworten.
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Die
US
5,386,155 offenbart eine Vorrichtung und ein Verfahren
für einen
ausgewählten
Polaritäts- und
Ausgangstyp in einer programmierbaren logischen Einrichtung. Ein
konfigurierbarer Funktionsblock wird vorgesehen, der wie eine programmierbare
logische Einrichtung programmierbar ist. Wenn der konfigurierbare
Funktionsblock konfiguriert ist, um in einem logischen Modus zu
arbeiten, arbeitet eine flüchtige
logische Anordnung als höchst
funktionsfähige
programmierbare Logik. Steuersignale werden innerhalb der flüchtigen
Logikanordnung erzeugt und dienen als Steuersignale für Makrozellen.
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Die
US
5,231,312 offenbart eine integrierte logische Schaltung
mit flexibel arbeitenden Eingangs-/Ausgangsmakrozellen. Eine Makrozelle
für eine
integrierte Schaltungspackung setzt einen Multiplexer ein, um den
Dateneingang eines Speicherregisters einer Makrozelle oder einen
Flip-Flop auszuwählen.
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Die
US
5,220,214 beschreibt eine registrierte logische Makrozelle
mit Produkttermzuweisung und benachbarter Produkttermwegnahme. In
der Makrozelle können
Produktterme zu der Registerlogik gesteuert werden, ohne die Verwendung
einer OR-Funktion zu opfern. Programmierbare Konfigurationsschalter
können
individuelle Eingangsproduktterme zu sekundären Eingängen zu dem Register richten.
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S. E. Wahlstrom et al., "An 11 000-Fuse Electrically
Erasable Programmable Logic Device (EEPLD) with an Extended Macrocell", IEEE Journal of
Solid-State Circuits, 23 (1988), Nr. 4, Seiten 916-922, offenbart
eine programmierbare AND-Anordnung,
an welche eine Anzahl von I/O-Logikmakrozellen angeschlossen sind.
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Sicherungen bzw. Schmelzsicherungen
werden in der logischen Anordnung und in der Eingangs-/Ausgangsmakrozelle
(I/O-Makrozelle) verwendet.
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Es ist die Aufgabe der Erfindung,
eine Schaltung und eine entsprechende Datenbusmakrozelle zur Verfügung zu
stellen, die die genaue Steuerung der Taktung bzw. zeitlichen Steuerung
der Bussignale ermöglichen
und die den Leistungsverbrauch verringern.
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Diese Aufgaben werden durch die Erfindung, wie
sie in den unabhängigen
Ansprüchen
beansprucht wird, gelöst.
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Bevorzugte Ausführungsformen der Erfindung
werden in den abhängigen
Ansprüchen
definiert.
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Gemäß der Erfindung gibt es für Busoperationen
zu und von den Makrozellen keine Notwendigkeit, Signale von der
angesteuerten Makrozelle durch die programmierbare Logikeinrichtung
(PLD) hindurch zu leiten. Statt dessen können der Datenbus und Lese-/Schreibsignale
unmittelbar an die aufgerufenen Makrozellen angeschlossen werden
und der Adressbus kann unmittelbar an die PLD-Anordnung angeschlossen
werden.
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In Übereinstimmung mit einer bevorzugten Ausführungsform
der vorliegenden Erfindung wird deshalb eine auf einer PLD basierende
Schaltung zur Verfügung
gestellt, die an eine Mikrosteuerung anschließbar ist, einen Adressbus,
einen Datenbus, eine Leseleitung und eine Schreibleitung hat. Die Schaltung
enthält
die PLD-Anordnung; zumindest einen Eingangsanschluss, der an die
PLD-Anordnung angeschlossen ist und der an den Adressbus und an zumindest
eine Datenbusmakrozelle anschließbar ist. Die Datenbusmakrozelle
ist an die PLD-Anordnung und an eine externe Einheit angeschlossen
und ist an den Datenbus, die Leseleitung und die Schreibleitung
anschließbar.
Auf die Datenbusmakrozelle kann unmittelbar durch den Datenbus zugegriffen
werden.
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Es wird gemäß einer bevorzugten Ausführungsform
der vorliegenden Erfindung auch eine auf einer PLD basierende Schaltung
zur Verfügung
gestellt, die an eine Mikrosteuerung anschließbar ist, welche einen Adressbus,
einen Datenbus, eine Leseleitung und eine Schreibleitung hat. Die
Schaltung enthält
die PLD-Anordnung,
zumindest einen Eingangsanschluss, der an die PLD-Anordnung anschließbar ist
und an den Adressbus und zumindest eine Datenbusmakrozelle angeschlossen
ist. Die Datenbusmakrozelle ist an die PLD-Anordnung und an eine
externe Einheit angeschlossen und ist unmittelbar an den Datenbus,
die Leseleitung und die Schreibleitung angeschlossen. Auf die Datenbusmakrozelle
kann unmittelbar durch den Datenbus zugegriffen werden. Die Datenbusmakrozelle
enthält
einen Dateneingabe-Flip-Flop, der zumindest einen Dateneingabe-Eingangsport
und einen Ausgangsport zum Speichern eines Datenbits in sich, einen Ausgangspuffer,
der an den Ausgangsport des Dateneingabe-Flip-Flops angeschlossen
ist, eine Datenleitung, die an den Datenbus anschließbar ist,
und an den Dateneingabe-Eingangsport
und den Ausgangpuffer und Lesemittel und Schreibmittel angeschlossen
ist, hat. Die Lesemittel sind an eine Auswählleitung angeschlossen, die
aktiv ist, wenn die Datenbusmakrozelle durch die Mikrosteuerung adressiert
bzw. angesteuert wird, und an die Leseleitung zum Aktivieren des
Ausgangspuffers angeschlossen ist, um das Datenbit für den Datenbus
zur Verfügung
zu stellen. Die Schreibmittel sind an die Auswählleitung und die Schreibleitung
angeschlossen, um den Dateneingabe-Flip-Flop zu aktivieren, um ein
Datenbit zu speichern, das an dem Datenbus zur Verfügung gestellt
wird.
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Gemäß einer weiteren bevorzugten
Ausführungsform
der vorliegenden Erfindung wird auch eine auf einer PLD basierende
Schaltung zur Verfügung gestellt,
die an eine Mikrosteuerung anschließbar ist. Die Schaltung enthält die PLD-Anordnung,
zumindest einen Eingangsanschluss, der unmittelbar an die PLD-Anordnung
ange schlossen ist und an den Adressbus anschließbar ist, zumindest eine Makrozelle,
die an die PLD-Anordnung mit ihrem entsprechenden Eingangs-/Ausgangsanschluss
und zumindest eine Datenbusmakrozelle angeschlossen ist. Die Datenbusmakrozelle
ist an die PLD-Anordnung angeschlossen und hat einen Eingangs/Ausgangsanschluss,
zwei Eingangsanschlüsse
und einen Ausgangsanschluss, die damit verknüpft sind. Der Eingangs-/Ausgangsanschluss
ist an den Datenbus anschließbar,
wobei die Eingangsanschlüsse
an die Lese- und Schreibleitungen anschließbar sind, und der Ausgangsanschluss
ist an die Außenwelt
anschließbar.
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Zusätzlich enthält gemäß einer bevorzugten Ausführungsform
der vorliegenden Erfindung die Datenbusmakrozelle einen Dateneingangs-Flip-Flop,
einen Ausgangspuffer, eine Datenleitung, eine Leseeinheit und eine
Schreibeinheit. Der Dateneingangs-Flip-Flop hat zumindest einen
Dateneingangs-Eingangsport und einen Ausgangsport, um ein Datenbit
darin zu speichern. Der Ausgangspuffer ist an den Ausgangsport des
Dateneingangs-Flip-Flops angeschlossen. Die Datenleitung ist an
den Datenbus anschließbar
und ist an den Dateneingangs-Eingangsport und den Ausgangspuffer angeschlossen.
Die Leseeinheit ist an eine Auswählleitung
angeschlossen, die aktiv ist, wenn die Datenbusmakrozelle durch
die Mikrosteuerung adressiert bzw. angesteuert wird, und ist an
die Leseleitung angeschlossen. Die Leseeinheit aktiviert den Ausgangspuffer,
um das Datenbit für
den Datenbus zur Verfügung
zu stellen. Die Schreibeinheit ist an die Auswählleitung und an die Schreibleitung
angeschlossen und aktiviert den Dateneingangs-Flip-Flop, um ein
Datenbit zu speichern, das an dem Datenbus zur Verfügung gestellt
wird.
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KURZE BESCHREIBUNG
DER DARSTELLUNGEN
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Die vorliegende Erfindung wird aus
der folgenden detaillierten Beschreibung, die in Verbindung mit
den Darstellungen zu lesen ist, vollständiger zu verstehen und zu
erkennen sein, in welchen:
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1 eine
Darstellung eines Schaltungsdiagramms nach dem Stand der Technik
von einer PLD und einer Makrozellenanordnung ist, die mit einer
Mikrosteuerung über
Daten- und Adressbusse kommunizieren;
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2 ist
ein Taktungs- bzw. Zeitsteuerungsdiagramm eines Datenlese-/-schreibzyklus nach
dem Stand der Technik;
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3 ist
eine Darstellung eines Schaltungsdiagramms einer PLD- und Makrozellenanordnung, die
mit einer Mikrosteuerung über
Daten- und Adressbusse kommuniziert, die gemäß einer bevorzugten Ausführungsform
der vorliegenden Erfindung aufgebaut und betreibbar ist; und
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4 ist
eine Darstellung eines Schaltungsdiagramms eines Dateneingangs-Flip-Flops, der bei der
Schaltung nach 3 nützlich ist.
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DETAILLIERTE
BESCHREIBUNG EINER BEVORZUGTEN AUSFÜHRUNGSFORM
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Es wird nun Bezug auf 3 genommen, welche eine
programmierbare Logikeinrichtung (PLD) und eine Makrozellenanordnung
darstellt, die einen unmittelbaren Zugriff zwischen der Makrozelle und
dem Datenbus und zwischen dem Adressbus und der PLD-Anordnung zum
Zwecke des Lesens aus spezifischen Makrozellen und des Schreibens
in diese zur Verfügung
stellt. Bestandteile von 3, die ähnlich bzw.
gleich zu jenen nach 1 sind,
tragen gleiche Bezugsziffern.
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Wie in dem Stand der Technik kommuniziert die
PLD-Anordnung 12 mit der Außenwelt indirekt (das heißt über Makrozellen 14 und
Eingabe-/Ausgabeeinheiten 16). Zusätzlich ist gemäß einer
bevorzugten Ausführungsform
der vorliegenden Erfindung der Adressbus 30 direkt an die
PLD-Anordnung 12 angeschlossen (eher als über eine
Makrozelle) und der Datenbus 32 kommuniziert direkt mit
der Makrozelle, die Daten speichert, die von Interesse sind. Dies
verringert die Anzahl von Makrozellen merklich, die der Interaktion
mit den Adress- und Datenbussen gewidmet sind.
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Insbesondere ist der Adressbus 30 direkt
an N-Anschlüsse 60 (zur
Verdeutlichung als ein einziger Block gezeigt) angeschlossen, wobei
N die Anzahl von Bits in jeder Adresse ist, und Anschlüsse 60 sind direkt
an die PLD-Anordnung 12 angeschlossen, eher als über eine
Makrozelle angeschlossen zu sein. Ferner sind ein Datenbus 32 und
Lese- und Schreibleitungen 34 bzw. 36 unmittelbar
an mehrere Datenbusmakrozellen 64 (nur eine ist gezeigt)
angeschlossen, die jeweils Daten speichern, die von Interesse sind.
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Es wird bevorzugt, dass die Kommunikation über eine
PLD-Anordnung 12 in der vorliegenden Erfindung eine PLD-Anordnung 12 einmal
verwendet, um die Adressbits zu dekodieren, welche der Adressbus 30 unmittelbar
für sie
zur Verfügung
stellt, und von dem Dekodieren, um ein SELECT-PT-Signal von der
relevanten Datenbusmakrozelle 64 zu aktivieren, auf deren
Daten zugegriffen werden soll.
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Die Datenbusmakrozelle 64 weist
auf ein OR-Gatter 20, ein XOR-Gatter 21 und einen
Multiplexer 24, wie im Stand der Technik, ein Dateneingangs-Flip-Flop 70,
einen Eingabe-/Ausgabepuffer 72 und AND-Gatter 74 und 76.
Das Dateneingangs-Flip-Flop 70 hat
den Standardausgang Q und die Standardeingänge: CL, an welchem das CLOCK-PT-Signal
angeschlossen ist, C, an welchem das CLEAR-PT-Signal angeschlossen ist, D, an welchem der
Ausgang des OR-Gatters angeschlossen ist, und P, an welchem das
PRESET-PT-Signal angeschlossen ist. Zusätzlich hat gemäß einer
bevorzugten Ausführungsform
der vorliegenden Erfindung der Dateneingangs-Flip-Flop 70 zwei
Eingänge
zum Laden (L) und Dateneingabe (DI). Der Ladeeingang zeigt dem Dateneingangs-Flip-Flop 70 an,
den Wert zu laden, der an dem Dateneingabeeingang zur Verfügung gestellt
ist.
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Der Ladeeingang ist an den Ausgang
des AND-Gatters 74 angeschlossen, welches die SELECT-PT-Leitung
(erzeugt durch die PLD-Anordnung 12 in Reaktion auf eine
Adresse am Adressbus 30) und die Schreibleitung 36 empfängt. Folglich
ist das LOAD-Signal aktiviert, wenn die Mikrosteuerung 10 die
Schreibleitung 36 aktiviert, und wählt die gegenwärtige Datenbusmakrozelle 64.
Der Dateneingabeeingang wird an einen Anschluss 62 angeschlossen, der
an den Datenbus 32 angeschlossen ist. Wenn folglich das
LOAD-Signal aktiviert wird, veranlasst es den Dateneingabe-Flip-Flop 70 dazu,
das relevante Datenbit vom Datenbus 32 zu laden.
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Das AND-Gatter 76 empfängt die
Leseleitung 34 und die SELECT-PT-Leitung und erzeugt ein Ausgangsfreigabe(OE)-Signal,
welches dem Puffer 72 zur Verfügung gestellt wird. Wenn folglich
die SELECT-PT aktiv ist (weil die momentane Datenbusmakrozelle 64 ausgewählt worden
ist) und die Leseleitung 34 aktiviert ist, wird der Puffer 72 ein
Ausgabepuffer sein. Weil der Puffer 72 am Eingang an das Ausgangssignal
des Dateneingabe-Flip-Flops 70 und am Ausgang an den Anschluss 62,
der an den Datenbus 32 angeschlossen ist, wenn aktiviert
ist, angeschlossen ist, stellt der Puffer 72 das Ausgangssignal des
Dateneingangs-Flip-Flops 70 der Mikrosteuerung 10 zur
Verfügung.
Ansonsten wird der Puffer 72 inaktiv sein.
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Es wird bevorzugt bzw. erkannt, dass
die Datenbusmakrozelle 64 die Mikrosteuerung 10 befähigt, unmittelbar
auf Informationen in dem Dateneingangs-Flip-Flop 70 zuzugreifen.
Folglich kann die Taktung bzw. zeitliche Steuerung der Antwort auf
das Adresssignal (das heißt
Anordnung der Daten am Datenbus 32) genauer gesteuert werden.
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Die 4,
auf die nun kurz Bezug genommen wird, stellt die Bestandteile des
Dateneingangs-Flip-Flops 70 dar. Das Flip-Flop 70 weist
einen Standard-D-Flip-Flop 80,
zwei Multiplexer 82 und 84 und einen Inverter 86 auf.
Das D-Flip-Flop 80 empfängt
den Ausgang des OR-Gatters 20 und des XOR-Gatters 21 an
seinem D-Eingang und das CLOCK-PT-Signal an seinem CK-Eingang. Wie
bei allen Flip-Flops
wird der Ausgang an dem Q-Ausgangsport zur Verfügung gestellt.
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Der Multiplexer 82 ist an
den Voreinstellungs(P)-Eingang des D-Flip-Flops 80 angeschlossen
und der Multiplexer 84 ist an den Lösch(C)-Eingang des D-Flip-Flops 80 angeschlossen.
Der Multiplex 82 empfängt
das PRESET-PT-Signal und das DI-Signal (das heißt das Datenbussignal) und
wählt zwischen
ihnen gemäß dem LOAD-Signal
L aus. Der Multiplexer 84 empfängt die CLEAR-PT und das Inverse
des DI-Signals, zur Verfügung
gestellt durch den Inverter 86, und wählt zwischen diesen gemäß dem LOAD-Signal
aus. Wenn folglich das LORD-Signal nicht aktiv ist, stellt der Multiplexer 82 das
PRESET-PT-Signal zur Verfügung
und der Multiplexer 84 stellt das CLEAR-PT-Signal für den D-Flip-Flop 80 zur
Verfügung.
Wenn jedoch das LOAD-Signal aktiv ist, stellen die Multiplexer 82 und 84 das
Datenbussignal und sein Inverses für den Voreinstellungs- bzw. Löscheingang
zur Verfügung.
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Es wird von den Fachleuten im Stand
der Technik erkannt, dass die vorliegende Erfindung nicht auf das
beschränkt
ist, was hier oben insbesondere gezeigt und beschrieben worden ist.
Der Bereich der vorliegenden Erfindung wird eher nur durch die Ansprüche bestimmt,
wie folgt: