JPH01194198A - 半導体メモリ用冗長回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体集積回路メモリにおける冗長回路、特
に冗長回路をロウ冗長回路としてもコラム冗長回路とし
てもいずれにも切換えて使用することができる半導体メ
モリ用冗長回路に関するものである。

［従来の技術］ 第２図は例えば従来のメモリ用冗長回路のブロック図で
ある。図において１はアドレス入力端子てｌ−１〜１−
ＮのＮ個のアドレス入力端子を含む。

２はアドレスバッファで２−１〜２−Ｎのバッファ増巾
器を有し、各バッファ増巾器は入力信号に対して正及び
相補の信号を出力することができる。５はロウ冗長イネ
ーブル信号発生器、６はコラム冗長イネーブル信号発生
器である。８はロウ冗長アレイ回路で内部に冗長ワード
線駆動信号器８−１１信号入力端子８−２、ロウ冗長選
択線８−３、メモリアレイ８−４を含む。９はコラム冗
長アレイ回路で内部にコラム冗長選択器９−１１信号入
力端子９−２、コラム冗長選択線９−３　、ＦＥＴ対９
−４、コラム冗長ビット線対９−５、メモリアレイ９−
６を含む。１３はメモリ素子、１４はメモリデータバス
線、１５はロウ冗長デコード回路部で内部にロウ冗長デ
コード回路１５−１〜１５−Ｎ、アンド回路１５−０を
含む。１８はコラム冗長デコード回路部で内部にコラム
冗長デコード回路１６−１〜１　Ｂ−Ｎ、アンド回路１
６−０を含む。

次に第２図の回路の動作について説明をする。

先ず冗長回路について説明すると、例えばメモリのよう
に１つの集積回路チップ中に含まれる素子数が巨大化す
るにつれて、その一部に欠陥が生じる可能性も増大する
。冗長回路はこの部分的な欠陥を救済する目的で考えら
れたのである。例えばメモリ配列中に欠陥のロウ（行）
またはコラム（列）あるいはメモリセルが存在した場合
、冗長（スペア）のロウまたはコラムを何本か用意して
おき、欠陥部分に相当するアドレス信号が入力されたと
き、代りに冗長のロウまたはコラムを選択することによ
って欠陥を含みながらも良品のメモリーとして使用する
ことができる。そしてこの欠陥のあるロウまたはコラム
の特定アドレスをデコード回路等に物理的に記憶させ冗
長回路を駆動可能とすることを一般に冗長回路を活性化
すると称し、冗長回路に切換前に使用されていた欠陥の
あるロウのロウ選択線またはコラムのコラム選択線を選
択禁止として使用できないようにすることを不活性化す
ると称する。また大容量メモリ例えばダイナミックメモ
リ等では、アドレス信号を入力する入力端子数を制限す
るため、ロウアドレス信号とコラムアドレス信号を共通
の入力端子から時分割により入力する多重アドレス方式
が採用されてｔ）る。第２図においても、この多重アド
レス方式における冗長回路のブロック図を示している。

最初にＮビットよりなるロウアドレス信号がアドレス入
力端子１を介してアドレスバッファ２に入力される。ア
ドレスバッファ２は内蔵するバッファ増巾器２−１〜２
−Ｎにより入力信号をそれぞれ増巾し、入力信号に対し
て正の出力信号Ａ　　−Ａ　Ｎと相補の出力信号Ａ　　
−Ａ　Ｎを得る。アドレスバッファ２からの出力信号は
ロウ冗長デコード回路部１５とコラム冗長デコード回路
部１６に並列に供給される。

即ちバッファ増巾器２−１〜２−Ｎからの出力信号Ａ１
、Ａ　　−Ａ　　、Ａ　　はそれぞれ対応するロウＮＮ 冗長デコード回路１５−１〜１５−Ｎとコラム冗長デコ
ード１６−１〜１Ｂ−Ｎにそれぞれ入力される。ロウ冗
長デコード回路部１５及びコラム冗長デコード回路部１
６は共に入力アドレス端子に欠陥部分に相当する特定の
ロウアドレス信号もしくはコラムアドレス信号が人力さ
れたときは、この信号をデコードして冗長回路を駆動る
すための出力信号を発生する機能を有する。このためロ
ウ冗長デコード回路１５−１〜１５−Ｎ及びコラム冗長
デコード回路１６−１〜ＩＧＮは次の方法により欠陥部
分に相当するロウアドレス及びコラムアドレスを記憶し
ている。例え（ｆ各デコード回路はヒユーズによって形
成されるデコードスイッチを内蔵しており、入力される
正信号Ａ　と相補信号Ａ、のうちいずれかで活性化する
か否かを選択決定し、所要のヒユーズを切断することに
よって欠陥部分に相当するロウアドレス及びコラムアド
レスを記憶する。またロウ冗長イネーブル信号発生器５
及びコラム冗長イネーブル信号発生器６も一般にヒユー
ズにより形成される活性化スイッチを内蔵している。従
ってこの内蔵されるヒユーズを切断することによりロウ
冗長イネーブル信号発生器５及びコラム冗長イネーブル
信号発生器６の活性化がなされる。さらにメモリ配列中
に欠陥のあるロウまたはコラムは冗長ロウアレイ回路８
または冗長コラムアレイ回路９に切換えられるため、冗
長回路に切換前に使用されて（Ａた特定ロウのロウ選択
線または特定コラムのコラム選択線は不活性化され、選
択が禁止されて０る。

いまロウアドレス信号が入力端子１に入力されたとき、
図示はされていないタイミング同期回路からのロウ同期
信号によりロウ冗長イネーブル信号発生器５は冗長ロウ
イネーブル信号を発生し、総てのロウ冗長デコード回路
１５−１〜１５−Ｎに供給している。各ロウ冗長デコー
ド回路１５−１は入力される正信号Ａ１、相補信号Ａ１
及びロウ冗長イネーブ小信号とにより、活性化され記憶
しているデータと入力されたアドレスデータが一致した
ときに、１アドレス分のデコード出力信号ＢＲ１を発生
する。

ロウ冗長デコード回路１５−１〜１５−Ｎから一致信号
として出力されるＢＲ１〜ＢＲＮはアンド回路１５−０
に入力され、論理積演算が行われる。従ってアンド回路
１５−０は総ての入力端子に一致信号ＢＲ工〜ＢＲＮが
入力されたときのみ出力信号を発生し、ロウ冗長アレイ
回路８に内蔵される冗長ワード線駆動信号器８−１に供
給する。即ちメモリの欠陥部分に相当する特定のロウア
ドレス信号が入力されたときに、ロウ冗長デコード回路
部１５は出力信号を発生し、冗長ワード線駆動信号器８
−１に供給することになる。冗長ワード線駆動信号器１
１１−１はアンド回路１５−０からの入力信号と、入力
端子８−２を介して入力されるワード線駆動信号とによ
りロウ冗長選択線８−３に冗長ワード線駆動信号を出力
する。ロウ冗長イネーブル信号発生器５が冗長イネーブ
ル信号を発生している時間帯においては、タイミング同
期回路はコラム同期信号をコラム冗長イネーブル信号発
生器６に供給していない。従ってコラム冗長イネーブル
信号発生器６はコラム冗長イネーブル信号を出力しない
ので、コラム冗長デコード回路部１６からの出力信号は
発生されない。

多重アドレス方式においてアドレス入力端子１にロウア
ドレス信号が入力後、一定時間経過して同じアドレス入
力端子１からコラムアドレス信号か入力される。即ちＮ
ビットよりなるコラムアドレス信号はアドレス入力端子
１を介してアドレスバッファ２に入力される。アドレス
バッファ２は内蔵するバッファ増巾器２−１〜２−Ｎに
より入力信号をそれぞれ増巾し、入力信号に対して正の
出力信号Ａ　　−Ａ　　と相補の出力Ａ　　−ＡＮを出
力しＩＮ　　　　　　　　　　　　　　　１０つ冗長デ
コード回路部１５とコラム冗長デコード回路部１６に並
列に供給する。またコラム冗長イネーブル信号発生器６
はタイミング同期回路よりコラム同期信号が供給される
ので、コラム冗長イネーブル信号を発生し、総てのコラ
ム冗長デコード回路１６−１〜１６Ｎに供給している。

この時間帯においてはロウ同期信号は発生されず、従っ
てロウ冗長イネーブル信号も発生されないのでロウ冗長
デコード回路部１５からの出力信号は存在しない。各コ
ラム冗長デコード回路１６ｉは入力される正信号Ａ０、
相補信号Ａ、及びコラム冗長イネーブル信号とにより、
活性化され記憶しているデータと入力されたアドレスデ
ータが一致したとき、１アドレス分のデコーダ出力信号
Ｂ。１を発生する。コラムデコード回路１６−１〜１６
−Ｎから一致信号として出力されるＢ。１〜ＢＣＮはア
ンド回路１６−０に入力さ・れ、論理積演算が行われる
。従ってアンド回路１６−０は総ての入力端子に一致信
号Ｂ。１〜ＢＣＮが入力されたときのみ出力信号を発生
し、コラム冗長アレイ回路９に内蔵されるコラム冗長選
択器９−１に供給する。即ちメモリの欠陥部分に相当す
る特定のコラムアドレス信号が入力されたときにコラム
冗長デコード回路部１６は出力信号を発生し、コラム冗
長選択器９−１に供給することになる。コラム冗長選択
器９−１はアンド回路１６−０からの入力信号と入力端
子９−２を介して入力されるコラムデコードイネーブル
信号とによりコラム冗長選択線９−３にコラム冗長選択
信号を出力する。コラム冗長選択線９−３は対応するＦ
ＥＴ対９−４のゲートに接続されているので、このゲー
トに印加されるコラム冗長選択信号によりソースとドレ
インは導通する。その結果コラム冗長ピッド線対９−５
はＰＥＴ対９−４を介してメモリデータバス線１４に接
続される。いまロウ冗長選択線８−３とコラム冗長ビッ
ト線対９−５は共に駆動状態にあり、メモリ１３にはこ
の両方の信号線が接続されているため、メモリ１３に記
憶されていた情報はメモリデータバス線１４の正信号側
に読出すことができる。また逆にメモリデータバス線１
４上の情報をメモリ１３に書込むこともできる。

なお上記説明においては理解を容易にするため、メモリ
１３をロウ冗長選択線８−３とコラム冗長ピッ°ト線対
９−５の交点位置に配置して説明を行ったが、当然ロウ
冗長選択線８−３と正常なコラムビット線対とのアレイ
状交点位置のメモリアレイ８−４、及びコラム冗長ビッ
ト線対９−５と正常なロウ選択線とのアレイ状交点位置
のメモリアレイ９−６からの情報の読出しと、情報の書
込みも可能となっている。

またこの例においてはメモリ配列中に欠陥のあるロウ及
びコラムは各−本として、ロウ冗長デコード回路部１５
とロウ冗長アレイ回路８及びコラム冗長デコード回路部
１６とコラム冗長アレイ回路９を各１個の例を示した。

もし欠陥のあるロウがｍ本、欠陥のあるコラムがｎ本存
在する場合には、ロウ冗長デコード回路部１５とロウ冗
長アレイ回路８がｍ個と、コラム冗長デコード回路部１
６とコラム冗長アレイ回路９かｎ個それぞれ並列的に必
要となる。

［発明が解決しようとする課題］ 上記のような従来の半導体メモリ用冗長回路において、
メモリ配列中の欠陥に対する救済率を向上させるため、
ロウ及びコラムの冗長本数を増加させると、必然的にロ
ウデコード回路とコラムデコード回路の占有面積か増大
し、チップサイズの増加を招き好ましくない。またチッ
プサイズを制限すれば救済効率が低下することになる。

さらにチップ内に固定数の冗長ロウ回路及び冗長コラム
回路を設けた場合に、チップの欠陥がロウもしくはコラ
ムのいずれか一方に片寄って発生したときは、冗長回路
を有効に使用して救済ができないという問題点があった
。

この発明はかかる問題点を解決するためになされたもの
で、冗長本数の増大によるチップサイズの増加を防ぎ、
且つ欠陥発生モードの変動に対処できる冗長回路を提供
することを目的とする。

［課題を解決するための手段］ この発明に係る半導体メモリ用冗長回路は、半導体チッ
プ内で占有面積の最も大きい冗長デコード回路をロウ冗
長アレイ回路もしくはコラム冗長アレイ回路のいずれに
も切換えて使用できるスイッチ手段と、同時に冗長イネ
ーブル信号をロウもしくはコラムのいずれにも切換えて
供給できるスイッチ手段とを備えてロウ冗長回路として
もコラム冗長回路としてもいずれにも使用できる冗長回
路を提供するようにしたものである。

［作用］ この発明に係る半導体メモリ用冗長回路は、冗長デコー
ド回路及び冗長イネーブル信号発生器を切換えて使用す
ることによりロウ冗長回路としてもコラム冗長回路とし
ても用いられるため、生産プロセスの変動等によりチッ
プ内てロウまたはコラムの欠陥が変動しても、冗長回路
を有効に活用してこの欠陥を救済でき、且つチップサイ
ズの増大をも防止することができる。

［実施例］ 第１図は本発明に係るメモリ用冗長回路のブロック図で
ある。同図において１〜２．５〜６．８〜９は上記従来
回路と全く同一のものである。３は冗長デコード回路部
でロウもしくはコラムのいずれにも切換えて使用ができ
る。４及び７はスイッチ手段、１０はコラムデコーダ、
１１はロウデコーダ、１２はメモリセルマトリックスで
ある。

第３図は第１図のメモリ用冗長回路の詳細ブロック図で
ある。同図において１〜２．５〜６．８〜９は上記従来
回路と全く同一のものであり、１〜３．８〜９は第１図
のユニットを詳細なブロック図として示したものである
。即ち１はアトし・ス入力端子でｌ−１−１−ＮのＮ個
のアドレス入力端子を含む。２はアドレスバッファで２
−１〜２−Ｎのバッファ増巾器を有し、各バッファ増巾
器は入力信号に対して正及び相補の信号を出力すること
ができる。３は冗長デコード回路部で内部に冗長デコー
ド回路３−１〜３−Ｎとアンド回路３−０を含む。８は
ロウ冗長アレイ回路で内部に冗長ワード線駆動信号器８
−１、信号入力端子８−２　、ロウ冗長選択線８−３、
メモリアレイ８−４を含む。９はコラム冗長アレイ回路
で内部にコラム冗長選択器９−１、信号入力端子９−２
、コラム冗長選択線９−３　、ＰＥＴ対９−４、コラム
冗長ビット線対９−５、メモリアレイ９−６を含む。

次に第１図及び第３図の回路の動作について説明をする
。この実施例においては、冗長デコード回路部３は１本
分の欠陥のあるロウまたはコラムを救済するための回路
であり、ロウ冗長アレイ回路８またはコラム冗長アレイ
回路９のいずれか一方を駆動するために使用される。し
たがって冗長デコード回路部３をどちらに使用するかを
決定し、あらかじめスイッチ手段４及び７による所望側
への回路接続と、冗長デコード回路部の活性化、及びロ
ウ冗長イネーブル信号発生器５もしくはコラム冗長イネ
ーブル信号発生器６の活性化を行っておく必要かある。

例えば図面に示されるように、冗長デコード回路部３を
ロウ冗長アレイ回路８を駆動するために使用する場合は
、スイッチ手段４及び７はそれぞれその端子ａと端子Ｃ
が閉回路となるように接続される。そして冗長デコード
回路部３は内蔵する冗長デコード回路３−１〜３Ｎに欠
陥部分に相当する特定のロウアドレスを記憶する。

この特定のロウアドレスを記憶する方法は従来回路と同
様に例えば各デコード回路に内蔵されるヒユーズスイッ
チのうち、入力される正信号Ａ１もしくは相補信号Ａ、
のいずれで活性化するかを選択し、所要のヒユーズを切
断することにより行われる。同様にロウ冗長イネーブル
信号発生器５も内蔵する活性化ヒユーズスイッチを切断
して活性化がなされる。また冗長デコード回路部３をコ
ラム冗長アレイ回路９を駆動するために使舟する場合は
、スイッチ手段４及び７はそれぞれその端子すと端子Ｃ
が閉回路となるように接続され、冗長デコード回路部３
は欠陥部分に相当する特定のコラムアドレスを記憶する
ように活性化され、コラム冗長イネーブル信号発生器６
も活性化される。

そしてロウ冗長アレイ回路８もしくはコラム冗長アレイ
回路９に切換前に使用されていた特定ロウの選択線もし
くは特定コラムのコラム選択線は不活性され選択が禁止
されている。

最初にメモリ配列中のロウ及びコラムに欠陥のない位置
のメモリ素子にアクセスする場合について説明する。ま
たアドレス信号は共通の入力端子から時分割により入力
する多重アドレス方式とする。まずＮビットよりなるロ
ウアドレス信号がアドレス入力端子１を介してアドレス
バッファ２に入力される。アトスレバッファ２は入力信
号に対して正と相補の出力信号をそれぞれ出力し、冗長
デコード回路部３とコラムデコーダ１０とロウデコーダ
１１に並列的に供給する。同時にロウデコーダ１１には
ロウ同期信号が入力されるので、ロウデコーダ１１は入
力されたロウアドレス信号を記憶し、このロウアドレス
信号をデコードして１本のロウ選択線を駆動する。この
ときコラムデコーダｌＯにはコラム同期信号は入力され
ないので入力信号の記憶は行われない。また冗長デコー
ド回路部３は欠陥のないアドレスは記憶していないので
出力信号を発生しない。次のタイミングにＮビットのコ
ラムアドレス信号が共通の入力端子ｌから入力されると
、同時にコラム同期信号がコラムデコーダ１０に入力さ
れるので、このコラムアドレス信号はコラムデコーダ１
０に記憶されデコードされる。そのためデコードされた
１本のコラム選択線が対応するＦＥＴ対を駆動し、この
ＦＥＴ対に接続されたコラムビット線対がメモリーデー
タバスに接続される。その結果メモリマトリックス１２
の中で選択されたロウ選択線とコラムビット線対が共に
接続されているメモリ素子へのアクセスが行われ、情報
の読出しや書込みが可能−となる。

次にメモリ配列中の１本のロウに欠陥があり、代りにロ
ウ冗長アレイ回路８が使用さる場合について説明する。

前述と同様にＮビットの欠陥部に相当するロウアドレス
信号がアドレス入力端子１及びアドレスバッファ２を介
して、冗長デコード回路部３とコラムデコーダ１０とロ
ウデコーダ１１に並列的に供給される。コラムデコーダ
１０にはこのときコラム同期信号が入力されないので、
入力データの記憶とデコード動作は行わない。ロウデコ
ーダ１１は欠陥部に相当するロウアドレスに対応するロ
ウ選択線は不活性化されているので選択されない。冗長
デコード回路部３が内蔵する冗長デコード回路３−１〜
３−Ｎには、欠陥部に相当するロウアドレス信号の正及
び相補の信号と、ロウ冗長イネーブル信号発生器５にロ
ウ同期信号が入力され、その結果ロウ冗長イネーブル信
号発生器５から出力されスイッチ手段４の端子ａとＣを
介して供給されるロウ冗長イネーブル信号とが入力され
る。

冗長デコード回路３−１〜３−Ｎはあらかじめ活性化さ
れ記憶しているデータと人力されたアドレスデータが一
致したとき、それぞれ一致信号を出力しアンド回路３−
０に供給する。アンド回路３−０は論理積演算を行ない
、総ての入力端子に一致信号が供給されたときのみ出力
信号を発生し、スイッチ手段７の端子Ｃとａを介して冗
長ワード線駆動信号器Ｓ−ｔに供給する。冗長ワード線
駆動信号器８−１はアンド回路３−０からの人力信号と
、入力端子８−２を介して入力されるワード線駆動信号
とによりロウ冗長選択線８−３に冗長ワード線駆動信号
を出力する。次のタイミングにＮビットのコラムアドレ
ス信号が入力端子１より入力されると、前述の説明の如
くコラムデコーダ１０のみがこのコラムアドレス信号を
記憶し、このアドレス信号をデコードして対応するコラ
ムビット線対をメモリデータバス線に接続する。その結
果ロウ冗長アレイ回路８に内蔵されるメモリアレイ８−
４のうちロウ冗長選択線８−３と選択されたコラムビッ
ト線対が共に接続されているメモリ素子がアクセスされ
、このメモリーに対して情報の読出しや書込みが可能と
なる。

また冗長デコード回路部３をコラム冗長アレイ回路９を
駆動するために使用する場合の動作は、スイッチ手段４
及び７０回路の切換えとコラム冗長イネーブル信号発生
器６からのコラム冗長イネーブル信号の発生を除く動作
はすべてロウ冗長アレイ回路８を駆動する場合と同じで
あるため説明を省略する。

この実施例においてはメモリ配列中に欠陥のあるロウま
たはコラムは１本としたため冗長デコード回路部３は１
個の例を示したが、欠陥のあるロウまたはコラムがＮ本
ある場合には冗長デコード回路部３もＮ個必要となる。

〔発明の効果コ この発明は以上説明したとおり、半導体チップ内の欠陥
を救済する目的で冗長回路を設、ける場合に、チップ占
有面積の最も大きい冗長デコード回路をロウ冗長回路用
としてもコラム冗長回路用としても使用できるようにし
たことにより、半導体製造プロセスの変動等によりチッ
プ内の欠陥がロウもしくはコラムのいずれか一方に片寄
って発生した場合にも、この欠陥を十分に救済すること
ができ、且つチップサイズの増大をも防止することがで
きるという効果がある。

【図面の簡単な説明】

第１図は本発明に係るメモリ用冗長回路のブロック図、
第２図は従来のメモリ用冗長回路のブロック図、第３図
は第１図のメモリ用冗長回路の詳細なブロック図である
。 図において、１．１−１〜１−Ｎはアドレス入力端子、
２はアドレスバッファ、２−１〜２−Ｎはバッファ増巾
器、３は冗長デコード回路部、３−０はアンド回路、３
−１〜３−Ｎは冗長デコード回路、４はスイッチ手段、
５はロウ冗長イネーブル信号発生器、６はコラム冗長イ
ネーブル信号発生器、７はスイッチ手段、８はロウ冗長
アレイ回路、８−１は冗長ワード線駆動信号器、８−２
は信号入力端子、８−３はロウ冗長選択線、８−４はメ
モリアレイ、９はコラム冗長アレイ回路、９−１はコラ
ム冗長選択器、９−２は信号入力端子、９−３はコラム
冗長選択線、９−４はＰＥＴ対、９−５はコラム冗長ビ
ット線対、９−６はメモリアレイ、１０はコラムデコー
ダ、１１はロウデコーダ、１２はメモリセルマトリック
ス、１３はメモリ素子、１４はメモリデータバス線、１
５はロウ冗長デコード回路部、１５−０はアンド回路、
１５−１〜ｌ　５−Ｎはロウ冗長デコード回路、１６は
コラム冗長デコード回路部、１６−〇はアンド回路、１
６−１〜１８Ｎはコラム冗長デコード回路である。 手続補正書（自発）

Claims (1)

1. 【特許請求の範囲】 　半導体メモリ配列中の部分的欠陥を救済するための冗
   長回路において、 前記半導体メモリのアドレスを指定するロウアドレス信
   号及びコラムアドレス信号を共通の端子より入力させる
   入力端子と、 前記メモリ配列中の欠陥部分に相当するロウアドレスも
   しくはコラムアドレスをデコードする冗長デコード回路
   と、 前記冗長デコード回路に前記入力端子を介してロウアド
   レス信号もしくはコラムアドレス信号が入力されたとき
   、この入力信号に対応するイネーブル信号として、ロウ
   冗長イネーブル信号もしくはコラム冗長イネーブル信号
   を切換えて、前記冗長デコード回路に供給する切換え供
   給手段と前記冗長デコード回路が入力される欠陥部分に
   相当するロウアドレス信号もしくはコラムアドレス信号
   、及び前記ロウ冗長イネーブル信号もしくはコラム冗長
   イネーブル信号によりデコード出力信号を発生したとき
   、前記デコード出力信号をそれぞれ冗長メモリアレイを
   内蔵するロウ冗長アレイ回路もしくはコラム冗長アレイ
   回路に切換えて供給する切換え供給手段とを備えたこと
   を特徴とする半導体メモリ用冗長回路。