JPH0974139A - 半導体集積回路およびその配置配線方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は半導体回路の配置配線方法に関し
て、コンタクト乗り換えによりマクロブロック近傍に発
生する配線無効領域を削減し、半導体回路のレイアウト
面積削減を実現する。 【構成】 半導体回路の構成ブロックの配置位置を決定
する第一の処理（Ｌ１）と、マクロブロックの配置方向
の変更を行う第二の処理（Ｌ２）と、マクロブロック近
傍の配線無効領域をなくすように電源・グランド配線の
配線レイヤ属性と異なるピンレイヤ属性をもつマクロブ
ロックを選択する第三の処理（Ｌ３）と、ブロック間配
線を実行する第四の処理（Ｌ４）と、配線無効領域の有
無を調べる処理（Ｌ５）とから構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路およびそ
の配置配線方法に関するものである。

【０００２】

【従来の技術】近年、半導体集積回路における集積トラ
ンジスタ数が増大するに伴い、半導体集積回路のレイア
ウト設計の良否がチップ面積の増減を決める要因となっ
てきた。トランジスタの増大に伴い、人手による全ての
半導体集積回路のレイアウト設計を行うことが不可能と
なり、計算機による設計支援装置（CAD）が用いられて
おり、半導体集積回路のレイアウト設計はセル間の接続
ネット情報とセルライブラリおよびRAM,ROM,乗算器とい
ったマクロブロックを用いた自動レイアウト手法が主流
となってきている。マクロブロックは、ビット幅、ワ−
ド数などの機能とその形状によって、ライブラリ化さ
れ、一意的に定義されている。

【０００３】上記した従来の半導体集積回路の配置配線
方法の一例としては、例えば、特開平５ー２９１４０１
号公報に示された方法がある。図６には上記の構成によ
る配置配線方法のフロ−チャ−トが示されている。

【０００４】最初、接続ネット情報から構成ブロックの
配置位置を決定し（処理S1）、次にブロック間の配線無
効領域を減らすようにマクロブロックの配置方向を決定
する（処理S2）。次に配置された構成ブロックに対し
て、ブロック間の配線を行う（処理S3）。ブロック間配
線後、配線無効領域を確認し（処理S4）、配線無効領域
が少ない場合は処理を終了し、多い場合は再び、処理S1
に戻り、処理S1〜S4を繰り返す。

【０００５】

【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、マクロブロックに近接する配線領域では
配線領域に面する側のマクロブロックで定義されている
ピンのレイヤ属性がブロック間の配線レイヤ属性と一致
した場合、ブロック間配線を行う際にコンタクトによる
配線レイヤの乗り換えを必要とし、新たに余分な配線無
効領域を発生してしまい、チップ面積の縮小効果が損な
われるという問題点を有していた。とりわけ、マクロブ
ロックへの十分な電源供給を保証するために通常、電源
・グランドの配線幅は信号線の配線幅よりも大きくなる
ため、電源・グランド配線の配線レイヤの乗り換えで顕
著に表れる。

【０００６】そこで、本発明は上記マクロブロックの隣
接する配線領域の面積縮小を図るために、マクロブロッ
クの配線領域に面する側の電源・グランドピンのレイヤ
属性と、ブロック間配線の配線レイヤ属性の方向とが互
いに異なるように配置配線装置上でマクロブロックの電
源・グランドピンのレイヤ属性を変更することでコンタ
クト乗り換えを削減し、面積縮小できる点に新たに着目
して考案したものである。

【０００７】従って本発明は上記問題点に鑑み、その目
的は、ブロック間の配置配線過程において、複数のブロ
ックからなる半導体集積回路の面積を縮小する配置配線
方法およびその方法を用いて生成した半導体集積回路を
提供することにある。

【０００８】

【課題を解決するための手段】請求項１記載の半導体集
積回路の配置配線方法は、マクロブロックにおいて水平
方向および垂直方向の電源・グランドのピンレイヤ属性
が各々、（第一アルミ、第二アルミ）の第１パターンか
らなる第１のマクロブロックを生成する処理と、前記ピ
ンレイヤ属性が各々、（第二アルミ、第一アルミ）の第
２パターンからなる第２のマクロブロックを生成する処
理とを具備するものである。

【０００９】請求項２記載の半導体集積回路はマクロブ
ロックにおいて水平方向および垂直方向の電源・グラン
ドのピンレイヤ属性が各々、（第一アルミ、第二アル
ミ）の第１パターンと、（第二アルミ、第一アルミ）の
第２パターンを有し、前記第１パターンからなる第１の
マクロブロックと、前記第２パターンからなる第２のマ
クロブロックを具備するものである。

【００１０】請求項３記載の半導体集積回路の配置配線
方法は、マクロブロックと、接続ネット情報と、スタン
ダードセルライブラリにより自動配置配線を行ったラン
ダムロジックブロックとからなる半導体集積回路のブロ
ック間配線において、ブロック形状からマクロブロック
の配置位置及び配置方向が確定した時点で、前記マクロ
ブロックの電源・グランドピンに接続される電源・グラ
ンドのブロック間配線のレイヤが前記マクロブロックの
電源・グランドピンのレイヤと互いに異なるピンレイヤ
属性のマクロブロックを請求項１記載の半導体集積回路
の配置配線方法で生成した２種類のマクロブロックから
選択する処理を具備するものである。

【００１１】

【作用】請求項１および請求項２記載の本発明は、二種
類のマクロブロックを用いてブロック間配線を行ってい
るので、コンタクト乗り換えによる半導体集積回路の配
線無効領域を削減し、マクロブロックの近傍の面積縮小
を図ることが可能となる。

【００１２】また、請求項３記載の本発明は、請求項２
記載の発明によって生成した二種類のマクロブロックの
内、配置方向によって配線レイヤの方向と一致する電源
・グランドピンのレイヤ属性をもつマクロブロックをコ
ンタクト乗り換えが発生しないように選択し、それを用
いてブロック間配線を行う。

【００１３】

【実施例】以下本発明の一実施例の半導体集積回路およ
びその配置配線方法について、図面を参照しながら説明
する。

【００１４】（実施例１）図１は本発明の第１の実施例
における半導体集積回路の配置配線方法のフローチャー
ト図である。図２(a)は図１の方法で生成した第一のパ
タ−ンのマクロブロックの内部構成図である。図２(b)
は図１の方法で生成した第二のパタ−ンのマクロブロッ
クの内部構成図である。図２において、内部回路のセル
領域および信号配線については、本配置配線方法におけ
る影響はあまりないので、非開示としているが、従来の
マクロブロックには、内部回路および信号配線が施され
ている。

【００１５】以上のように構成された半導体集積回路の
配置配線方法について、以下図１、図２を用いてその動
作を説明する。本実施例においては説明の簡略化のた
め、電源・グランド配線に使用する配線は第一アルミ属
性および第二アルミ属性のみとし、配線のレイヤ属性と
しては垂直方向は第二アルミ属性、水平方向は第一アル
ミ属性とする。

【００１６】まず図２は本発明の第１の実施例における
半導体集積回路の配置配線方法のフローチャートを示す
図であって、RAM,ROM,乗算器といったマクロブロックに
おいて、水平方向および垂直方向の電源・グランドのピ
ンレイヤ属性が各々、（第一アルミ、第二アルミ）の第
１パターンからなる第１のマクロブロックを生成する処
理と、前記ピンレイヤ属性が各々、（第二アルミ、第一
アルミ）の第２パターンからなる第２のマクロブロック
を生成する処理を表している。

【００１７】第１パターンからなる第１のマクロブロッ
クを生成する方法について図１および図２(a)を用いて
説明する。図２(a)は第１パタ−ンからなる第１のマク
ロブロック８aの構成を表す図である。３a〜３hはマク
ロブロックの電源ピンを表し、２a〜２hはグランドピン
を表している。４a〜４mは電源およびグランド配線での
コンタクトを、１はトランジスタで構成したセル領域を
示している。図２aにおいて、第一アルミ属性の配線は
黒塗りで表記し、第二アルミ属性の配線は灰色で表記し
ている。

【００１８】まず、第一の処理Ｍ１でマクロブロック８
a内の論理を構成するセル領域１を生成する。このセル
領域には内部回路に電源供給を行うためにセル領域上部
左側に電源ピン3aaを、セル領域上部右側に電源ピン3bb
を、セル領域下部左側にはグランドピン2aaを、セル領
域下部右側にはグランドピン2bbを設けている。なお、
セル領域の電源・グランドピンはセル領域の左右に配置
しているのでそのピンレイヤ属性は全て、第一アルミ属
性としている。

【００１９】次に第二の処理Ｍ２でマクロブロック内の
電源・グランド配線の配線幅の指定を行う。

【００２０】次に第三の処理Ｍ３ではマクロブロック８
aの周囲に電源ピン3a〜3hおよびグランドピン2a〜2hを
配置し、電源・グランド配線を行う。この際、マクロブ
ロック８aの左右に配置したピンのピンレイヤ属性は第
一アルミ属性とし、上下に配置したピンのピンレイヤ属
性は第二アルミ属性としている。第二の処理Ｍ２で指定
した配線幅で第一の処理M1で生成したセル領域１の周囲
の電源・グランドピンから、マクロブロック８aの電源
・グランドピンへの配線をセル領域を取り囲むように行
う。まず、電源配線であるが、マクロブロック８aの上
部左辺に配置した電源ピン3cから、マクロブロック上部
左側に配置したコンタクト4aへ水平方向に第一アルミ属
性で配線を行い、次にコンタクト4aから、マクロブロッ
ク８aの上辺の電源ピン3aへ垂直に第二アルミ属性で、
配線を行う。

【００２１】同様にして、マクロブロック８aの上部右
辺に配置した電源ピン3fから、マクロブロック上部右側
に配置したコンタクト4eへ水平方向に第一アルミ属性で
配線を行い、次にコンタクト4eから、マクロブロック８
aの上辺の電源ピン3aへ垂直に第二アルミ属性で、配線
を行う。マクロブロック８aの下部左辺に配置した電源
ピン3dから、マクロブロック下部左側に配置したコンタ
クト4kへ水平方向に第一アルミ属性で配線を行い、次に
コンタクト4kから、マクロブロック８aの下辺の電源ピ
ン3eへ垂直に第二アルミ属性で、配線を行う。マクロブ
ロック８aの下部右辺に配置した電源ピン3hから、マク
ロブロック下部右側に配置したコンタクト4mへ水平方向
に第一アルミ属性で配線を行い、次にコンタクト4mか
ら、マクロブロック８aの下辺の電源ピン3gへ垂直に第
二アルミ属性で、配線を行う。

【００２２】次にセル領域の電源ピン3aaからのばした
水平線と電源ピン3aから延ばした垂直線が交わる部分に
コンタクト4bを配置し、コンタクト4aから、コンタクト
4bへ垂直方向に第二アルミ属性で配線する。セル領域の
電源ピン3aaからは第一アルミ属性でコンタクト4bへ配
線し、コンタクト4bからはマクロブロック下部左側に配
置したコンタクト4kまで第二アルミ属性で配線を行う。
同様にして、セル領域の電源ピン3bbからのばした水平
線と電源ピン3bから延ばした垂直線が交わる部分にコン
タクト4fを配置し、コンタクト4eから、コンタクト4fへ
垂直方向に第二アルミ属性で配線する。セル領域の電源
ピン3bbからは第一アルミ属性でコンタクト4fへ配線
し、コンタクト4fからはマクロブロック下部右側に配置
したコンタクト4mまで第二アルミ属性で配線を行う。残
り、コンタクト4aとコンタクト4eの間は水平方向に第一
アルミ属性で配線し、コンタクト4kとコンタクト4mの間
も水平方向に第一アルミ属性で配線する 次に、グランド配線であるが、マクロブロック８aの上
部左辺に配置したグランドピン2cから、マクロブロック
上部左側に配置したコンタクト4cへ水平方向に第一アル
ミ属性で配線を行い、次にコンタクト4cから、マクロブ
ロック８aの上辺のグランドピン2aへ垂直に第二アルミ
属性で、配線を行う。同様にして、マクロブロック８a
の上部右辺に配置したグランドピン2fから、マクロブロ
ック上部右側に配置したコンタクト4dへ水平方向に第一
アルミ属性で配線を行い、次にコンタクト4dから、マク
ロブロック８aの上辺のグランドピン2bへ垂直に第二ア
ルミ属性で、配線を行う。マクロブロック８aの下部左
辺に配置したグランドピン2dから、マクロブロック下部
左側に配置したコンタクト4iへ水平方向に第一アルミ属
性で配線を行い、次にコンタクト4iから、マクロブロッ
ク８aの下辺のグランドピン2eへ垂直に第二アルミ属性
で、配線を行う。マクロブロック８aの下部右辺に配置
したグランドピン2hから、マクロブロック下部右側に配
置したコンタクト4jへ水平方向に第一アルミ属性で配線
を行い、次にコンタクト4jから、マクロブロック８aの
下辺のグランドピン2gへ垂直に第二アルミ属性で、配線
を行う。

【００２３】次にセル領域のグランドピン2aaからのば
した水平線とグランドピン2aから延ばした垂直線が交わ
る部分にコンタクト4gを配置し、コンタクト4cから、コ
ンタクト4gへ垂直方向に第二アルミ属性で配線する。セ
ル領域のグランドピン2aaからは第一アルミ属性でコン
タクト4gへ配線し、コンタクト4gからはマクロブロック
下部左側に配置したコンタクト4iまで第二アルミ属性で
配線を行う。同様にして、セル領域のグランドピン2bb
からのばした水平線とグランドピン2bから延ばした垂直
線が交わる部分にコンタクト4hを配置し、コンタクト4d
から、コンタクト4hへ垂直方向に第二アルミ属性で配線
する。セル領域のグランドピン2bbからは第一アルミ属
性でコンタクト4hへ配線し、コンタクト4hからはマクロ
ブロック下部右側に配置したコンタクト4jまで第二アル
ミ属性で配線を行う。残り、コンタクト4cとコンタクト
4dの間は水平方向に第一アルミ属性で配線し、コンタク
ト4iとコンタクト4jの間も水平方向に第一アルミ属性で
配線する。

【００２４】第四の処理Ｍ４では、電源配線以外のブロ
ック内の信号配線を行う。図２aでは、信号配線に関し
ては、非開示としている。

【００２５】以上の全ての配線に於て、配線の間のスペ
−スはプロセスル−ルを満足するように設定する。

【００２６】次に第２パターンからなる第２のマクロブ
ロック８bを生成する方法について図１および図２(b)を
用いて説明する。図２(b)は第２パタ−ンからなる第２
のマクロブロックの構成を表す図である。5a〜5hはマク
ロブロックの電源ピンを表し、6a〜6hはグランドピンを
表している。7a〜7mは電源およびグランド配線でのコン
タクトを、１はトランジスタで構成したセル領域を、８
はマクロブロックを示している。図２(b)において、第
一アルミ属性の配線は黒塗りで表記し、第二アルミ属性
の配線は灰色で表記している。

【００２７】まず、第一の処理Ｍ１でマクロブロック内
の論理を構成するセル領域１を生成する。このセル領域
には内部回路に電源供給を行うためにセル領域上部左側
に電源ピン6aaを、セル領域上部右側に電源ピン6bbを、
セル領域下部左側にはグランドピン5aaを、セル領域下
部右側にはグランドピン5bbを設けている。なお、セル
領域の電源・グランドピンはセル領域の左右に配置して
いるのでそのピンレイヤ属性は全て、第一アルミ属性と
している。

【００２８】第二の処理Ｍ２でマクロブロック内の電源
・グランド配線の配線幅の指定を行う。

【００２９】次に第三の処理Ｍ３ではマクロブロック８
bの周囲に電源ピン6a〜6hおよびグランドピン5a〜5hを
配置し、電源・グランド配線を行う。この際、マクロブ
ロック８bの左右に配置したピンのピンレイヤ属性は第
二アルミ属性とし、上下に配置したピンのピンレイヤ属
性は第一アルミ属性としている。第二の処理Ｍ２で指定
した配線幅で第一の処理M1で生成したセル領域１の周囲
の電源・グランドピンから、マクロブロック８bの電源
・グランドピンへの配線をセル領域を取り囲むように行
う。

【００３０】まず、電源配線であるが、マクロブロック
８bの上部左辺に配置した電源ピン6cから、マクロブロ
ック上部左側に配置したコンタクト7aへ水平方向に第二
アルミ属性で配線を行い、次にコンタクト7aから、マク
ロブロック８bの上辺の電源ピン6aへ垂直に第一アルミ
属性で、配線を行う。

【００３１】同様にして、マクロブロック８bの上部右
辺に配置した電源ピン6fから、マクロブロック上部右側
に配置したコンタクト7eへ水平方向に第二アルミ属性で
配線を行い、次にコンタクト7eから、マクロブロック８
bの上辺の電源ピン6bへ垂直に第一アルミ属性で、配線
を行う。マクロブロック８bの下部左辺に配置した電源
ピン6dから、マクロブロック下部左側に配置したコンタ
クト7kへ水平方向に第二アルミ属性で配線を行い、次に
コンタクト7kから、マクロブロック８bの下辺の電源ピ
ン6eへ垂直に第一アルミ属性で、配線を行う。マクロブ
ロック８bの下部右辺に配置した電源ピン6hから、マク
ロブロック下部右側に配置したコンタクト7mへ水平方向
に第二アルミ属性で配線を行い、次にコンタクト7mか
ら、マクロブロック８bの下辺の電源ピン6gへ垂直に第
一アルミ属性で、配線を行う。

【００３２】次にセル領域の電源ピン6aaからのばした
水平線と電源ピン6aから延ばした垂直線が交わる部分に
コンタクト7bを配置し、コンタクト7aから、コンタクト
7bへ垂直方向に第一アルミ属性で配線する。セル領域の
電源ピン6aaからは第一アルミ属性でコンタクト7bへ配
線し、コンタクト7bからセル領域の下部左側に設けたグ
ランドピン5aaから延ばした水平線とコンタクト7bから
延ばした垂直線が交わる部分に配置したコンタクト7pへ
第二アルミ属性で配線する。コンタクト7pからマクロブ
ロック下部左側に配置したコンタクト7kまでは第一アル
ミ属性で配線を行う。

【００３３】次にセル領域の電源ピン6bbからのばした
水平線と電源ピン6bから延ばした垂直線が交わる部分に
コンタクト7fを配置し、コンタクト7eから、コンタクト
7fへ垂直方向に第一アルミ属性で配線する。セル領域の
電源ピン6bbからは第一アルミ属性でコンタクト7fへ配
線し、コンタクト7fからセル領域の下部左側に設けたグ
ランドピン5bbから延ばした水平線とコンタクト7fから
延ばした垂直線が交わる部分に配置したコンタクト7qへ
第二アルミ属性で配線する。コンタクト7qからマクロブ
ロック下部左側に配置したコンタクト7mまでは第一アル
ミ属性で配線を行う。コンタクト7aから延ばした水平線
上でグランドピン5aからコンタクト7cへのばした配線か
ら、第二アルミ属性のプロセスル−ルを満たす最小の幅
をあけた所に配置したコンタクト7nから、コンタクト7a
まで第一アルミ属性で配線を行う。同様にコンタクト7e
から延ばした水平線上でグランドピン5bからコンタクト
7dへのばした配線から、第二アルミ属性のプロセスル−
ルを満たす最小の幅をあけた所に配置したコンタクト7o
から、コンタクト7eまで第一アルミ属性で配線を行う。
コンタクト7nとコンタクト7oの間は第二アルミ属性で配
線する。

【００３４】コンタクト7kから延ばした水平線上でグラ
ンドピン5eからコンタクト7iへのばした配線から、第二
アルミ属性のプロセスル−ルを満たす最小の幅をあけた
所に配置したコンタクト7rから、コンタクト7kまで第一
アルミ属性で配線を行う。同様にコンタクト7mから延ば
した水平線上でグランドピン5gからコンタクト7jへのば
した配線から、第二アルミ属性のプロセスル−ルを満た
す最小の幅をあけた所に配置したコンタクト7sから、コ
ンタクト7mまで第一アルミ属性で配線を行う。コンタク
ト7rとコンタクト7sの間は第二アルミ属性で配線する。

【００３５】次にグランド配線であるが、マクロブロッ
ク８bの上部左辺に配置したグランドピン5cから、マク
ロブロック上部左側に配置したコンタクト7cへ水平方向
に第二アルミ属性で配線を行い、次にコンタクト7cか
ら、マクロブロック８bの上辺のグランドピン5aへ垂直
に第一アルミ属性で、配線を行う。同様にして、マクロ
ブロック８bの上部右辺に配置したグランドピン5fか
ら、マクロブロック上部右側に配置したコンタクト7dへ
水平方向に第二アルミ属性で配線を行い、次にコンタク
ト7dから、マクロブロック８bの上辺のグランドピン5a
へ垂直に第一アルミ属性で、配線を行う。マクロブロッ
ク８bの下部左辺に配置した電源ピン5dから、マクロブ
ロック下部左側に配置したコンタクト7iへ水平方向に第
二アルミ属性で配線を行い、次にコンタクト7iから、マ
クロブロック８bの下辺のグランドピン5eへ垂直に第一
アルミ属性で、配線を行う。マクロブロック８bの下部
右辺に配置したグランドピン5hから、マクロブロック下
部右側に配置したコンタクト7jへ水平方向に第二アルミ
属性で配線を行い、次にコンタクト7jから、マクロブロ
ック８bの下辺のグランドピン5gへ垂直に第一アルミ属
性で、配線を行う。

【００３６】次にセル領域のグランドピン5aaからのば
した水平線とグランドピン5aから延ばした垂直線が交わ
る部分にコンタクト7gを配置し、コンタクト7cから、コ
ンタクト7gへ垂直方向に第一アルミ属性で配線する。セ
ル領域のグランドピン5aaからは第一アルミ属性でコン
タクト7gへ配線し、コンタクト7gからマクロブロック下
部左側に配置したコンタクト7iまでは第一アルミ属性で
配線を行う。@次にセル領域のグランドピン5bbからのば
した水平線とグランドピン5bから延ばした垂直線が交わ
る部分にコンタクト7hを配置し、コンタクト7dから、コ
ンタクト7hへ垂直方向に第一アルミ属性で配線する。セ
ル領域のグランドピン5bbからは第一アルミ属性でコン
タクト7hへ配線し、コンタクト7hからマクロブロック下
部右側に配置したコンタクト7jまでは第一アルミ属性で
配線を行う。

【００３７】コンタクト7cとコンタクト7dの間は第二ア
ルミ属性で配線する。同様にコンタクト7iとコンタクト
7jの間も第二アルミ属性で配線する。

【００３８】第四の処理Ｍ４では、電源配線以外のブロ
ック内の信号配線を行う。図２bでは、信号配線に関し
て、非開示としている。

【００３９】以上の全ての配線に於て、配線の間のスペ
−スはプロセスル−ルを満足するように設定する。

【００４０】（実施例２）図３は本発明の第２の実施例
における配置配線装置のフローチャート図である。図４
(a)は請求項１記載の半導体の配置配線方法で生成した
マクロブロックを含む半導体集積回路の初期フロアプラ
ン図である。図４(b)は前記半導体集積回路の初期フロ
アプランのマクロブロック近接部分の拡大図である。図
４(c)は、配線無効領域の改善後のフロアプラン図であ
る。

【００４１】図４(a),(c)において、8,11,12は機能マク
ロブロックを、9a〜9fはランダムロジックで構成された
ランダムロジックブロックを、10a〜10dは入出力セルで
構成された入出力セルブロックをあらわしている。図４
(b)において13は配線無効領域を、14は配線領域を示し
ている。なお、図４(a)〜(c)においては、実際はブロッ
ク間には、信号配線および電源・グランド配線が施され
ているが、これらの図では非開示としている。次に図５
(a)は、第一のマクロブロック８aを使用したときのマク
ロブロック近接部分の電源・グランド配線の拡大図であ
る。図５(b)は第二のマクロブロック8bを使用したとき
のマクロブロック近接部分の電源・グランド配線の拡大
図である。

【００４２】このように構成された本発明の第二の実施
例である半導体集積回路の配置配線装置に関して、図
３、図４(a)〜(c)、図５(a),(b)を用いて説明を行う。
まず、図３は本発明の第二の実施例である半導体装置の
配置配線装置のフローチャートを示す図であって、第一
の処理（Ｌ１）で構成ブロックの配置位置を決定する。
この際に決定した配置位置を初期フロアプランとする。
この初期フロアプランに関しては、入出力セルブロック
10a〜10dの配置位置はその仕様により決定し、マクロブ
ロック8、11、12およびランダムロジックブロック9a〜9
fの配置位置についてはその間のネット接続情報から、
決定する。また、この初期フロアプランでは、マクロブ
ロックはその原点を下部左角として、配置する。また、
ランダムロジックブロックは、構成ブロックから見積ら
れた面積見積もりをもとに、その最適形状を反映する。

【００４３】次に、第二の処理（Ｌ２）では、マクロブ
ロックの配置方向を決定する。本実施例では、第一の処
理終了後の初期フロアプランではマクロブロック８の周
囲に配線領域14aおよび配線領域14bに近接して、配線無
効領域13a、13bを生成する。この配線無効領域を削減す
るためにマクロブロック８は図４(a)の初期フロアプラ
ンの状態に対して、時計回りの方向に90度回転させるこ
とで、回避する。図４(c)に第二の処理後の改善フロア
プランを示す。

【００４４】次に、第三の処理（Ｌ３）では、第二の処
理終了後のデ−タに関して、マクロブロック８として、
第一の実施例で生成した第一のマクロブロック８aを採
用するか、第一の実施例で生成した第二のマクロブロッ
ク８bを採用するかを判断し、配線無効領域が少なくな
る方のブロックを採用する。

【００４５】まず、図５(a)は第一のマクロブロック8a
を採用した場合のマクロブロック下部の電源・グランド
配線の様子を示した図である。15はグランド配線、16は
電源配線、18a〜18hはコンタクトを示している。黒塗り
の部分は第一アルミ属性の配線を点表記の部分は第二ア
ルミ属性の配線を示している。また、簡略化のために図
５(a)では、マクロブロック内部およびマクロブロック
の左右、上部の配線については、非開示としている。

【００４６】グランド配線15および電源配線16は水平方
向の配線レイヤ属性を第一アルミ属性としているので、
第一アルミ属性で配線している。マクロブロック8aにつ
いては、そのグランドピン2f,2hおよび電源ピン3f,3hは
ピンのレイヤ属性が第一アルミ属性であるので、グラン
ドピン2fからマクロブロックの下部からプロセスル−ル
を満たす最小の間隔で配置されたコンタクト18cまで第
一アルミ属性で垂直に配線し、コンタクト18cからグラ
ンド配線15上のコンタクト18fまでは第二アルミ属性で
垂直に配線している。グランドピン2hからマクロブロッ
クの下部からプロセスル−ルを満たす最小の間隔で配置
されたコンタクト18bまで第一アルミ属性で垂直に配線
し、コンタクト18bからグランド配線15上のコンタクト1
8eまでは第二アルミ属性で垂直に配線している。電源ピ
ン3fからマクロブロックの下部からプロセスル−ルを満
たす最小の間隔で配置されたコンタクト18dまで第一ア
ルミ属性で垂直に配線し、コンタクト18dから電源配線1
6上のコンタクト18hまでは第二アルミ属性で垂直に配線
している。電源ピン3hからマクロブロックの下部からプ
ロセスル−ルを満たす最小の間隔で配置されたコンタク
ト18eまで第一アルミ属性で垂直に配線し、コンタクト1
8eから電源配線16上のコンタクト18gまでは第二アルミ
属性で垂直に配線している。図６aでは配線乗り換えの
ために、コンタクト18a〜18dが必要となるために、配線
無効領域17が発生している。

【００４７】次に、図５(b)はマクロブロック8bを採用
した場合のマクロブロック下部の電源・グランド配線の
様子を示した図である。15はグランド配線、16は電源配
線、18e〜18hはコンタクトを示している。黒塗りの部分
は第一アルミ属性の配線を点表記の部分は第二アルミ属
性の配線を示している。また、簡略化のために図５(b)
では、マクロブロック内部およびマクロブロックの左
右、上部の配線については、非開示としている。

【００４８】グランド配線15および電源配線16は水平方
向の配線レイヤ属性を第一アルミ属性としているので、
第一アルミ属性で配線している。マクロブロック8bにつ
いては、そのグランドピン5f,5hおよび電源ピン6f,6hは
ピンのレイヤ属性が第二アルミ属性であるので、グラン
ドピン5fから第二アルミ属性でグランド配線15上のコン
タクト18fへ第にアルミ属性で配線している。グランド
ピン5hから第二アルミ属性でグランド配線15上のコンタ
クト18eへ第にアルミ属性で配線している。電源ピン6f
から第二アルミ属性で電源配線16上のコンタクト18hへ
配線している。電源ピン6hから第二アルミ属性で電源配
線16上のコンタクト18gへ配線している。図６bでは配線
乗り換えのための配線乗り換えを必要としないため、余
分な配線無効領域を形成することはなく、効率よく、配
線を行うことが可能となる。

【００４９】以上のように、マクロブロックの選択方法
としては、配線する側に面するマクロブロックの電源・
グランドピンのレイヤ属性がグランド配線15および電源
配線16の配線レイヤ属性と異なるマクロブロック（本実
施例ではマクロブロック８b）を選択することで、配線
無効領域を削除することが可能となる。

【００５０】第四の処理（Ｌ４）では、選択したマクロ
ブロック８bを配置した上で、ブロック間の配線を実行
する。

【００５１】第五の処理（Ｌ５）では、ブロック間配線
後のデ−タをみて、配線無効領域が少ない場合は処理を
終了し、多い場合は再び、処理L1に戻り、処理L1〜L4を
繰り返す。

【００５２】なお、第２の実施例においては、配線のレ
イヤ属性としては垂直方向は第二アルミ属性、水平方向
は第一アルミ属性としたが、垂直方向を第一アルミ属
性、水平方向を第二アルミ属性として実施例で説明した
属性を全て入れ替えてもよい。

【００５３】

【発明の効果】以上のように本発明は半導体回路におい
て、電源・グランドピンの配線レイヤ属性を２種類持つ
マクロブロックを生成し、それぞれを配置配線装置上か
ら選択できるようにすることにより、マクロブロック近
傍で発生する電源・グランド配線の配線乗り換えによっ
て発生する配線無効領域を削減し、半導体回路の面積削
減をはかることができる方法を提供するものである。

【図面の簡単な説明】

【図１】第一の実施例の配置配線方法を示すフローチャ
ート

【図２】(ａ)は第一のパタ−ンで生成した第一のマクロ
ブロックのブロック構成図 (ｂ)は第二のパタ−ンで生成した第二のマクロブロック
のブロック構成図

【図３】第二の実施例による半導体集積回路の配置配線
方法のフロ−チャ−ト

【図４】(ａ)は第二の実施例による半導体集積回路の初
期のフロアプラン図 (ｂ)は第二の実施例による半導体集積回路の初期のフロ
アプランのマクロブロック周辺の拡大図 (ｃ)は第二の実施例による半導体集積回路の最終フロア
プラン図

【図５】(ａ)は第一のマクロブロックの近傍の電源・グ
ランド配線図 (ｂ)は第二のマクロブロックの近傍の電源・グランド配
線図

【図６】従来例による半導体集積回路の配置配線方法の
フロ−チャ−ト

【符号の説明】

Ｍ１ セル領域の生成処理 Ｍ２ 電源・グランド配線の生成処理 Ｍ３ マクロブロック内の電源・グランド配線処理 Ｍ４ マクロブロック内の信号配線処理 Ｌ１ 構成ブロック配置位置決定処理 Ｌ２ マクロブロック配置方向決定処理 Ｌ３ マクロブロック選択処理 Ｌ４ ブロック間配線処理 Ｌ５ 配線無効領域の有無を調べる処理 Ｓ１ 構成ブロック配置処理 Ｓ２ マクロブロック配置方向決定処理 Ｓ３ ブロック間配線処理 Ｓ４ 配線無効領域の有無を調べる処理

Claims (3)

【特許請求の範囲】
1. 【請求項１】マクロブロックにおいて水平方向および垂
   直方向の電源・グランドのピンレイヤ属性が各々、（第
   一アルミ、第二アルミ）の第１パターンからなる第１の
   マクロブロックを生成する処理と、前記ピンレイヤ属性
   が各々、（第二アルミ、第一アルミ）の第２パターンか
   らなる第２のマクロブロックを生成する処理とを具備す
   る半導体集積回路の配置配線方法。
2. 【請求項２】マクロブロックにおいて水平方向および垂
   直方向の電源・グランドのピンレイヤ属性が各々、（第
   一アルミ、第二アルミ）の第１パターンと、（第二アル
   ミ、第一アルミ）の第２パターンを有し、前記第１パタ
   ーンからなる第１のマクロブロックと、前記第２パター
   ンからなる第２のマクロブロックを具備する半導体集積
   回路。
3. 【請求項３】ブロック形状からマクロブロックの配置位
   置及び配置方向が確定した時点で、前記マクロブロック
   の電源・グランドピンに接続される電源・グランドのブ
   ロック間配線のレイヤが前記マクロブロックの電源・グ
   ランドピンのレイヤと互いに異なるピンレイヤ属性のマ
   クロブロックを請求項１記載の半導体集積回路の配置配
   線方法で生成した２種類のマクロブロックから選択する
   処理を具備する半導体集積回路の配置配線方法。