JP2689666B2 - レイアウト検証装置 - Google Patents
レイアウト検証装置Info
- Publication number
- JP2689666B2 JP2689666B2 JP2002832A JP283290A JP2689666B2 JP 2689666 B2 JP2689666 B2 JP 2689666B2 JP 2002832 A JP2002832 A JP 2002832A JP 283290 A JP283290 A JP 283290A JP 2689666 B2 JP2689666 B2 JP 2689666B2
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路の設計品質を確保するため
に、レイアウトパターン情報について設計検証するのを
支援するレイアウト検証装置に関するものである。
に、レイアウトパターン情報について設計検証するのを
支援するレイアウト検証装置に関するものである。
従来のレイアウト設計における電源・グランド配線の
設計は、回路ブロック毎およびチップ全体についての消
費電流を入手計算あるいはシミュレーション等で見積
り、その見積り値に対し許容できる配線材料および配線
膜厚・配線幅を算出して決定していた。ただし、配線膜
厚についてはプロセス構造設計時に既に決定されている
のが一般的である。
設計は、回路ブロック毎およびチップ全体についての消
費電流を入手計算あるいはシミュレーション等で見積
り、その見積り値に対し許容できる配線材料および配線
膜厚・配線幅を算出して決定していた。ただし、配線膜
厚についてはプロセス構造設計時に既に決定されている
のが一般的である。
したがって、次の〜に示すような設計ミス例が多
発していた。
発していた。
電流値計算ミス 配線幅計算ミス レイアウトパターン設計ミス レイアウトパターン設計ミスとしては、計算で得た配
線幅と異なる幅値で設計したり、計算した時の配線材料
と異なる材料で設計するなどの場合がある。
線幅と異なる幅値で設計したり、計算した時の配線材料
と異なる材料で設計するなどの場合がある。
一方、これらを検証する装置としては従来、第４図に
示すように、電源・グランド配線が接続されていること
だけを検証するタイプがある。この装置の作用は、レイ
アウトパターン情報を入力し、電気的素子抽出ルールに
従って、素子および素子間接続情報抽出を実施すること
であり（ステップ1a）、本来の接続情報を抽出できれば
検証合格で、抽出できない場合あるいは抽出した結果が
本来の接続情報と一致しない場合が検証不合格である。
示すように、電源・グランド配線が接続されていること
だけを検証するタイプがある。この装置の作用は、レイ
アウトパターン情報を入力し、電気的素子抽出ルールに
従って、素子および素子間接続情報抽出を実施すること
であり（ステップ1a）、本来の接続情報を抽出できれば
検証合格で、抽出できない場合あるいは抽出した結果が
本来の接続情報と一致しない場合が検証不合格である。
このように、従来の検証は電気的な検証でなく、物理
的な接続情報のみを検証していた。この検証結果だけで
満足しない設計者は、さらにレイアウトパターン情報の
プロット図を眺めたりしていた。この場合、設計者の手
間が非常に掛り、また検証の精度も悪く、さらに経験が
浅い設計者では問題個所を発見できないという問題があ
った。
的な接続情報のみを検証していた。この検証結果だけで
満足しない設計者は、さらにレイアウトパターン情報の
プロット図を眺めたりしていた。この場合、設計者の手
間が非常に掛り、また検証の精度も悪く、さらに経験が
浅い設計者では問題個所を発見できないという問題があ
った。
本発明はこのような点に鑑みてなされたものであり、
その目的とするところは、電源・グランド配線に正しい
配線材料を用い、正しい配線幅で設計したかどうかを経
験の浅い設計者でも容易に精度よく検証できるレイアウ
ト検証装置を提供することにある。
その目的とするところは、電源・グランド配線に正しい
配線材料を用い、正しい配線幅で設計したかどうかを経
験の浅い設計者でも容易に精度よく検証できるレイアウ
ト検証装置を提供することにある。
このような目的を達成するために本発明は、半導体集
積回路のレイアウトパターン情報と、レイアウトパター
ン情報から各電気的素子を認識するために定義された素
子抽出ルールとを入力し、素子および素子間接続情報を
抽出する素子および素子間接続情報抽出部と、抽出され
た素子および素子間接続情報を用いてシミュレーション
するシミュレーション部と、各素子間接続ノード毎の電
圧や素子毎に流れる電流をシミュレーションして得た結
果情報から電源配線およびグランド配線における各素子
間接続ノードについての電圧値だけを更に抽出する電源
・グランド配線の各ノード電圧抽出部と、抽出された電
圧値について、外部より電圧ランク分類用に設定された
各ランクのリファレンス電圧レベル情報に従ってランク
分けする電圧・グランド配線の各ノード電圧ランク分け
部と、少なくとも前記各ノード電圧ランク分け部のラン
ク分け結果情報における各ノードについてレイアウトパ
ターン情報との間のクロスリファレンスを得るためのク
ロスリファレンス処理部と、レイアウトパターン情報と
のクロスリファレンスが得られた結果に基づき、実際の
レイアウトパターン情報内の該当ノードにランク分け結
果情報等をグラフィック識別表示するためのグラフィッ
ク識別表示部とを設けるようにしたものである。
積回路のレイアウトパターン情報と、レイアウトパター
ン情報から各電気的素子を認識するために定義された素
子抽出ルールとを入力し、素子および素子間接続情報を
抽出する素子および素子間接続情報抽出部と、抽出され
た素子および素子間接続情報を用いてシミュレーション
するシミュレーション部と、各素子間接続ノード毎の電
圧や素子毎に流れる電流をシミュレーションして得た結
果情報から電源配線およびグランド配線における各素子
間接続ノードについての電圧値だけを更に抽出する電源
・グランド配線の各ノード電圧抽出部と、抽出された電
圧値について、外部より電圧ランク分類用に設定された
各ランクのリファレンス電圧レベル情報に従ってランク
分けする電圧・グランド配線の各ノード電圧ランク分け
部と、少なくとも前記各ノード電圧ランク分け部のラン
ク分け結果情報における各ノードについてレイアウトパ
ターン情報との間のクロスリファレンスを得るためのク
ロスリファレンス処理部と、レイアウトパターン情報と
のクロスリファレンスが得られた結果に基づき、実際の
レイアウトパターン情報内の該当ノードにランク分け結
果情報等をグラフィック識別表示するためのグラフィッ
ク識別表示部とを設けるようにしたものである。
本発明によるレイアウト検証装置は、レイアウトパタ
ーン情報からシミュレーションのための素子（寄生素子
を含む）および素子間接続情報を抽出し、抽出された情
報をシミュレーションし、電源・グランド配線における
各素子間接続ノードについての電圧レベルをランク分け
し、さらにレイアウトパターン情報と各素子間接続ノー
ドとの１対１の対応付けをする。そして、ランク分け結
果と対応付け結果とからレイアウトパターン情報のグラ
フィック表示上に更にランク分け識別表示を重ね書きさ
せるようにした。
ーン情報からシミュレーションのための素子（寄生素子
を含む）および素子間接続情報を抽出し、抽出された情
報をシミュレーションし、電源・グランド配線における
各素子間接続ノードについての電圧レベルをランク分け
し、さらにレイアウトパターン情報と各素子間接続ノー
ドとの１対１の対応付けをする。そして、ランク分け結
果と対応付け結果とからレイアウトパターン情報のグラ
フィック表示上に更にランク分け識別表示を重ね書きさ
せるようにした。
以下、本発明の実施例を図面に基づき説明する。
第１図は本発明によるレイアウト検証装置の一実施例
を示すブロック系統図であり、第２図は第１図の装置の
動作を説明するためのフローチャートである。
を示すブロック系統図であり、第２図は第１図の装置の
動作を説明するためのフローチャートである。
第１図において、１は半導体集積回路のレイアウトパ
ターン情報から電気的素子および素子間接続情報を抽出
する素子および素子間接続情報抽出部であり、抽出にお
いては、レイアウトパターン情報から各電気的素子へ変
換認識できるように定義された素子抽出用ルールを参照
して行なう（第２図のステップ11）。また、この時点
で、“抽出できない”あるいは“抽出された接続情報が
本来の接続でない”という検証不合格を出す場合もあ
る。
ターン情報から電気的素子および素子間接続情報を抽出
する素子および素子間接続情報抽出部であり、抽出にお
いては、レイアウトパターン情報から各電気的素子へ変
換認識できるように定義された素子抽出用ルールを参照
して行なう（第２図のステップ11）。また、この時点
で、“抽出できない”あるいは“抽出された接続情報が
本来の接続でない”という検証不合格を出す場合もあ
る。
２はシミュレーション部であり、素子および素子間接
続情報抽出部１で得た電気的素子および素子間接続情報
とシミュレーション入力波形やシミュレーション条件等
とを入力とし、そして、各接続ノード毎の電圧値や各素
子を通る電流値等を出力する（ステップ12）。
続情報抽出部１で得た電気的素子および素子間接続情報
とシミュレーション入力波形やシミュレーション条件等
とを入力とし、そして、各接続ノード毎の電圧値や各素
子を通る電流値等を出力する（ステップ12）。
３は電源・グランド配線の各ノード電圧抽出部であ
り、シミュレーション部２の出力結果における電源・グ
ランド端子からトランジスタ端子までの配線部分につい
て各ノード電圧を抽出する（ステップ13）。第３図に、
その部分を説明するための模式例を示す。上記電源・グ
ランド端子からトランジスタ端子までの配線部分につい
ての各ノード電圧とは、第３図において一点鎖線で囲ん
だ部分7,8のノード、すなわち電源側部分７はA,B,C,D、
グランド側部分８はX,Y,Zのノード電圧を意味する。ノ
ード電圧の電圧値としてはピーク値を用いる場合とトー
タル時間を通しての平均値や実効値を算出して用いる場
合等がある。第３図で、９は任意の回路である。
り、シミュレーション部２の出力結果における電源・グ
ランド端子からトランジスタ端子までの配線部分につい
て各ノード電圧を抽出する（ステップ13）。第３図に、
その部分を説明するための模式例を示す。上記電源・グ
ランド端子からトランジスタ端子までの配線部分につい
ての各ノード電圧とは、第３図において一点鎖線で囲ん
だ部分7,8のノード、すなわち電源側部分７はA,B,C,D、
グランド側部分８はX,Y,Zのノード電圧を意味する。ノ
ード電圧の電圧値としてはピーク値を用いる場合とトー
タル時間を通しての平均値や実効値を算出して用いる場
合等がある。第３図で、９は任意の回路である。
４は抽出された各ノード電圧のランク分け部であり、
外部より設定したランク分けのためのリファレンス電圧
レベル情報を参照してランク分け処理を行なう（ステッ
プ14）。設定ランク数やリファレンス電圧レベルは自由
に設定できるものとする。
外部より設定したランク分けのためのリファレンス電圧
レベル情報を参照してランク分け処理を行なう（ステッ
プ14）。設定ランク数やリファレンス電圧レベルは自由
に設定できるものとする。
５は集積回路レイアウトパターン情報と上記各ノード
とのクロスファレンス処理部であり、上記各ノードがレ
イアウトパターンにおけるどの部分に相当するかを１対
１に対応付け処理するものである（ステップ15）。
とのクロスファレンス処理部であり、上記各ノードがレ
イアウトパターンにおけるどの部分に相当するかを１対
１に対応付け処理するものである（ステップ15）。
さらに、６は上記各ノードの電圧ランク毎グラフィッ
ク識別表示部であり、電源側はノード電圧が低くなる毎
にランクも下がり、色等で識別表示され、グランド側は
逆に電圧が高くなる毎にランクも上がり、色等で識別表
示される（ステップ16）。
ク識別表示部であり、電源側はノード電圧が低くなる毎
にランクも下がり、色等で識別表示され、グランド側は
逆に電圧が高くなる毎にランクも上がり、色等で識別表
示される（ステップ16）。
上記識別表示に当たっては、クロスリファレンス処理
部５で得た情報を用いてグラフィック表示されたチップ
レイアウトパターン上にそのノード毎に色等でランク識
別情報を重ね書きさせることにより、容易に検証できる
ようにする。こうすることにより、あってはならないラ
ンクの色表示をみつけることにより容易に問題個所を発
見できるようになる。
部５で得た情報を用いてグラフィック表示されたチップ
レイアウトパターン上にそのノード毎に色等でランク識
別情報を重ね書きさせることにより、容易に検証できる
ようにする。こうすることにより、あってはならないラ
ンクの色表示をみつけることにより容易に問題個所を発
見できるようになる。
なお、第１図，第２図では、クロスリファレンス処理
部５における処理が、電源・グランド配線の各ノード電
圧ランク分け部４の次の処理となっているが、シミュレ
ーション部２の次の処理で、電源・グランド配線の各ノ
ード電圧抽出部３の前の処理として検証を行なっても、
同様の効果を得ることができる。
部５における処理が、電源・グランド配線の各ノード電
圧ランク分け部４の次の処理となっているが、シミュレ
ーション部２の次の処理で、電源・グランド配線の各ノ
ード電圧抽出部３の前の処理として検証を行なっても、
同様の効果を得ることができる。
また、グラフィック識別表示部６に関しては、全ラン
クのノードについて表示するのみでなく、利用者の設定
により表示の必要なランクについてのノードのみを表示
させることもでき、表示の識別についても色相のみなら
ず色の明度、彩度、フラッシング等で識別させる例も考
えられる。
クのノードについて表示するのみでなく、利用者の設定
により表示の必要なランクについてのノードのみを表示
させることもでき、表示の識別についても色相のみなら
ず色の明度、彩度、フラッシング等で識別させる例も考
えられる。
以上説明したように本発明は、素子および素子間接続
情報を抽出し、抽出された素子および素子間接続情報を
用いてシミュレーションし、各素子間接続ノード毎の電
圧や素子毎に流れる電流をシミュレーションして得た結
果情報から電源配線およびグランド配線における各素子
間接続ノードについての電圧値だけを更に抽出し、抽出
された電圧値についてランク分けし、少なくともランク
分け結果情報における各ノードについてレイアウトパタ
ーン情報との間のクロスリファレンスを得、レイアウト
パターン情報とのクロスリファレンスが得られた結果に
基づき、実際のレイアウトパターン情報内の該当ノード
にランク分け結果情報等をグラフィック識別表示するよ
うにしたことにより、半導体集積回路レイアウトパター
ン情報についての設計検証において設計者の手間を大幅
に減少でき、また検証精度も高く、経験の浅い設計者で
も容易に不良個所を発見でき、検証作業能率向上、設計
品質向上が図れる効果がある。
情報を抽出し、抽出された素子および素子間接続情報を
用いてシミュレーションし、各素子間接続ノード毎の電
圧や素子毎に流れる電流をシミュレーションして得た結
果情報から電源配線およびグランド配線における各素子
間接続ノードについての電圧値だけを更に抽出し、抽出
された電圧値についてランク分けし、少なくともランク
分け結果情報における各ノードについてレイアウトパタ
ーン情報との間のクロスリファレンスを得、レイアウト
パターン情報とのクロスリファレンスが得られた結果に
基づき、実際のレイアウトパターン情報内の該当ノード
にランク分け結果情報等をグラフィック識別表示するよ
うにしたことにより、半導体集積回路レイアウトパター
ン情報についての設計検証において設計者の手間を大幅
に減少でき、また検証精度も高く、経験の浅い設計者で
も容易に不良個所を発見でき、検証作業能率向上、設計
品質向上が図れる効果がある。
第１図は本発明によるレイアウト検証装置の一実施例を
示すブロック系統図、第２図は第１図の装置の動作を説
明するためのフローチャート、第３図は電源・グランド
配線の模式図、第４図は従来のレイアウト検証を説明す
るためのフローチャートである。 １……素子および素子間接続情報抽出部、２……シミュ
レーション部、３……電源・グランド配線の各ノード電
圧抽出部、４……電源・グランド配線の各ノード電圧ラ
ンク分け部、５……クロスリファレンス処理部、６……
グラフィック識別表示部。
示すブロック系統図、第２図は第１図の装置の動作を説
明するためのフローチャート、第３図は電源・グランド
配線の模式図、第４図は従来のレイアウト検証を説明す
るためのフローチャートである。 １……素子および素子間接続情報抽出部、２……シミュ
レーション部、３……電源・グランド配線の各ノード電
圧抽出部、４……電源・グランド配線の各ノード電圧ラ
ンク分け部、５……クロスリファレンス処理部、６……
グラフィック識別表示部。
Claims (1)
- 【請求項１】半導体集積回路のレイアウトパターン情報
と、前記レイアウトパターン情報から各電気的素子を認
識するために定義された素子抽出ルールとを入力し、素
子および素子間接続情報を抽出する素子および素子間接
続情報抽出部と、 前記抽出された素子および素子間接続情報を用いてシミ
ュレーションするシミュレーション部と、 各素子間接続ノード毎の電圧や素子毎に流れる電流をシ
ミュレーションして得た結果情報から電源配線およびグ
ランド配線における各素子間接続ノードについての電圧
値だけを更に抽出する電源・グランド配線の各ノード電
圧抽出部と、 前記抽出された電圧値について、外部より電圧ランク分
類用に設定された各ランクのレベルリファレンス電圧レ
ベル情報に従ってランク分けする電圧・グランド配線の
各ノード電圧ランク分け部と、 少なくとも前記各ノード電圧ランク分け部のランク分け
結果情報における各ノードについて前記レイアウトパタ
ーン情報との間のクロスリファレンスを得るためのクロ
スリファレンス処理部と、 前記レイアウトパターン情報とのクロリスファレンスが
得られた結果に基づき、実際のレイアウトパターン情報
内の該当ノードに前記ランク分け結果情報等をグラフィ
ック識別表示するためのグラフィック識別表示部とを 備えたことを特徴とするレイアウト検証装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002832A JP2689666B2 (ja) | 1990-01-09 | 1990-01-09 | レイアウト検証装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002832A JP2689666B2 (ja) | 1990-01-09 | 1990-01-09 | レイアウト検証装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03206644A JPH03206644A (ja) | 1991-09-10 |
| JP2689666B2 true JP2689666B2 (ja) | 1997-12-10 |
Family
ID=11540393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002832A Expired - Fee Related JP2689666B2 (ja) | 1990-01-09 | 1990-01-09 | レイアウト検証装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2689666B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5396143B2 (ja) * | 2009-05-12 | 2014-01-22 | パナソニック株式会社 | 多電源シミュレーション結果解析装置及びその結果解析方法 |
-
1990
- 1990-01-09 JP JP2002832A patent/JP2689666B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03206644A (ja) | 1991-09-10 |
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Legal Events
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|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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